專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造方法，例如在具有槽柵結(jié)構(gòu)的縱式MOSFET等中應(yīng)用的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
在半導(dǎo)體襯底的主表面形成溝槽(Trench槽)、并利用該溝槽形成柵電極的槽柵結(jié)構(gòu)，例如應(yīng)用于IGBT(Insulated Gate BipolarTransistor絕緣柵雙極晶體管)和縱式MOSFET(Metal OxideSemiconductor Field Effect Transistor金屬氧化物半導(dǎo)體場效應(yīng)晶體管)等半導(dǎo)體器件中，主要用于電力等用途(例如參照專利文獻(xiàn)1日本特開2000-164869號公報說明書)。
與現(xiàn)有的DMOS(Double diffusion Metal Oxide Semiconductor雙擴散金屬氧化物半導(dǎo)體)相比較，具有上述槽柵結(jié)構(gòu)的縱式MOSFET的電流容量大、導(dǎo)通電阻低，故可期待芯片縮小而導(dǎo)致低成本化。再有，由于能得到幾十伏特～幾百伏特左右的耐壓，所以正被廣泛用于便攜式終端和個人計算機等的開關(guān)電源等中。
但是，例如隨著個人計算機等的CPU(Central Processing Unit)的高速化，有提供電力側(cè)的電源系統(tǒng)自身也被期望高速化和高效率化的傾向。因此，特別是在DC/DC轉(zhuǎn)換器電源電路等的輸出級所使用的縱式MOSFET等中，伴隨高速化而提高開關(guān)特性是重要的。
為了提高上述開關(guān)特性，特別需要降低導(dǎo)通電阻、柵漏間的反饋電容等。例如，上述導(dǎo)通電阻為100V以下的低耐壓元件時，溝道電阻占元件的導(dǎo)通電阻中的比例變大，所以有變得越來越重要的傾向。
接著，以縱式MOSFET為例，說明現(xiàn)有的半導(dǎo)體器件的問題點。圖30是表示現(xiàn)有的縱式MOSFET的主要部分的剖面結(jié)構(gòu)圖。如圖30所示，溝槽14形成得深，其底部形成在n-型溝槽區(qū)11中。柵電極15埋入并形成在上述溝槽14的內(nèi)部。因此，形成在n+型源區(qū)13和n-型漏區(qū)11之間的溝道長度增大，導(dǎo)通電阻增大。再有，由于柵電極15和n-型漏區(qū)11的對置面積增大，所以柵漏間的反饋電容增大，導(dǎo)通(ON)/關(guān)斷(OFF)時的反射充電期間變長，存在不能高速開關(guān)的問題。因而，為了實現(xiàn)開關(guān)特性提高的半導(dǎo)體器件，優(yōu)選降低導(dǎo)通電阻和柵漏間的反饋電容。
在上述現(xiàn)有的半導(dǎo)體器件及其制造方法中，存在開關(guān)特定低這樣的問題。
發(fā)明內(nèi)容
本發(fā)明是鑒于上述問題而提出的，其目的在于提供一種能提高開關(guān)特性的半導(dǎo)體器件及其制造方法。
本發(fā)明的一個形式涉及的半導(dǎo)體器件，其特征在于，包括第1導(dǎo)電型的第1半導(dǎo)體層；第2導(dǎo)電型的第2半導(dǎo)體層，形成在上述第1半導(dǎo)體層上；第1導(dǎo)電型的第3半導(dǎo)體層，形成在上述第2半導(dǎo)體層中，與上述第1半導(dǎo)體層電分離；溝槽，從上述第3半導(dǎo)體層的表面貫通上述第3半導(dǎo)體層，深度至少到達(dá)上述第1半導(dǎo)體層的附近；第1絕緣膜，形成在上述溝槽的側(cè)壁和底部；第1電極，至少一部分形成在上述溝槽內(nèi)的上述第1絕緣膜上，與上述第1至第3半導(dǎo)體層電分離；及第1導(dǎo)電型的第4半導(dǎo)體層，設(shè)置在上述第1半導(dǎo)體層與上述第2半導(dǎo)體層的界面的上述溝槽附近，雜質(zhì)濃度高于上述第1半導(dǎo)體層；上述第2半導(dǎo)體層的雜質(zhì)濃度的分布具有上述第3半導(dǎo)體層與上述第2半導(dǎo)體層的界面附近的第1峰值、及在上述第2半導(dǎo)體層與上述第4半導(dǎo)體層的界面附近且低于上述第1峰值的第2峰值；由上述第1峰值決定閾值電壓，由上述第2峰值決定上述第2半導(dǎo)體區(qū)域的摻雜量。
如果采用上述結(jié)構(gòu)，則在第2半導(dǎo)體層和第1半導(dǎo)體層的界面附近有第2峰值。因此，溝槽形成得淺的情況下，也能提供維持耐壓且開關(guān)特性提高的半導(dǎo)體器件。
本發(fā)明的一方式涉及的半導(dǎo)體器件的制造方法，其特征在于，包括以下工序在上述第1半導(dǎo)體層上形成第2導(dǎo)電型的第2半導(dǎo)體層的工序；在上述第2半導(dǎo)體層的表面區(qū)域，形成與上述第1半導(dǎo)體層電分離的第1導(dǎo)電型的第3半導(dǎo)體層的工序；形成溝槽的工序，上述溝槽從上述第3半導(dǎo)體層的表面貫通上述第3半導(dǎo)體層，深度至少到達(dá)上述第1半導(dǎo)體層的附近；在上述溝槽的側(cè)壁和底部形成第1絕緣膜的工序；形成第1電極的工序，上述第1電極的至少一部分形成在上述溝槽內(nèi)的上述第1絕緣膜上，與上述第1至第3半導(dǎo)體層電分離；及形成第1導(dǎo)電型的第4半導(dǎo)體層的工序，上述第1導(dǎo)電型的第4半導(dǎo)體層設(shè)置在上述第1半導(dǎo)體層與上述第2半導(dǎo)體層的界面的上述溝槽附近，雜質(zhì)濃度高于上述第1半導(dǎo)體層；形成上述第2半導(dǎo)體層的工序具有形成第1峰值的工序和形成第2峰值的工序，上述第1峰值在上述第3半導(dǎo)體層與上述第2半導(dǎo)體層的界面附近、決定閾值電壓，上述第2峰值在上述第2半導(dǎo)體層與上述第4半導(dǎo)體層的界面附近、且低于上述第1峰值、選擇高的加速電壓來決定上述第2半導(dǎo)體層的摻雜量。
若采用上述制造方法，則具有第1和第2離子注入工序，通過將第2離子注入工序的加速電壓選擇得高，在第2半導(dǎo)體層和第4半導(dǎo)體層的界面附近形成第2峰值。因而，能容易地提供第2半導(dǎo)體區(qū)的雜質(zhì)濃度的分布接近所謂盒子(BOX)形狀的半導(dǎo)體器件的制造方法。
圖1是用于說明本發(fā)明的第1實施方式涉及的半導(dǎo)體器件的圖，是表示縱式MOSFET的主要部分的剖面結(jié)構(gòu)圖。
圖2是用于說明本發(fā)明的第1實施方式涉及的半導(dǎo)體器件的p型基區(qū)的雜質(zhì)濃度分布的剖面結(jié)構(gòu)圖。
圖3是表示沿圖2中的A-A’線的雜質(zhì)濃度分布的剖面的圖。
圖4是表示沿圖2中的A-A’線的另一個例子的雜質(zhì)濃度分布的剖面的圖。
圖5是示意地示出圖1中的X1/X2的導(dǎo)通電阻Ron和柵漏反饋電容Qgd的特性的圖。
圖6是示意地示出圖1中的Y1的導(dǎo)通電阻Ron的特性的圖。
圖7是表示本發(fā)明的第1實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖8是表示本發(fā)明的第1實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖9是表示本發(fā)明的第1實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖10是表示本發(fā)明的第1實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖11是表示本發(fā)明的第1實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖12是表示本發(fā)明的第1實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖13是表示本發(fā)明的第1實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖14是表示本發(fā)明的第1實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖15是表示本發(fā)明的第1實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖16是表示本發(fā)明的第1實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖17是表示本發(fā)明的第1實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖18是表示本發(fā)明的第1實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖19是表示本發(fā)明的第1實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖20是表示本發(fā)明的第2實施方式涉及的半導(dǎo)體器件的剖面結(jié)構(gòu)圖。
圖21是表示本發(fā)明的第2實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖22是表示本發(fā)明的第2實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖23是表示本發(fā)明的第3實施方式涉及的半導(dǎo)體器件的剖面結(jié)構(gòu)圖。
圖24是表示本發(fā)明的第3實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖25是表示本發(fā)明的第4實施方式涉及的半導(dǎo)體器件的剖面結(jié)構(gòu)圖。
圖26是表示本發(fā)明的第4實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖27是表示本發(fā)明的第4實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖28是表示本發(fā)明的第5實施方式涉及的半導(dǎo)體器件的剖面結(jié)構(gòu)圖。
圖29是表示本發(fā)明的第5實施方式涉及的半導(dǎo)體器件的一制造工序的剖面結(jié)構(gòu)圖。
圖30是表示現(xiàn)有的半導(dǎo)體器件的剖面結(jié)構(gòu)圖。
具體實施例方式
以下，參照
本發(fā)明的實施方式。而且，在本發(fā)明中，所有圖的相同部分附帶相同的參照符號。
(第1實施方式)首先，使用圖1至圖6來說明本發(fā)明的第1實施方式涉及的半導(dǎo)體器件。圖1是用于說明本發(fā)明的第1實施方式涉及的半導(dǎo)體器件結(jié)構(gòu)的圖，是表示縱式MOSFET的主要部分的剖面結(jié)構(gòu)圖。
如圖1所示，在n+型半導(dǎo)體襯底20的主表面上，形成由n-型外延層(漂移層)構(gòu)成的漏區(qū)(第1導(dǎo)電型的第1半導(dǎo)體層)21。再有，在n-型漏區(qū)21上，形成p型基區(qū)(第2導(dǎo)電型的第2半導(dǎo)體層)22。在上述p型基區(qū)22上，形成n+型源區(qū)(第1導(dǎo)電型的第3半導(dǎo)體層)23。
再有，形成溝槽24，其從上述源區(qū)23的表面貫通上述基區(qū)22、且深度到達(dá)上述外延層(漏區(qū))21。在上述溝槽24的側(cè)壁和底部，形成柵絕緣膜25，在上述溝槽24的內(nèi)部，以通過上述柵絕緣膜25與各半導(dǎo)體層(n-型漏區(qū)21、p型基區(qū)22、n型源區(qū)23)電分離的狀態(tài)形成柵電極26。而且，在柵絕緣膜25、p型基區(qū)22和n-型漏區(qū)21的邊界部分，形成濃度高于n-型漏區(qū)21的n型半導(dǎo)體層27。
而且，與n型半導(dǎo)體層27相接的部分的上述絕緣膜25的至少一部分形成得比其他部分厚。再有，在上述p型基區(qū)22上，與n+型源區(qū)23相接地形成p+型半導(dǎo)體層30。再有，在n+型半導(dǎo)體襯底20的與主表面相對置的表面(背面)上，形成漏電極28。而且，在上述絕緣膜25上、n+型源區(qū)23上、及p+型半導(dǎo)體層30上形成源電極29。而且，上述p+型半導(dǎo)體層30是為了和n+型源區(qū)23一起與源電極29歐姆接觸而形成的。
在此，間隔著上述柵電極26和柵絕緣膜25而相對置的p型基區(qū)22的雜質(zhì)濃度的分布具有第1峰值和第2峰值，第1峰值在n+型源區(qū)23和p型基區(qū)22的界面附近，第2峰值在p型基區(qū)22和n-型漏區(qū)21的界面附近，上述第2峰值的雜質(zhì)濃度低于上述第1峰值。另外，由第1峰值決定MOSFET的閾值電壓，由第2峰值決定p型基區(qū)22的摻雜量。使用圖2至圖4更詳細(xì)地說明該p型基區(qū)22的雜質(zhì)濃度的分布。
圖2是用于說明p型基區(qū)22的雜質(zhì)濃度的分布的圖，是表示第1實施方式涉及的半導(dǎo)體器件的主要部分的剖面結(jié)構(gòu)圖。圖3是表示沿圖2中的A-A’線的雜質(zhì)濃度的分布的圖。再有，圖3中的實線31表示沿圖2中的A-A’線的雜質(zhì)濃度的分布，虛線32表示圖30所示的現(xiàn)有的雜質(zhì)濃度的分布。
如圖3中的實線31所示，在n+型源區(qū)23與p型基區(qū)22的界面附近、以及p型基區(qū)22與n型半導(dǎo)體層27的界面附近有峰值，p型基區(qū)22的雜質(zhì)濃度在該p型基區(qū)22的深的位置變高。而且，經(jīng)驗上，在上述p型基區(qū)22與n型半導(dǎo)體層的界面附近所形成的雜質(zhì)濃度高的部分也在此變成峰值。再有，上述雜質(zhì)濃度由將硼(B)等摻雜到p型基區(qū)22中時的加速電壓和摻雜量決定。在此，p型基區(qū)22的雜質(zhì)濃度的最大值的40％以上的區(qū)域，占p型基區(qū)22的60％以上。
再有，由于在p型基區(qū)22和n-型漏區(qū)21之間存在n型半導(dǎo)體層27，與p型基區(qū)22形成更陡的pn接合部(pn結(jié))。因此，p型基區(qū)22的雜質(zhì)濃度的分布在最大值的附近是平坦的，而且n+型源區(qū)23與n型半導(dǎo)體層27的pn接合部是陡的，接近所謂的BOX形狀。
而且，在圖3中，作為一個例子而示出了在n+型源區(qū)23與p型基區(qū)22的界面附近有雜質(zhì)濃度的最大值的分布。但是，也有可能得到在p型基區(qū)22與n型半導(dǎo)體層27的界面附近有雜質(zhì)濃度的最大值的分布。上述分布例如可以通過選擇在p型基區(qū)22進(jìn)行摻雜時的加速電壓等而形成。
如上所述，通過使p型基區(qū)22的雜質(zhì)濃度的峰值形成在n型半導(dǎo)體層27的附近，而接近BOX形狀。通過具有如上所述的p型基區(qū)22的雜質(zhì)濃度的分布，維持摻入p型基區(qū)22中的p型雜質(zhì)的積分值不變，就可以縮短溝道長度(n+型源區(qū)26和n型半導(dǎo)體層27之間的長度)。因此，可以降低導(dǎo)通電阻，提高開關(guān)特性。
如上所述，由于維持了摻入p型基區(qū)22中的p型雜質(zhì)的積分值，所以在n+型源區(qū)26和n-型漏區(qū)21之間加逆向偏壓時，也能確保不流過泄漏電流的摻雜量。因此，可以確保高耐壓。再有，由于縮短溝道長度，故確保上述高耐壓不變，也能進(jìn)一步降低導(dǎo)通電阻。這樣，可以提供例如具有300V左右的高耐壓的縱式MOSFET。
再有，通過使雜質(zhì)濃度的分布接近圖3所示的BOX形狀，可以避免各縱式MOSFET元件產(chǎn)生閾值電壓或耐壓的偏差。因此，可以提供可靠性高的半導(dǎo)體器件。
另外，在柵絕緣膜25、p型基區(qū)22、及n-型漏區(qū)21的邊界部分，形成濃度高于n-型漏區(qū)21的n型半導(dǎo)體層27。因此，可以降低導(dǎo)通電阻，確保通過溝道的電流的電流通路。
再有，與n型半導(dǎo)體層27相接的絕緣膜25的膜厚形成得比其他部分的膜厚要厚。因此，不會發(fā)生柵電極25和n-型漏區(qū)21之間的反饋電容變大、開關(guān)時間變長的情況。也就是，可以抑制上述反饋電容的上升，縮短開關(guān)時間。另一方面，上述以外的部分的膜厚形成得比與n型半導(dǎo)體層27相接的絕緣膜25的膜厚要薄。因此，即使在柵電極25上加?xùn)烹妷簳r，也不會發(fā)生溝道的反轉(zhuǎn)度弱、導(dǎo)通電阻變高的情況。如以上所述，可以降低導(dǎo)通電阻以及柵電極25和n-型漏區(qū)21之間的反饋電容，進(jìn)一步縮短開關(guān)時間。
再有，使用圖4說明示出圖2中的A-A’線間的雜質(zhì)濃度的其他例子。圖4中的虛線34是在p型基區(qū)22的淺層主要用于決定閾值電壓(Vth)而離子注入時的雜質(zhì)濃度，一點劃線35是在深的層中主要為了決定p型雜質(zhì)的總量而進(jìn)行離子注入時的雜質(zhì)濃度。再有，實線36表示將上述虛線34和一點劃線35補充相加的雜質(zhì)濃度。如圖4所示，p型基區(qū)22中有2個雜質(zhì)濃度的峰值。
通過有如圖4所示的分布，而可以使p型基區(qū)22更接近BOX形狀。因此，可以進(jìn)一步降低導(dǎo)通電阻和柵漏間的反饋電容。
而且，在圖4中雖然示出了一個有2個雜質(zhì)濃度峰值的例子，但在有多個峰值的情況下當(dāng)然也可以得到同樣的效果。也就是，例如只要在使用多個離子注入工序等情況下能形成接近BOX的形狀，就可以得到與上述相同的效果，接著，將與上述溝槽24的底部相接的n-型漏區(qū)21的相對置的寬度設(shè)定為X1[μm]，將柵電極26的柵極寬度方向的重復(fù)周期的最小寬度(單元節(jié)距寬度)設(shè)定為X2[μm]。上述X1和X2優(yōu)選形成為滿足0.05＜X1/X2＜0.25。使用圖5來詳細(xì)說明上述情況。另外，在圖1中，雖然示出了單一的縱式MOSFET，但當(dāng)然也可以沿著柵極寬度方向有多個圖1所示的縱式MOSFET。
圖5是示意地示出X1/X2的導(dǎo)通電阻Ron和柵漏反饋電容Qgd的特性的圖。圖5中的實線37表示導(dǎo)通電阻Ron、實線38表示柵電極26和n-型漏區(qū)21之間的反饋電容Qgd。如圖5所示，在0.05＜X1/X2＜0.25之間，是導(dǎo)通電阻Ron和柵漏反饋電容Qgd兩者的值變低的范圍。因此，在0.05＜X1/X2＜0.25之間，可以降低導(dǎo)通電阻Ron和柵漏反饋電容。
再有，將從n+型源區(qū)23的表面到p型基區(qū)22最深的底部的深度設(shè)定為Y2[μm]，將從溝槽24最深的底部到p型基區(qū)22最深底的部的深度設(shè)定為Y1[μm]。上述Y1、Y2優(yōu)選形成為滿足0＜Y1＜1.2[μm]、Y2＜3[μm]。使用圖6詳細(xì)說明上述Y1。
圖6是示意地示出上述Y1的導(dǎo)通電阻Ron的特性的圖。圖6中的實線39是p型基區(qū)22的雜質(zhì)濃度為n1[/cm2]時的導(dǎo)通電阻Ron的特性，實線40是p型基區(qū)22的雜質(zhì)濃度為n2[/cm2]時的導(dǎo)通電阻Ron的特性。其中，雜質(zhì)濃度n2大于雜質(zhì)濃度n1(n2＞n1)。如圖6所示，在0＜Y1＜1.2[μm]之間，在實線39和實線40所示的任一特性中，都是使導(dǎo)通電阻Ron變低的范圍。因此，在0＜Y1＜1.2[μm]之間，可以降低導(dǎo)通電阻。而且，即使溝槽24的最深的底部的深度與p型基區(qū)22的最深的底部的深度基本相同的情況下(Y10)，當(dāng)然也可以進(jìn)一步降低導(dǎo)通電阻。另外，如圖6所示，在0＜Y1＜1[μm]之間，能進(jìn)一步降低導(dǎo)通電阻Ron。
再有，若上述Y2增大，則溝道長度增大，導(dǎo)通電阻也增大。因此，優(yōu)選Y2形成為滿足Y2＜3[μm]。
如以上所述，通過使上述Y1、Y2形成為滿足0＜Y1＜1.2[μm]、及Y2＜3[μm]，可以進(jìn)一步降低導(dǎo)通電阻。
接著，使用圖7至圖14，以圖1所示的縱式MOSFET為例，說明本發(fā)明第1實施方式涉及的半導(dǎo)體器件的制造方法。
首先，如圖7所示，在n+型半導(dǎo)體襯底20的主表面上，例如利用外延生長法形成作為漏區(qū)的n-型漏區(qū)21。再有，在n-型漏區(qū)21上，例如利用熱氧化法來形成氧化膜41。接著，在氧化膜41上，例如利用CVD(Chemical Vapor Deposition化學(xué)氣相淀積)法來淀積形成氧化膜42。而且，上述氧化膜41的膜厚形成得薄，例如為200～1500程度，上述氧化膜42的膜厚形成得厚，例如為數(shù)千程度。氧化膜42是為了在n-型漏區(qū)21中形成溝槽而作為掩膜材而被淀積形成的。
接著，在氧化膜42上涂敷光致抗蝕劑，對上述光致抗蝕劑進(jìn)行曝光和顯影，在氧化膜42形成用于形成溝槽的圖形(圖未示出)。然后，除去該光致抗蝕劑。
接著，如圖8所示，例如利用反應(yīng)性離子腐蝕(以下稱作RIE)法進(jìn)行各向異性腐蝕，將形成有溝槽圖形的氧化膜42作為掩膜形成溝槽24，該溝槽24具有貫通氧化膜41、深達(dá)n-型漏區(qū)21的預(yù)定深度。接著，例如利用熱氧化法，在上述溝槽24的內(nèi)部形成氧化膜25。
而且，形成上述溝槽24的工序能夠使用如LOCOS(LocalOxidation of Silicon硅的局部氧化)法。通過使用上述方法可以較淺地形成溝槽24。
接著，如圖9所示，以形成有上述圖形的氧化膜24為掩膜，例如利用離子注入法，在溝槽24的底部的n-型漏區(qū)21中注入n型雜質(zhì)，如磷(P)或砷(As)等。利用以上工序，形成n型半導(dǎo)體層27。然后，除去氧化膜24。
接著，如圖10所示，例如用熱氧化法較厚地形成溝槽24的底部的絕緣膜25的膜厚。接著，例如利用CVD法，在整個面上淀積形成作為柵電極26的柵電極材43。上述柵電極材43例如利用多晶硅等形成。
而且，在溝槽24的側(cè)面所形成的氧化膜25的膜厚例如為～400左右，在溝槽24的底部所形成絕緣膜25的膜厚例如為500～1000左右。再有，溝槽24的底部的氧化膜25能如下形成在形成n型半導(dǎo)體膜27之后，一度剝離溝槽24的側(cè)面的絕緣膜，再度利用熱氧化化等較厚地形成氧化膜。
接著，如圖11所示，例如利用CMP(Chemical MechanicalPolishing)法埋入柵電極材43，形成柵電極26。上述柵電極26能通過如濕法腐蝕等各向同性地腐蝕而形成、或通過RIE法各向異性地腐蝕而形成。
接著，例如利用離子注入法，在n-型漏區(qū)21中注入p型雜質(zhì)，例如硼(B)等。在進(jìn)行上述工序之際，選擇預(yù)定大小的加速電壓，在深的位置進(jìn)行離子注入，以便形成雜質(zhì)濃度的峰值。然后，進(jìn)行用于使注入了的離子活性化的高溫(例如1000℃以上)下的熱處理，從而形成雜質(zhì)濃度的分布近似BOX形狀的p型基區(qū)22。
而且，形成上述p型基區(qū)22和n型半導(dǎo)體層27的方法，能使用選擇性外延生長方法等。
接著，如圖12所示，在與溝槽24側(cè)面相接的p型基區(qū)22的表面層，注入如磷(P)或砷(As)等n+型雜質(zhì)，選擇性形成n+型源區(qū)23。接著，在與n+型源區(qū)23相鄰接的p型基區(qū)的表面層，離子注入如硼(B)等p型雜質(zhì)，形成p+型半導(dǎo)體層30。而且，這些p型基區(qū)22和n+型源區(qū)23能在形成溝槽24之前形成。
接著，如圖13所示，例如利用熱氧化法形成絕緣膜45，以便對柵電極26進(jìn)行電絕緣。再有，例如進(jìn)行各向同性或各向異性的腐蝕，除去n+型源區(qū)23上和p+型半導(dǎo)體層30上的絕緣膜41，使接觸的硅部分露出。接著，在n+型源區(qū)23上、p+型半導(dǎo)體層30上、及絕緣膜45上，形成源電極29。再有，在與n+型半導(dǎo)體襯底20的與上述主表面相對的其他表面(背面)上，形成漏電極28。
通過以上工序，形成圖1所示的縱式MOSFET。
在上述制造工序中，在與溝槽25的底部相接的部分形成n型半導(dǎo)體層27之后，在更深的位置注入離子以形成雜質(zhì)濃度的峰值，通過進(jìn)行熱擴散來形成p型基區(qū)22。通過上述工序，在深的位置注入p型雜質(zhì)離子的工序、及其后的熱擴散工序中，n型半導(dǎo)體層27成為p型雜質(zhì)的阻擋層，決定p型基區(qū)22的雜質(zhì)濃度的下限，所以能陡峭地形成n+型源區(qū)23和n型半導(dǎo)體層27的pn結(jié)。因此，可以使p型基區(qū)22的雜質(zhì)濃度的分布近似BOX形狀。再有，由于能以接近BOX形狀的方式較淺地形成溝槽24，所以形成Y1以滿足0＜Y1＜1.2[μm]變得容易。
再有，通過僅進(jìn)行一次注入p型雜質(zhì)離子的工序，形成p型基區(qū)22。因此，可以減少制造工序，降低制造成本。
而且，能通過外延生長法選擇性形成n型半導(dǎo)體層27。再有，為了形成n型半導(dǎo)體層27而被注入的離子優(yōu)選使用砷(As)。由于使用砷，可以確保向溝槽24的寬度方向的擴散。
接著，使用圖14至圖19，以圖1所示的縱式MOSFET為例，說明具有圖4所示的p型基區(qū)22的雜質(zhì)濃度分布的半導(dǎo)體器件的制造方法。
首先，如圖14所示，在n+半導(dǎo)體襯底20的主表面上，例如利用外延生長法形成作為漏區(qū)的n-型漏區(qū)21。再有，在n-型漏區(qū)21上，例如利用熱氧化法形成氧化膜47。
接著，如圖15所示，例如利用離子注入法，在n-型漏區(qū)21上，例如通過注入硼(B)等p型雜質(zhì)來形成p型半導(dǎo)體層48。在上述工序中，在淺的區(qū)域主要注入p型雜質(zhì)，使得閾值電壓(Vth)成為預(yù)定的值。接著，例如利用熱氧化法，在氧化膜47上淀積氧化膜49。
接著，在氧化膜49上涂敷光致抗蝕劑，對上述光致抗蝕劑進(jìn)行曝光和顯影，在氧化膜49上形成成為溝槽24的圖形(圖未示出)。然后，除去該光致抗蝕劑。接著，如圖16所示，例如利用RIE法進(jìn)行各向異性腐蝕，形成溝槽24，該溝槽24具有貫通氧化膜49、氧化膜47和p型半導(dǎo)體層48、且深達(dá)n-型漏區(qū)21的預(yù)定深度。接著，例如利用熱氧化法，在上述溝槽24的內(nèi)部形成氧化膜25。
接著，如圖17所示，以形成有上述圖形的氧化膜49為掩膜，例如利用離子注入法，在n-型漏區(qū)21注入n型雜質(zhì)，如磷(P)等，從而在溝槽24底部形成n型半導(dǎo)體層27。
接著，如圖18所示，例如通過離子注入法注入硼(B)等p型雜質(zhì)，而在比上述p型半導(dǎo)體層48深的區(qū)域形成p型半導(dǎo)體層50，主要使p型雜質(zhì)濃度的積分值成為預(yù)定的值。進(jìn)一步進(jìn)行采用用于使上述注入了的離子活性化的高溫的(例如1000℃以上)熱處理。因此，形成p型基區(qū)22，其雜質(zhì)濃度的分布比上述p型半導(dǎo)體層48和p型半導(dǎo)體層50更接近BOX形狀、且具有兩個雜質(zhì)濃度的峰值。
接著，除去氧化膜49。然后，如圖19所示，例如使用熱氧化法，使溝槽24的底部的絕緣膜25的膜厚形成得較厚。接著，例如利用CVD法在整個面上淀積形成柵電極材43。
然后，通過與圖11至圖13所示的工序一樣的工序，制造圖1所示的縱式MOSFET。
在上述工序中，通過兩次的離子注入工序，能使p型半導(dǎo)體層的雜質(zhì)濃度的分布更接近BOX形狀。因此，在第一次離子注入工序中，在淺的層主要注入離子以使得閾值電壓(Vth)變成預(yù)定的值，在第二次離子注入工序中，在深的層主要注入離子以使得雜質(zhì)濃度的積分值變成預(yù)定的值。如上所述，通過根據(jù)目的來分開進(jìn)行離子注入工序，可以更接近BOX形狀。而且，當(dāng)然不限于兩次離子注入工序，也可以通過多次離子注入工序來形成p型基區(qū)22。
再有，在第二次離子注入工序之前，在溝槽24的底部形成n型半導(dǎo)體層27。因此，對上述第二次離子注入工序及其后的熱處理工序，將n型半導(dǎo)體層27作為阻擋層使用。另外，能決定p型基區(qū)22的雜質(zhì)濃度的下限，陡峭地形成n+型源區(qū)23和n-型漏區(qū)21的pn結(jié)。因此，能使p型基區(qū)22的雜質(zhì)濃度的分布接近BOX形狀。其他效果與圖7至圖14中所示的工序產(chǎn)生的效果一樣。
(第2實施方式)接著，使用圖20說明第2實施方式涉及的半導(dǎo)體器件。在以下的實施方式的說明中，更詳細(xì)地說明與上述第1實施方式不同的部分，并省略重復(fù)部分的說明。
圖20是表示本發(fā)明的第2實施方式涉及的半導(dǎo)體器件的剖面結(jié)構(gòu)圖。如圖20所示，在n-型漏區(qū)21上形成電流通路確保層51。還在電流通路確保層51中形成溝槽24。另外，如圖20所示的溝槽24的底部形成得比電流通路確保層51的最深的部分要淺，但也可以貫通電流通路確保層51、形成在n-型漏區(qū)21中。
上述電流通路確保層51是確保流動在p型基區(qū)22中的n+型源區(qū)23與n-型漏區(qū)21之間的電流的通路、降低柵漏反饋電容的層。作為該電流通路確保層51，能使用如雜質(zhì)濃度比n-型漏區(qū)21高的n型的層、或含碳的層等。
另外，與第1實施方式一樣，優(yōu)選X1、X2和Y1形成得滿足0.05＜X1/X2＜0.25、及Y2＜3[μm]。
通過上述電流通路確保層51，可以確保流動在p型基區(qū)22中的n+型源區(qū)23與n-型漏區(qū)21之間的電流的通路，降低柵漏反饋電容。
而且，將n型高濃度雜質(zhì)層作為電流通路確保層51時，第2實施方式涉及的p型基區(qū)22在p型基區(qū)22與電流通路確保層51的整個界面附近，有圖3所示的雜質(zhì)濃度的分布。
再有，上述溝槽25即使貫通電流通路確保層51、形成在n-型半導(dǎo)體層22中，也可以得到與上述相同的效果。
接著，使用圖21或圖22來說明第2實施方式涉及的半導(dǎo)體器件的制造方法。
如圖21所示，例如通過外延生長法，在n+型半導(dǎo)體襯底20的主表面上形成作為漏區(qū)的n-型漏區(qū)21。再有，例如通過外延生長法，在n-型漏區(qū)21上形成電流通路確保層51。再有，例如順次通過外延生長法形成p型基區(qū)22，例如通過熱氧化法形成氧化膜41、42。而且，上述電流通路確保層51可以使用例如通過外延生長法所形成的n型半導(dǎo)體層、或含有碳的層。
接著，在氧化膜24上涂敷光致抗蝕劑，對上述光致抗蝕劑進(jìn)行曝光和顯影，在氧化膜42上形成作為溝槽的圖形(圖未示出)。然后，除去該光致抗蝕劑。再有，如圖22所示，將氧化膜42作為掩膜，例如利用RIE法進(jìn)行各向異性腐蝕，形成溝槽24，該溝槽24具有貫通氧化膜41、p型基區(qū)22、深達(dá)電流通路確保層51的預(yù)定深度。接著，例如利用熱氧化法，在上述溝槽24的內(nèi)部形成氧化膜25。
以下，通過與圖9至圖13所示一樣的工序，制造圖20所示的半導(dǎo)體器件。
在上述制造工序中，在形成p型基區(qū)22之前，在n-型漏區(qū)21上形成電流通路確保層51。因而，可以防止p型基區(qū)22及電流通路確保層51中的雜質(zhì)相互擴散。因而，能陡峭地形成p型基區(qū)22與電流通路確保層51的pn結(jié)。其結(jié)果，能使p型基區(qū)22的雜質(zhì)濃度的分布接近BOX形狀。
(第3實施方式)接著，使用圖23說明第3實施方式涉及的半導(dǎo)體器件。圖23是示意性表示第3實施方式涉及的半導(dǎo)體器件的剖面結(jié)構(gòu)圖。如圖23所示，n-型漏區(qū)21和p型基區(qū)22的邊界的至少一部分比溝槽24的底部深，至少與溝槽24的底部相接的n-型漏區(qū)21的相對置的寬度(即X1)形成得比溝槽24的寬度小。
通過如上所述的構(gòu)成，可以降低柵電極24和成為漏極的n-型漏區(qū)21的對置面積。因而，可以降低柵漏反饋電容。
接著，使用圖24說明圖23所示的半導(dǎo)體器件的制造方法。
首先，如圖24所示，通過與圖14和圖15所示的工序一樣的工序，在n+型半導(dǎo)體襯底20的表面上，形成n-型漏區(qū)21、p型基區(qū)48、絕緣膜42。接著，例如利用離子注入法，在深的區(qū)域?qū)型雜質(zhì)、如硼(B)等注入n-型漏區(qū)21。在進(jìn)行上述工序時，通過選擇預(yù)定大小的加速電壓將離子注入更深的位置。然后，進(jìn)行用于使注入了的離子活性化的高溫(例如1000℃以上)下的熱處理，而形成雜質(zhì)濃度的分布近似BOX形狀的p型基區(qū)22。
接著，例如利用熱氧化法，在氧化膜41上形成用于形成溝槽的厚的絕緣膜42(掩膜材)。在氧化膜42上涂敷光致抗蝕劑，對上述光致抗蝕劑進(jìn)行曝光和顯影，在氧化膜42上形成用于形成溝槽24的圖形(圖未示出)。然后，除去該光致抗蝕劑。再有，如圖24所示，將氧化膜42作為掩膜，例如利用RIE法形成溝槽24。
接著，在溝槽24形成形成薄的利用熱氧化生長的絕緣膜25。再有，例如利用離子注入法，將n型雜質(zhì)如磷(P)或砷(As)等，以與溝槽24的底部相接的方式注入到n-型漏區(qū)21中，形成n型半導(dǎo)體層27。在上述工序中，至少溝槽24的寬度形成得比X1大。另外，形成上述n型半導(dǎo)體層27的工序的n型雜質(zhì)優(yōu)選是磷(P)。
以下，通過與圖11至圖13所示的工序一樣的工序，制造圖23所示的半導(dǎo)體器件。
在上述形成n型半導(dǎo)體層27的工序中，優(yōu)選使用磷(P)。上述磷(P)通過熱擴散工序向溝槽深度方向的擴散大、且擴散到絕緣膜25，所以由p型基區(qū)22夾著的區(qū)域能通過熱擴散的時間、溫度任意地調(diào)節(jié)。因而，能以至少溝槽24的寬度大于X1的方式而容易地形成n型半導(dǎo)體層27。
(第4實施方式)接著，使用圖25說明本發(fā)明第4實施方式涉及的半導(dǎo)體器件。圖25是表示本發(fā)明的第4實施方式涉及的半導(dǎo)體器件的剖面結(jié)構(gòu)圖。如圖25所示，柵電極26的表面形成得高于溝槽24的表面。再有，在柵電極26的表面和側(cè)面的一部分，形成低電阻層55。上述低電阻層55例如使用金屬層、硅化物層等。另外，上述低電阻層55也可以形成在n+型源區(qū)23或p+型半導(dǎo)體層30的表面上。
如上所述，由于柵電極26的表面形成得高于溝槽24的表面，所以柵電極26的體積增大。為此，可以降低柵電極26的柵極電阻。另外，由于能在低電阻層55、半導(dǎo)體表面的n+型半導(dǎo)體層23和P+型半導(dǎo)體區(qū)30之間確保任意的間隔，所以能確保它們的絕緣性。
另一方面，維持著上述Y2，即維持著溝道長度。其結(jié)果，在維持導(dǎo)通電阻的同時，能降低柵極電阻。而且，由于柵電極26的表面高于溝槽的表面，所以能減小X2方向、即柵電極26的柵極寬度方向的芯片尺寸。
再有，通過降低上述電阻，能提高開關(guān)特性。因而，在例如電源等系統(tǒng)中組裝入圖25所示的半導(dǎo)體器件時，因各半導(dǎo)體器件的開關(guān)特性的提高而能夠大幅地提高系統(tǒng)整體的可靠性。為此，降低上述柵極電阻是重要的。
另外，由于在柵電極26的表面和側(cè)面的一部分形成低電阻層55，所以可以進(jìn)一步降低上述柵極電阻。上述低電阻層55形成在n+型源區(qū)23或p+型半導(dǎo)體層30的表面上時，也能夠得到同樣的效果。
另外，圖25所示的柵電極24或低電阻層55的結(jié)構(gòu)當(dāng)然也可以組合上述圖1、圖20、圖23等的半導(dǎo)體器件。
接著，使用圖26至圖28說明圖25所示的半導(dǎo)體器件的制造方法。
首先，通過與圖7至圖9所示的工序一樣的工序，在n+型半導(dǎo)體襯底的主表面上，形成n-型漏區(qū)21、溝槽24、絕緣膜25、絕緣膜41和n型半導(dǎo)體層27。
接著，如圖26所示，例如利用CVD法淀積形成柵電極材43。再以光致抗蝕劑57為掩膜，例如利用RIE法進(jìn)行各向異性腐蝕，腐蝕柵電極材43，形成柵電極26，使得溝槽25的表面高于該表面。
接著，如圖27所示，通過與圖12所示的工序一樣的工序，形成n+型源區(qū)23和p型半導(dǎo)體層30。而且，在工序上，也可以在形成溝槽24之前形成該n+型源區(qū)23。
接著，例如在整個面上淀積氧化膜，利用RIE法對其進(jìn)行各向異性腐蝕，從而在比硅表面突出的多晶硅的側(cè)面形成側(cè)壁，然后，例如在整個面上形成Ti膜(圖未示出)。再有，對Ti膜進(jìn)行850℃以上的高溫工序，通過濕法處理，形成TiSi2膜等低電阻層55。已知在上述工序中，若在形成低電阻層55后進(jìn)行850℃以上的高溫工序，則TiSi2膜凝結(jié)，比電阻上升。為此，在形成n+型源區(qū)23和p型半導(dǎo)體層30之后，進(jìn)行使該柵電極材26低電阻化的工序。也就是說，利用自對準(zhǔn)硅化工序，在柵電極26上淀積金屬膜(Ti膜)后，進(jìn)行熱工序。通過上述工序形成低電阻層55。
然后，形成用于確保柵電極材26和低電阻層55、n+型源區(qū)23和p型半導(dǎo)體層30的絕緣性的絕緣膜24，利用各向異性或各向同性的腐蝕來去除n+型源區(qū)23的至少一部分和p+型半導(dǎo)體層30上的絕緣膜24，形成源電極29，通過上述工序制造圖25所示的半導(dǎo)體器件。
而且，能在形成上述柵電極26的工序之后，去除p型基區(qū)22的表面上的絕緣膜25，形成n+型源區(qū)23和p型半導(dǎo)體層30，進(jìn)行自對準(zhǔn)硅化工序。通過上述工序，在n+型源區(qū)23的至少一部分和p型半導(dǎo)體層30的表面上同時形成硅化物層。為此，可以降低制造成本。
另外，為了得到圖25所示的半導(dǎo)體器件而殘留著圖7至圖9所示的絕緣膜41或絕緣膜42，淀積多晶硅之后，進(jìn)行腐蝕，從而也能在溝槽的正上方形成高度基本與掩膜材相同的多晶硅。通過使用如上所述的抗蝕劑的工序，也能在沒有從溝槽向左右的偏移地進(jìn)行微細(xì)化時有效，而且具有縮短工序的優(yōu)點。
(第5實施方式)接著，使用圖28說明第5實施方式涉及的半導(dǎo)體器件。
圖28是表示本發(fā)明的第5實施方式涉及的半導(dǎo)體器件的剖面結(jié)構(gòu)圖。如圖28所示，溝槽24從n+型源區(qū)23的表面橫跨n+型源區(qū)23、p型基區(qū)22、n型半導(dǎo)體層27、及n-型漏區(qū)21形成，形成為貫通n+型源區(qū)23和p型基區(qū)22。再有，溝槽24的底部形成得比p型基區(qū)22的最深的底部還深。n型半導(dǎo)體層27以夾著溝槽24的方式形成于p型基區(qū)22和n-型漏區(qū)21之間。
再有，n型半導(dǎo)體層27與p型基區(qū)22相接，以夾著溝槽24的方式形成。n型半導(dǎo)體層27的雜質(zhì)濃度形成得比n-型漏區(qū)21的雜質(zhì)濃度高。
通過上述溝槽24的構(gòu)造，可以進(jìn)一步降低導(dǎo)通電阻。再有，通過上述n型半導(dǎo)體層27的結(jié)構(gòu)，可以進(jìn)一步短溝道化。其結(jié)果，可以提高開關(guān)特性。
另外，與在溝槽24的側(cè)壁形成的絕緣膜25的膜厚相比較，在溝槽24的至少底部形成的絕緣膜的膜厚較厚。為此，即使溝槽24形成得深，也可以維持高耐壓。
接著，使用圖29說明圖28所示的半導(dǎo)體器件的制造方法。
首先，通過與圖7至圖9所示的工序一樣的工序，在n+型半導(dǎo)體襯底20的主表面上，形成n-型漏區(qū)21、溝槽24、絕緣膜25、及n型半導(dǎo)體層27。在此，上述絕緣膜25優(yōu)選例如利用CVD法淀積形成的SiN膜等。
接著，例如利用RIE法進(jìn)行腐蝕，延長溝槽24，使得貫通n型半導(dǎo)體層27，到達(dá)n-型漏區(qū)21的深的部分。再有，例如使用熱氧化法，較厚地形成被延長的溝槽24的側(cè)壁的絕緣膜和底部的絕緣膜25的膜厚。
以下，通過與圖10至圖13所示的工序一樣的工序，制造圖29所示的半導(dǎo)體器件。
如上所述，在被延長之前的溝槽24上使用SiN膜等絕緣膜25，只在側(cè)壁上殘留該絕緣膜25，進(jìn)一步較深地形成溝槽，之后，被延長的溝槽24的底部形成具有厚的膜厚的絕緣膜。為此，在成為溝道部的溝槽24的側(cè)壁形成薄的絕緣膜，能在被延長的溝槽24的底部形成厚的絕緣膜。為此，可以使絕緣破壞強度提高，而且即使溝槽深也能維持高耐壓。
再有，在形成n型半導(dǎo)體層27之后，形成p型基區(qū)22。為此，在溝槽24兩邊形成的n型半導(dǎo)體層27，在形成p型基區(qū)22的工序中，能防止向n-型漏區(qū)21擴散。
而且，在上述實施方式的說明中，說明了第1導(dǎo)電型為n型、第2導(dǎo)電型為p型的情形，當(dāng)然即使第1導(dǎo)電型為p型、第2導(dǎo)電型為n型也能得到與本發(fā)明的實施方式相同的效果。
在上述第1至第5實施方式中說明的半導(dǎo)體器件中，僅示意性地示出剖面結(jié)構(gòu)圖，作為一個例子示出了n+型源區(qū)23經(jīng)絕緣膜25與溝槽24常時鄰接的結(jié)構(gòu)。但是，具有同一剖面結(jié)構(gòu)的半導(dǎo)體器件，作為平面布圖結(jié)構(gòu)，例如也能交互地布置n+型源區(qū)23和p+層30，來代替n+型源區(qū)23和p+層30相對于溝槽24的延長方向垂直相交。
再有，在說明本發(fā)明的過程中，僅使用縱式MOSFET作為一個例子。但是，本發(fā)明也能夠容易地應(yīng)用于如IGBT等其他半導(dǎo)體器件。
以上，雖然使用第1至第5的實施方式說明了本發(fā)明，但本發(fā)明不限于上述各實施方式，在實施階段能在不脫離其要旨的范圍內(nèi)進(jìn)行種種變化。另外，在上述各實施方式中已經(jīng)包含各種階段的發(fā)明，能通過所公開的多個構(gòu)成要件的適當(dāng)組合而抽出本發(fā)明。例如，即使從各實施方式所示的全部構(gòu)成要件中削減幾個構(gòu)成要件，也能至少解決本發(fā)明要解決的課題部分所述的課題中的一個課題，獲得在發(fā)明效果部分說明的效果中的至少一個效果的情況下，能抽出其構(gòu)成要件被削減的構(gòu)成來作為發(fā)明。
發(fā)明的效果如以上說明，根據(jù)本發(fā)明，能得到可以提高開關(guān)特性的半導(dǎo)體器件及其制造方法。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于，包括第1導(dǎo)電型的第1半導(dǎo)體層；第2導(dǎo)電型的第2半導(dǎo)體層，形成在上述第1半導(dǎo)體層上；第1導(dǎo)電型的第3半導(dǎo)體層，形成在上述第2半導(dǎo)體層中，與上述第1半導(dǎo)體層電分離；溝槽，從上述第3半導(dǎo)體層的表面貫通上述第3半導(dǎo)體層，深度至少到達(dá)上述第1半導(dǎo)體層的附近；第1絕緣膜，形成在上述溝槽的側(cè)壁和底部；第1電極，至少一部分形成在上述溝槽內(nèi)的上述第1絕緣膜上，與上述第1至第3半導(dǎo)體層電分離；及第1導(dǎo)電型的第4半導(dǎo)體層，設(shè)置在上述第1半導(dǎo)體層與上述第2半導(dǎo)體層的界面的上述溝槽附近，雜質(zhì)濃度高于上述第1半導(dǎo)體層；上述第2半導(dǎo)體層的雜質(zhì)濃度的分布具有上述第3半導(dǎo)體層與上述第2半導(dǎo)體層的界面附近的第1峰值、及在上述第2半導(dǎo)體層與上述第4半導(dǎo)體層的界面附近且低于上述第1峰值的第2峰值；由上述第1峰值決定閾值電壓，由上述第2峰值決定上述第2半導(dǎo)體區(qū)域的摻雜量。
2.一種半導(dǎo)體器件，其特征在于，包括第1導(dǎo)電型的第1半導(dǎo)體層；第2導(dǎo)電型的第2半導(dǎo)體層，形成在上述第1半導(dǎo)體層上；第1導(dǎo)電型的第3半導(dǎo)體層，形成在上述第2半導(dǎo)體層中，與上述第1半導(dǎo)體層電分離；溝槽，從上述第3半導(dǎo)體層的表面貫通上述第3半導(dǎo)體層，深度至少到達(dá)上述第1半導(dǎo)體層的附近；第1絕緣膜，形成在上述溝槽的側(cè)壁和底部；第1電極，至少一部分形成在上述溝槽內(nèi)的上述第1絕緣膜上，與上述第1至第3半導(dǎo)體層電分離；及第1導(dǎo)電型的第4半導(dǎo)體層，設(shè)置在上述第1半導(dǎo)體層與上述第2半導(dǎo)體層的界面的上述溝槽附近，雜質(zhì)濃度高于上述第1半導(dǎo)體層；上述第2半導(dǎo)體層的雜質(zhì)濃度的分布至少在上述第2半導(dǎo)體層與上述第4半導(dǎo)體層的界面附近有峰值。
3.一種半導(dǎo)體器件，其特征在于，包括第1導(dǎo)電型的第1半導(dǎo)體層；第2導(dǎo)電型的第2半導(dǎo)體層，形成在上述第1半導(dǎo)體層上；第1導(dǎo)電型的第3半導(dǎo)體層，形成在上述第2半導(dǎo)體層中；溝槽，從上述第3半導(dǎo)體層的表面貫通上述第3半導(dǎo)體層，深度至少到達(dá)上述第1半導(dǎo)體層的附近；第1絕緣膜，形成在上述溝槽的側(cè)壁和底部；第1電極，至少一部分形成在上述溝槽內(nèi)的上述第1絕緣膜上；及第1導(dǎo)電型的第4半導(dǎo)體層，設(shè)置在上述第1半導(dǎo)體層與上述第2半導(dǎo)體層的界面的上述溝槽附近，雜質(zhì)濃度高于上述第1半導(dǎo)體層；上述第2半導(dǎo)體層之中60％以上的區(qū)域，占上述第2半導(dǎo)體層的雜質(zhì)濃度的最大值的40％以上。
4.一種半導(dǎo)體器件，其特征在于，包括第1導(dǎo)電型的第1半導(dǎo)體層；第2導(dǎo)電型的第2半導(dǎo)體層，形成在上述第1半導(dǎo)體層上；第1導(dǎo)電型的第3半導(dǎo)體層，形成在上述第2半導(dǎo)體層中；溝槽，從上述第3半導(dǎo)體層的表面貫通上述第3半導(dǎo)體層，深度至少到達(dá)上述第1半導(dǎo)體層的附近；第1絕緣膜，形成在上述溝槽的側(cè)壁和底部；第1電極，至少一部分形成在上述溝槽內(nèi)的上述第1絕緣膜上；及第1導(dǎo)電型的第4半導(dǎo)體層，設(shè)置在上述第1半導(dǎo)體層與上述第2半導(dǎo)體層的界面的上述溝槽附近，雜質(zhì)濃度高于上述第1半導(dǎo)體層；元件的重復(fù)周期的最小寬度為X2[μm]、上述第2半導(dǎo)體層的夾著上述溝槽而對置的區(qū)域的寬度為X1[μm]時，上述X1、X2滿足0.05＜X1/X2＜0.25的關(guān)系。
5.如權(quán)利要求1至4任一項所記載的半導(dǎo)體器件，其特征在于，上述第1絕緣膜的上述溝槽的底部附近的膜厚比上述溝槽的側(cè)壁部分的膜厚還厚。
6.如權(quán)利要求1至4任一項所記載的半導(dǎo)體器件，其特征在于，上述第4半導(dǎo)體層設(shè)置在上述溝槽的底部附近。
7.如權(quán)利要求1至4任一項所記載的半導(dǎo)體器件，其特征在于，上述溝槽貫通上述第1半導(dǎo)體層的至少一部分。
8.如權(quán)利要求1至4任一項所記載的半導(dǎo)體器件，其特征在于，上述第4半導(dǎo)體層是設(shè)置在上述第1半導(dǎo)體層和上述第2半導(dǎo)體層之間的電流通路確保層，上述溝槽形成到達(dá)上述電流通路確保層的深度。
9.如權(quán)利要求8所記載的半導(dǎo)體器件，其特征在于，上述電流通路確保層包括碳。
10.如權(quán)利要求1至4任一項所記載的半導(dǎo)體器件，其特征在于，上述第2半導(dǎo)體層與上述第1半導(dǎo)體層的界面，在上述溝槽附近淺，在周邊部分深。
11.如權(quán)利要求10所記載的半導(dǎo)體器件，其特征在于，從上述第3半導(dǎo)體層的表面到上述第2半導(dǎo)體層的最深的底部為止的深度為Y2[μm]、從上述溝槽的最深的底部到上述上述第2半導(dǎo)體層的最深的底部為止的深度為Y1[μm]時，上述Y1、Y2為Y2＜3[μm]0＜Y1＜1.2[μm]。
12.如權(quán)利要求1至4任一項所記載的半導(dǎo)體器件，其特征在于，還包括第2導(dǎo)電型的第5半導(dǎo)體層，設(shè)置在上述第2半導(dǎo)體層上，與上述第3半導(dǎo)體層相鄰。
13.如權(quán)利要求1至4任一項所記載的半導(dǎo)體器件，其特征在于，上述第1電極是多晶硅。
14.如權(quán)利要求1至4任一項所記載的半導(dǎo)體器件，其特征在于，上述第1電極的一部分，上部從上述溝槽突出。
15.如權(quán)利要求14所記載的半導(dǎo)體器件，其特征在于，還具有低電阻層，設(shè)置在從上述溝槽突出的上述第1電極的表面的至少一部分上。
16.如權(quán)利要求14所記載的半導(dǎo)體器件，其特征在于，還具有第2電極，形成在上述半導(dǎo)體襯底的與主表面相對置的表面上；第2絕緣膜，形成在上述第1絕緣膜上和電極上；及第3電極，形成在上述第3半導(dǎo)體層上、上述第5半導(dǎo)體層上、及上述第2絕緣膜上。
17.一種半導(dǎo)體器件的制造方法，其特征在于，包括以下工序在第1導(dǎo)電型的第1半導(dǎo)體層上，形成第2導(dǎo)電型的第2半導(dǎo)體層的工序；在上述第2半導(dǎo)體層的表面區(qū)域，形成與上述第1半導(dǎo)體層電分離的第1導(dǎo)電型的第3半導(dǎo)體層的工序；形成溝槽的工序，上述溝槽從上述第3半導(dǎo)體層的表面貫通上述第3半導(dǎo)體層，深度至少到達(dá)上述第1半導(dǎo)體層的附近；在上述溝槽的側(cè)壁和底部，形成第1絕緣膜的工序；形成第1電極的工序，上述第1電極的至少一部分形成在上述溝槽內(nèi)的上述第1絕緣膜上，與上述第1至第3半導(dǎo)體層電分離；及形成第1導(dǎo)電型的第4半導(dǎo)體層的工序，上述第1導(dǎo)電型的第4半導(dǎo)體層設(shè)置在上述第1半導(dǎo)體層與上述第2半導(dǎo)體層的界面的上述溝槽附近，雜質(zhì)濃度高于上述第1半導(dǎo)體層；形成上述第2半導(dǎo)體層的工序具有形成第1峰值的工序和形成第2峰值的工序，上述第1峰值在上述第3半導(dǎo)體層與上述第2半導(dǎo)體層的界面附近、且決定閾值電壓，上述第2峰值在上述第2半導(dǎo)體層與上述第4半導(dǎo)體層的界面附近、且低于上述第1峰值、決定上述第2半導(dǎo)體層的摻雜量。
18.如權(quán)利要求17所記載的半導(dǎo)體器件的制造方法，其特征在于，形成上述第2半導(dǎo)體層的工序具備進(jìn)行第1離子注入來形成上述第1峰值的工序、及選擇比上述第1離子注入高的加速電壓進(jìn)行第2離子注入來形成上述第2峰值的工序。
19.如權(quán)利要求17所記載的半導(dǎo)體器件的制造方法，其特征在于，形成上述第2半導(dǎo)體層的工序通過選擇性外延生長方法進(jìn)行。
20.如權(quán)利要求17所記載的半導(dǎo)體器件的制造方法，其特征在于，形成上述第4半導(dǎo)體層的工序通過離子注入形成。
21.如權(quán)利要求17所記載的半導(dǎo)體器件的制造方法，其特征在于，形成上述第4半導(dǎo)體層的工序通過選擇性外延生長方法進(jìn)行。
全文摘要
本發(fā)明提供能提高開關(guān)特性的半導(dǎo)體器件及其制造方法?？v式MOSFET，在漏區(qū)(21)上形成基區(qū)(22)，在該基區(qū)中形成源區(qū)(23)。形成溝槽(24)，其從上述源區(qū)的表面貫穿該基區(qū)，深度至少到達(dá)漏區(qū)的附近。在溝槽的側(cè)壁和底部形成柵絕緣膜(25)，柵電極(26)的至少一部分形成在溝槽內(nèi)。上述基區(qū)的雜質(zhì)濃度分布具有源區(qū)與基區(qū)的界面附近的第1峰值、及在基區(qū)與漏區(qū)的界面附近且低于上述第1峰值的第2峰值；由上述第1峰值決定閾值電壓，由上述第2峰值決定基區(qū)的摻雜量。
文檔編號H01L29/423GK1581486SQ20041005599
公開日2005年2月16日 申請日期2004年8月4日 優(yōu)先權(quán)日2003年8月5日
發(fā)明者小野升太郎, 川口雄介, 中川明夫 申請人:株式會社東芝