專利名稱：射頻半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種射頻集成電路及其制造方法，特別是，涉及通過充分增加其上形成元件的半導(dǎo)體襯底和電感之間的距離，使寄生電容最小的射頻集成電路及其制造方法。
背景技術(shù)：
根據(jù)信息和通訊領(lǐng)域范例的變化，增加了不考慮時間和地點進行通訊的需求。無線移動通訊領(lǐng)域已經(jīng)迅速地發(fā)展來滿足這樣的需求。由于無線通訊的發(fā)展，要求在射頻下工作的射頻資源、材料、器件和電路。這些射頻資源、材料、器件和電路被使用在射頻域中，因而被劃分為射頻元件和集成電路。
射頻集成電路技術(shù)包括器件制造技術(shù)、電路設(shè)計技術(shù)和射頻封裝技術(shù)的結(jié)合。一個具有競爭性的RF CMOS可以通過同等地提高每項技術(shù)來進行研發(fā)。特別是，對降低生產(chǎn)的單位成本的研究最為基本。因此，需要研發(fā)一種低價格的RF-CMOS技術(shù)，通過簡化和穩(wěn)定整個工藝以降低工藝的單位成本。所述RF-CMOS或Bipolar(雙極)/BiCMOS(雙CMOS)的主要元件包括一RF MOSFET(射頻MOS場效應(yīng)管)，一電感，一變?nèi)荻O管，一MIM電容和一電阻。但是，在RF-CMOS和Bipolar/BiCMOS中，電感都具有低的品質(zhì)因數(shù)(此后叫做Q)。為了提高射頻電感的Q值，除了器件的形狀外，已經(jīng)建議使用厚厚地淀積低電阻金屬的方法。電感的Q值根據(jù)匝數(shù)、金屬線的寬度、金屬線的厚度、金屬線之間的間隔，半徑和形狀來變化。
下面將描述設(shè)計該電感的一般準(zhǔn)則。
1)金屬線之間的間隔必須最小化。這里，可以通過使電感區(qū)域最小化和使互感最大化來增加Q值。
2)在多層金屬線結(jié)構(gòu)的情況下，電感必須被安裝在頂部金屬層上，以使對襯底的寄生電容最小化。
3)金屬線的形成必須盡可能寬和厚。也就是，必須獲得低的串聯(lián)電阻。但是，如果金屬線的寬度過度增加，電感的區(qū)域?qū)⒃龃?，這樣會導(dǎo)致高的寄生電容及襯底損失。因此，必須設(shè)定適當(dāng)?shù)臈l件。
4)為了降低負(fù)互耦效應(yīng)(negative mutual coupling effect)，必須使用空心電感。該電感的內(nèi)徑必須為金屬線寬度的五倍。
5)如果匝數(shù)增加，電感的區(qū)域也會增大從而促進電阻效應(yīng)。此時，寄生電容增大而減小了Q值。因此，必須設(shè)定匝數(shù)的適當(dāng)條件。
除了上述的五個條件外，由于去耦，已經(jīng)對在電感下插入溝槽道和增加絕緣層的厚度或者插入接地板的方法進行了研究。
為了改進電感設(shè)計的準(zhǔn)則和解決上述去耦問題，作為射頻半導(dǎo)體器件如RD-CMOS器件的無源元件的電感通過鑲嵌工藝(damascene process)來形成。但是，當(dāng)電感由鑲嵌工藝來形成時，存在對增加襯底和電感之間距離的限制，使得最小化對襯底的寄生電容很困難。
在器件上形成電感的常規(guī)方法為使用具有厚度為2到6μm的厚單層金屬線來減少電感金屬的電阻部分，或?qū)㈦姼行纬捎谳^低的金屬線層上而與上部平行，并且通過通孔連接電感。但是，由單層金屬電感獲得的Q值是受到限制的。為了形成較厚的金屬電感，工藝的數(shù)量增加，由于增加了整個高度布局，也會發(fā)生工藝失敗。也就是在一個芯片內(nèi)形成較厚的金屬電感很困難。而且，已經(jīng)建議使用根據(jù)MEMS技術(shù)形成電感的方法。其為兩次曝光方法(double exposure method)，用于形成厚的單一光刻膠層，并且形成大約為50μm的下沉通孔同時連接到下層金屬線和電感。但是，在通過兩次曝光形成均勻深度的電感線的工藝中或在移除光刻膠層后形成鈍化層的工藝中，電感的結(jié)構(gòu)和特性會變差。因此，已經(jīng)對電感設(shè)計的準(zhǔn)則和克服去耦的方法進行了研究。
在討論本發(fā)明的技術(shù)對象之前，將簡要地對本發(fā)明所必需的3D集成技術(shù)(3D integration technology)進行說明。
由于世界范圍的國際技術(shù)競爭的加速，許多研究和進展集中到微電子系統(tǒng)的小型化上。芯片尺寸封裝(chip scale packaging)，倒裝芯片和多芯片模塊已經(jīng)常用于例如移動電話、手提式計算機和芯片卡的各種電子產(chǎn)品上。將來的電子系統(tǒng)要求具有各種功能的非常復(fù)雜的器件。為滿足這種要求芯片的面積急速增加。這意味由多功能器件的集成帶來的產(chǎn)量問題、由器件的復(fù)雜性帶來的昂貴費用，及技術(shù)上的限制。而且，由于微電子系統(tǒng)的性能、多功能和可靠性，在子系統(tǒng)之間的連線有所限制。這些因素被認(rèn)為是將來一代IC的關(guān)鍵性能瓶頸。3D集成技術(shù)被預(yù)期為具有最高潛力的技術(shù)以能夠代替片上嵌入式系統(tǒng)技術(shù)。

發(fā)明內(nèi)容
根據(jù)將無源元件應(yīng)用到射頻半導(dǎo)體器件例如RF-CMOS，Bipolar/SiGe和BiCMOS的準(zhǔn)則之一，在多層金屬線結(jié)構(gòu)的情況下，為了使對襯底的寄生電容最小化，電感必須形成在頂部金屬層上。而且，為了克服去耦，在電感中插入一溝槽道并且增加絕緣層的厚度。本發(fā)明涉及一種射頻集成電路及其制造方法，它通過充分增加在其上已經(jīng)形成元件的半導(dǎo)體襯底和電感之間的距離，通過根據(jù)為3D集成技術(shù)的芯片尺寸集成工藝(CIP)在一個特殊的晶片上形成所述電感，并且將所述晶片連結(jié)到另一其上已經(jīng)形成邏輯元件的晶片上從而使寄生電容最小化。
本發(fā)明的一個方面提供一種射頻集成電路，包括提供電感的第一晶片，該電感具有穿過第一晶片的通孔接觸栓塞(via contact plug)；及連結(jié)到第一晶片上的第二晶片，其中第二晶片提供在其上部的邏輯器件和電感連接線。
根據(jù)本發(fā)明的另一個方面，制造一種高頻器件的方法，包括的步驟是a)提供第一晶片，包括以下步驟a1)在所述第一晶片上形成通孔；a2)在具有通孔的第一晶片上形成絕緣層；a3)通過對絕緣層構(gòu)圖而在絕緣層中形成多個第一溝槽道和第二溝槽道，其中第二溝槽道與通孔連接；a4)通過在第一溝槽道中填充導(dǎo)電材料形成電感并且通過在第二溝槽道中填充導(dǎo)電材料形成通孔接觸栓塞；及a5)通過研磨第一晶片的背面露出通孔接觸栓塞的底部區(qū)域；b)提供第二晶片，包括以下步驟b1)在第二晶片上形成邏輯器件；及b2)在第二晶片上形成電感連接線；并且c)將第一晶片和第二晶片連結(jié)起來。
大的垂直通孔被形成為0.5μm到50μm的大小且1μm到300μm的深度。
第一晶片的通孔接觸栓塞和電感連接線在電學(xué)上彼此連接。


通過下面對本發(fā)明的描述并參考附圖，本發(fā)明將更完整地被理解。在所附的附圖中圖1A到1G表示根據(jù)本發(fā)明優(yōu)選實施例，在第一晶片上形成具有通孔接觸栓塞的電感的方法的剖面圖；圖2表示根據(jù)本發(fā)明優(yōu)選實施例，在第二晶片上形成具有多層線結(jié)構(gòu)的邏輯器件的方法的剖面圖；圖3表示將圖1G所示第一晶片連結(jié)圖2所示第二晶片的射頻半導(dǎo)體器件的剖面圖。
具體實施例方式
下面將參考附圖對根據(jù)本發(fā)明優(yōu)選實施例的射頻集成電路和其制造方法進行詳細(xì)的說明。
在所描述的情況下，一薄膜被安置在另一薄膜或半導(dǎo)體襯底“上”，一薄膜可直接與另一薄膜或半導(dǎo)體襯底接觸，或者可在其中間布置第三薄膜。在附圖中，為了清楚和準(zhǔn)確地說明，每層的厚度或尺寸被放大。只要可能，相同的附圖標(biāo)記將在整個附圖和說明中使用并且表示相同的或類似的部件。
圖1A到1G表示根據(jù)本發(fā)明優(yōu)選的實施例，在第一晶片上形成一具有通孔接觸栓塞的電感以形成例如RF-CMOS、Bipolar/SiGe和BiCMOS的射頻半導(dǎo)體器件的方法的剖面圖。
參考圖1A，通過蝕刻第一半導(dǎo)體襯底11的一部分形成一大的垂直通孔12。根據(jù)本發(fā)明，所述大的垂直通孔12為通過使用CIP來形成具有高性能的電感結(jié)構(gòu)的基本元件。大的垂直通孔12的深度通過考慮形成有典型元件的襯底和所述電感之間的距離使其能夠防止產(chǎn)生寄生電容而決定。也就是說，大的垂直通孔12的深度起著決定形成于晶片上的電感和襯底之間的距離的作用。因此，大的垂直通孔12被形成為具有約0.5μm到50μm的尺寸和約1μm到300μm的深度。
參考圖1B，在具有大的垂直通孔12的第一半導(dǎo)體襯底11的一個表面上形成一絕緣層13。絕緣層13由低溫氧化物(LTO)或高溫氧化物(HTO)形成。當(dāng)在后續(xù)工藝中形成擴散阻擋層(diffusion barrier layer)或種子層(seedlayer)時，形成的所述絕緣層防止金屬離子進入襯底11。
參考圖1C，光刻膠層14的涂覆用于在形成有絕緣層13的第一半導(dǎo)體襯底11上形成電感結(jié)構(gòu)。光刻膠層14的厚度決定了形成所述電感的金屬線的厚度。
參考圖1D，鑲嵌圖形(damascene pattern)15的形成由光刻膠圖形(photoresist pattern)14P來限定，光刻膠圖形14P通過對光刻膠層14的一部分包括設(shè)置有大的垂直通孔12的部分進行構(gòu)圖來形成。鑲嵌圖形15在結(jié)構(gòu)上被連接到大的垂直通孔12上。
參考圖1E，在包括大的垂直通孔12和鑲嵌圖形15的第一襯底11上依次形成一擴散阻擋層16和一種子層17。擴散阻擋層16由從離子化的PVDTiN，CVD TiN，MOCVD TiN，離子化的PVD Ta，離子化PVD TaN，CVDTa，CVD TaN，CVD WN，PVD TiAlN，PVD TiSiN，PVD TaSiN，CVD TiAlN，CVD TiSiN，CVD TaSiN及其堆疊材料所組成的組群中選擇一材料形成，厚度為約100到約400。種子層17由從Cu、Ag、Au、Ti和Al的組中選擇的一金屬并通過使用PVD方法、CVD方法、ALD方法、電鍍方法或無電鍍方法來形成，厚度大致為50和3000。
參考圖1F，在用一導(dǎo)電材料填充大的垂直通孔12和所述鑲嵌圖形后，進行一化學(xué)機械拋光(CMP)工藝直到所述光刻膠圖形14P的上表面暴露出來，使得在鑲嵌圖形15中形成一電感18并且在大的垂直孔12內(nèi)形成通孔接觸栓塞19。
形成電感18及通孔接觸栓塞19的導(dǎo)電材料可以是Cu、Al或在半導(dǎo)體器件中作為典型電感材料被使用的W。
可以通過使用普通電鍍工藝(general plating process)、選擇性電鍍工藝(selective plating process)、普通淀積工藝(general deposition process)、選擇性淀積工藝(selective deposition process)或相似工藝來完成導(dǎo)電材料的填充工藝。
參考圖1G，在電感18和通孔接觸栓塞19被形成后，通過一背面研磨工藝(backside grinding process)對襯底11的背面進行研磨直到通孔接觸栓塞19的背面被暴露出來。因此，形成有電感18和通孔接觸栓塞19的第一晶片100被制造出來。
圖2表示根據(jù)本發(fā)明優(yōu)選的實施例，在第二晶片上形成具有多層線結(jié)構(gòu)的邏輯器件以制造例如RF-CMOS、Bipolar/SiGe和BiCMOS的射頻半導(dǎo)體器件的方法的剖面圖。
參考圖2，一器件隔離層22被形成在第二半導(dǎo)體襯底21上，在其上已經(jīng)進行了阱形成工藝，然后通過柵形成工藝、源/漏形成工藝、接觸工藝(contact process)和類似工藝，形成一PMOS晶體管23和一NMOS晶體管24。此后，通過實施多金屬線形成工藝，形成第一到第五金屬線25到29。這里，根據(jù)本發(fā)明的優(yōu)選實施例示意性地描述為具有五個金屬線層的金屬線結(jié)構(gòu)。但是，本發(fā)明也可以使用具有更多或更少金屬線層的其它金屬線結(jié)構(gòu)。為了在頂部金屬層上形成電感，最后形成一電感連接線30。因此，一用于形成射頻半導(dǎo)體器件的邏輯器件被形成以作為其中不形成電感的第二晶片200。
同樣，大的垂直通孔可以像在第一晶片100上一樣地使用在第二晶片200上。通過使用形成具有第一晶片100的通孔接觸栓塞的電感的工藝，大的垂直通孔，可以與電感連接線30同時形成。
圖3表示將圖1G所示的第一晶片100連結(jié)到圖2所示的第二晶片200上的射頻半導(dǎo)體器件的剖面圖。在所述射頻半導(dǎo)體器件中，第一晶片100的通孔接觸栓塞19在電學(xué)上連接到第二晶片200的電感連接線30。第一晶片100和第二晶片200通過在合成氣體例如氬氣(Ar)氣體，氮氣(N2)氣體，氫氣(H2)+氬氣(Ar)氣體或類似氣體的氣氛中并且在約200℃到約50℃的溫度下1分鐘到2小時的熱處理工藝被連結(jié)在一起。在所述熱處理工藝中向所述晶片到晶片施加約100mbar到約10000mbar的壓力。
與以前的敘述相同，根據(jù)本發(fā)明，通過形成包括所述電感的晶片和包括所述邏輯器件的晶片，并且通過使用以CIP方法形成一大的垂直通孔來將晶片連接到晶片的3D集成技術(shù)，來制造例如RF-CMOS、Bipolar/SiGe和BiCMOS的射頻半導(dǎo)體器件。結(jié)果，由于所述電感的形成遠(yuǎn)離其中形成邏輯器件的襯底，能夠使寄生電容最小化并且可期待高性能的射頻半導(dǎo)體器件。
雖然以示例的方式參考附圖對本發(fā)明進行了說明，但是并不限于此。應(yīng)該明白，本領(lǐng)域普通技術(shù)人員在不背離本發(fā)明的范圍和精神下可作出各種替代、變形和改變。
權(quán)利要求
1.一種高頻器件，包括提供一電感的第一晶片，其具有穿過所述第一晶片的通孔接觸栓塞；與所述第一晶片連結(jié)的第二晶片，其中所述第二晶片提供邏輯器件及在其上部的電感連接線。
2.一種制造高頻器件的方法，包括以下步驟a)提供第一晶片，包括以下步驟a1)在所述第一晶片中形成一通孔；a2)在具有所述通孔的所述第一晶片上形成一絕緣層；a3)通過對所述絕緣層構(gòu)圖而在絕緣層中形成多個第一溝槽和第二溝槽，其中所述第二溝槽與所述通孔連接；a4)通過在所述第一溝槽中填充導(dǎo)電材料形成一電感并且通過在所述第二溝槽中填充導(dǎo)電材料形成通孔接觸栓塞；及a5)通過研磨所述第一晶片的背面露出所述通孔接觸栓塞的底部區(qū)域；b)提供第二晶片，包括以下步驟b1)在所述第二晶片上形成邏輯器件；及b2)在所述第二晶片上形成電感連接線；及c)將所述第一晶片和所述第二晶片連結(jié)，其中所述通孔接觸栓塞和所述電感連接線彼此連接。
3.如權(quán)利要求2所述的方法，其中所述通孔的直徑范圍從0.5μm到50μm，所述通孔的深度范圍從1μm到300μm。
4.如權(quán)利要求2所述的方法，其中所述絕緣層由低溫氧化物(LTO)或高溫氧化物(HTO)形成。
5.如權(quán)利要求2所述的方法，進一步包括以下步驟在具有所述第一溝槽和第二溝槽的第一晶片上形成擴散阻擋層；并且在所述擴散阻擋層上形成種子層。
6.如權(quán)利要求5所述的方法，其中所述擴散阻擋層由從離子化的PVDTiN，CVD TiN，MOCVD TiN，離子化的PVD Ta，離子化PVD TaN，CVDTa，CVD TaN，CVD WN，PVD TiAlN，PVD TiSiN，PVD TaSiN，CVD TiAlN，CVD TiSiN和CVD TaSiN組成的組中選擇的至少一種材料形成。
7.如權(quán)利要求5所述的方法，其中所述種子層由從Cu、Ag、Au、Ti和Al組成的組中選擇的一種材料來形成。
8.如權(quán)利要求5所述的方法，其中所述種子層通過使用從PVD方法、CVD方法、ALD方法、電鍍方法或無電鍍方法組成的組中選擇的一種方法來形成。
9.如權(quán)利要求5所述的方法，其中所述導(dǎo)電材料為從Cu、Al和W組成的組中選擇的一種。
10.如權(quán)利要求2所述的方法，其中在所述步驟c)中，施加到所述第一和第二晶片上的壓力范圍為100mbar到10000mbar。
11.如權(quán)利要求10所述的方法，其中在所述步驟c)中，在200℃到500℃溫度下進行1分鐘到2小時的熱處理。
12.如權(quán)利要求10所述的方法，其中所述熱處理在氬氣、氮氣、氫氣和氬氣的混合氣體或氫氣和氮氣的混合氣體的環(huán)境下進行。
全文摘要
本發(fā)明公開了一種高頻器件，包括提供一電感的第一晶片，該電感帶有穿過所述第一晶片的通孔接觸栓塞；及與所述第一晶片連結(jié)的第二晶片，其中所述第二晶片提供邏輯器件及在其上部的電感連接線。
文檔編號H01L23/48GK1638124SQ20041005598
公開日2005年7月13日 申請日期2004年8月3日 優(yōu)先權(quán)日2003年12月30日
發(fā)明者表成奎 申請人:海力士半導(dǎo)體有限公司