專利名稱：載流子遷移率提高的雙柵極晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及電路器件和電路器件的制造和結(jié)構(gòu)。
背景技術(shù)：
提高襯底上的電路器件(例如，半導(dǎo)體(例如硅)襯底上的集成電路(IC)晶體管、電阻器、電容器等)的性能常常是在這些器件的設(shè)計(jì)、制造和操作過(guò)程中所要考慮的主要因素。例如，在例如那些在互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)中所使用的金屬氧化物半導(dǎo)體(MOS)晶體管半導(dǎo)體器件的設(shè)計(jì)和制造或者形成過(guò)程中，人們常常希望提高電子在N型MOS器件(NMOS)溝道中的移動(dòng)以及提高正電荷的空穴在P型MOS器件(PMOS)溝道中的移動(dòng)。
美國(guó)專利No.6,335,233公開(kāi)了被注入半導(dǎo)體襯底之中以形成阱區(qū)的第一導(dǎo)電雜質(zhì)離子，其中柵電極被形成在所述阱區(qū)之上。第一非導(dǎo)電雜質(zhì)在柵電極的兩側(cè)被注入到阱區(qū)中，以控制其中的襯底缺陷并形成至第一深度的沉淀區(qū)。第二導(dǎo)電雜質(zhì)離子在柵電極的兩側(cè)被注入到阱區(qū)，以形成至第二深度的源/漏區(qū)，其中所述第二深度比第一深度相對(duì)更淺。第二非導(dǎo)電雜質(zhì)被注入到源/漏區(qū)，以控制其中的襯底缺陷并形成第二沉淀區(qū)。
美國(guó)專利No.6,365,472公開(kāi)了一種半導(dǎo)體器件，所述半導(dǎo)體器件包括輕度摻雜漏極(LDD)結(jié)構(gòu)的MOS晶體管，其中由于在柵電極的側(cè)壁邊緣的離子注入所形成的缺陷被抑制。為了進(jìn)行用于形成MOS晶體管的源和漏區(qū)域的離子注入，利用作為掩模被提供給柵電極的第一和第二側(cè)壁來(lái)注入雜質(zhì)離子，并隨后在去除位于摻雜有高濃度的雜質(zhì)離子的源漏區(qū)域附近的第二側(cè)壁之后，進(jìn)行用于雜質(zhì)活化的熱處理。通過(guò)在熱處理之前去除第二側(cè)壁，減小了施加到處于非晶態(tài)的高濃度雜質(zhì)摻雜區(qū)域的邊緣的應(yīng)力。
美國(guó)專利No.6,395,621公開(kāi)了一種工藝，利用這種工藝非晶硅或者多晶硅被沉積在半導(dǎo)體襯底上。然后，利用低溫固相生長(zhǎng)法來(lái)僅僅在半導(dǎo)體襯底的暴露部分上選擇性地將非晶硅或者多晶硅形成為單晶硅。
美國(guó)專利No.6,455,364公開(kāi)了一種用于制造半導(dǎo)體器件的方法，在所述半導(dǎo)體器件中，具有第一導(dǎo)電類型的集電極(collector)層被形成在夾在器件隔離物中間的半導(dǎo)體襯底區(qū)域中。形成穿過(guò)沉積在半導(dǎo)體襯底上的第一絕緣層的集電極開(kāi)口，使得集電極開(kāi)口的范圍覆蓋集電極層和器件隔離物的一部分。作為外部基極(external base)的具有第二導(dǎo)電類型的半導(dǎo)體層被形成在位于集電極開(kāi)口內(nèi)部的半導(dǎo)體襯底部分上，同時(shí)與外部基極具有相同導(dǎo)電類型的結(jié)漏電流防止層被形成在半導(dǎo)體襯底中。
美國(guó)專利No.6,455,871公開(kāi)了一種利用金屬氧化物膜制造SiGe器件的方法。該發(fā)明公開(kāi)了通過(guò)低溫工藝在硅襯底上生長(zhǎng)硅緩沖層和SiGe緩沖層，使得由從硅襯底施加到外延層的晶格常數(shù)失配所導(dǎo)致的缺陷被限制在通過(guò)低溫工藝所形成的緩沖層中。
美國(guó)專利No.6,465,283公開(kāi)了利用閂鎖(latch-up)注入以提高CMOS電路中的閂鎖抗擾性的結(jié)構(gòu)和制造方法。
美國(guó)專利中請(qǐng)公布No.2002/0140031公開(kāi)了一種絕緣體上的應(yīng)變硅(SOI)結(jié)構(gòu)，及其制造方法，其中，應(yīng)變硅層直接位于絕緣體層上，這與應(yīng)變Si層直接位于應(yīng)變引入(例如，SiGe)層上的以前的要求相反。該方法通常需要在應(yīng)變引入層上形成硅層，以形成多層結(jié)構(gòu)，其中應(yīng)變引入層具有與硅不同的晶格常數(shù)，以使硅層由于與應(yīng)變引入層的晶格失配而發(fā)生應(yīng)變。隨后多層結(jié)構(gòu)被結(jié)合到襯底上，使得絕緣層處在應(yīng)變硅層和襯底之間，并且使得應(yīng)變硅層直接接觸絕緣層。隨后應(yīng)變引入層被去除，以暴露出應(yīng)變硅層的表面，并產(chǎn)生絕緣體上的應(yīng)變硅的結(jié)構(gòu)，所述絕緣體上的應(yīng)變硅的結(jié)構(gòu)包含襯底、襯底上的絕緣層以及絕緣層上的應(yīng)變硅層。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一方面，提供了一種裝置，所述裝置包括應(yīng)變襯底；位于所述襯底上方的器件，所述器件包括溝道，其中，所述應(yīng)變襯底在基本垂直于所述溝道中電流的方向的方向上使所述器件發(fā)生應(yīng)變。
根據(jù)本發(fā)明的另一方面，提供了一種器件，所述器件包括應(yīng)變襯底；位于所述襯底上方的器件，所述器件包括柵電極和鄰近所述柵電極的第一結(jié)區(qū)域或第二結(jié)區(qū)域，并且所述應(yīng)變襯底具有不同于所述器件的晶格間距的晶格間距，其中所述器件被調(diào)整，以具有基本垂直于所述應(yīng)變襯底的表面的電流。
本發(fā)明還提供了一種方法，所述方法包括在應(yīng)變襯底上形成器件，所述器件包括柵電極、鄰近所述柵電極的第一結(jié)區(qū)域或第二結(jié)區(qū)域，并且其中所述應(yīng)變襯底在第一方向上導(dǎo)致所述器件中的主應(yīng)變和在第二方向上導(dǎo)致次應(yīng)變，所述第二方向與所述第一平面基本垂直；以及使電流在基本平行于所述第二方向的方向上流動(dòng)。


通過(guò)后面的詳細(xì)描述、權(quán)利要求以及附圖，本發(fā)明的各種特征、方面和優(yōu)點(diǎn)將變得更加清楚，在所述附圖中圖1是體材料的一部分和少量材料的一部分的視圖；圖2是體材料的一部分和少量材料的一部分的視圖；圖3示出了小晶格間距的少量材料和體材料；圖4示出了小晶格間距的少量材料和體材料；圖5示出了大晶格間距的少量材料和體材料；圖6示出了大晶格間距的少量材料和體材料；以及圖7示出了II型雙柵極器件。
具體實(shí)施例方式
圖1在“A”中示出了具有大晶格常數(shù)的體材料102，以及具有比體材料102的晶格常數(shù)大的晶格常數(shù)的少量材料104。少量材料104具有第一尺寸L1 108、第二尺寸L2 106和第三尺寸L3 110。
在一個(gè)實(shí)施例中，體材料102是具有50％硅和50％鍺的鍺化硅(SiGe)，少量材料104是硅(Si)，其中體材料102具有比少量材料104的晶格常數(shù)大2％的晶格常數(shù)。
圖1在“B”中示出了體材料102和在已經(jīng)與體材料102接觸和鍵合之后的少量材料105。體材料102的較大晶格常數(shù)已經(jīng)使少量材料105的小晶格常數(shù)發(fā)生應(yīng)變。距離L2 106已經(jīng)被應(yīng)變(拉長(zhǎng))至距離L5 116，距離L3 110已經(jīng)被應(yīng)變至距離L6 120。此外，距離L1 108由于少量材料105的泊松比已經(jīng)被壓縮至距離L4 118。(為了示出應(yīng)變的效果，少量材料105的外觀被放大了)。
在一個(gè)其中體材料102是具有50％硅和50％鍺的SiGe而少量材料105是硅Si的實(shí)施例中，距離L5 116比距離L2 106大2％，距離L6 120比距離L3 110大2％。假設(shè)少量材料105的泊松比為0.17，則距離L4 118比距離L1 108小0.34％。
應(yīng)變的少量材料105可以被用于例如NMOS晶體管溝道區(qū)域中，在所述溝道區(qū)域中，電子可能在X 130方向上或者在Y 132方向上流動(dòng)，其中與沒(méi)有發(fā)生應(yīng)變的少量材料104相比，在應(yīng)變的少量材料105中在X 130和Y 132方向上的電子流動(dòng)將被提高?；蛘?，應(yīng)變的少量材料105可以被用于例如PMOS晶體管溝道區(qū)域中，以便提高Z方向134上的空穴流動(dòng)，因?yàn)閆方向134已經(jīng)從距離L1 108應(yīng)變到了更小的距離L4 118。
現(xiàn)在參考圖2的“A”，示出了具有小晶格常數(shù)的體材料602和具有比體材料602的晶格常數(shù)大的晶格常數(shù)的少量材料604。少量材料604具有第一尺寸L1 608、第二尺寸L2 606和第三尺寸L3 610。
在一個(gè)實(shí)施例中，少量材料604是具有50％硅和50％鍺的SiGe，體材料602是硅，其中少量材料604具有比體材料602的晶格常數(shù)大2％的晶格常數(shù)。
現(xiàn)在參考圖2的“B”，示出了體材料602和應(yīng)變的少量材料605。因?yàn)轶w材料602具有比未應(yīng)變的少量材料604(在“A”處)更小的晶格常數(shù)，所以應(yīng)變的少量材料605發(fā)生了應(yīng)變。距離L2 606被減小至距離L5616，距離L3 610被減小至距離L6 620，而距離L1 608被增大至距離L4618(對(duì)于具有正泊松比的材料)。
在一個(gè)其中少量應(yīng)變材料605是具有50％硅和50％鍺的SiGe而體材料602是硅Si的實(shí)施例中，距離L5 616比距離L2 606小2％，距離L6620比距離L3 610小2％，并且對(duì)于具有0.17的泊松比的硅，距離L4 618比距離L1 608大0.34％。
應(yīng)變的少量材料605可以被用作例如PMOS晶體管中的溝道區(qū)域，與沒(méi)有發(fā)生應(yīng)變的少量材料604相比，前者提高了在X方向630上或者在Y方向632上的空穴的流動(dòng)。或者，應(yīng)變的少量材料可以被用作NMOS晶體管中的溝道區(qū)域，與沒(méi)有發(fā)生應(yīng)變的少量材料604相比，前者提高了在Z方向634上的電子的流動(dòng)。
圖3示出了體材料202和少量材料204。在底部以x軸230、y軸240和z軸250圖示了“xyz”軸。體材料202具有x-晶格間距d2208和z-晶格間距d5214，而少量材料204具有x-晶格間距d1206和z-晶格間距d4212。如圖所示，體材料202具有x-晶格間距d2208和z-晶格間距d5214，其大于少量材料204所具有的x-晶格間距d1206和z-晶格間距d4212。
現(xiàn)在參考圖4，少量材料204例如通過(guò)外延生長(zhǎng)、鍵合、熱處理等已經(jīng)與體材料202接觸，使得少量材料204的晶格與體材料202的晶格相匹配。如圖所示，x-晶格間距d2208基本保持不變或者稍微減小，而x-晶格間距d3210已經(jīng)從x-晶格間距d1206(見(jiàn)圖3)增大了。
相反，z-晶格間距d5214保持基本不變，而z-晶格間距d6216已經(jīng)從z-晶格間距d4212(見(jiàn)圖3)減小了。(這些圖都沒(méi)有按比例繪制，僅僅是為了圖示的目的被示出)如圖3和4所示，d2208保持基本不變，而x-晶格間距d1206已經(jīng)從圖3中的d1206增大到圖4中的d3210。
少量材料204的晶格在x方向上發(fā)生的應(yīng)變可以由下式表示Ex=d3-d1d1×100%]]>如圖3和4所示，在圖3和4中，d5214保持基本不變，而少量材料204的z-晶格間距已經(jīng)從圖3中的d4212減小到圖4中的d6216。少量材料204的晶格在z方向上發(fā)生的應(yīng)變可以由下式表示Ez=d6-d4d4×100%]]>少量材料204的泊松比等于-Ez/Ex。
在一個(gè)實(shí)施例中，x方向和/或z方向上的應(yīng)變小于約10％。在另一個(gè)實(shí)施例中，x方向和/或z方向上的應(yīng)變小于約5％。在另一個(gè)實(shí)施例中，x方向和/或z方向上的應(yīng)變小于約2％。在另一個(gè)實(shí)施例中，x方向和/或z方向上的應(yīng)變小于約1％。
在一個(gè)實(shí)施例中，少量材料204是硅，體材料202是其x-晶格間距d2208比硅大約0.5％至約10％的材料。在一個(gè)實(shí)施例中，如果x-晶格間距d2208大于晶格間距d1206超過(guò)約10％，則當(dāng)少量材料204如圖4所示與體材料202接觸時(shí)，少量材料204可能發(fā)生顯著的位錯(cuò)。
在另一個(gè)實(shí)施例中，體材料202可以由用鋁、鎵、鍺、砷、銦、錫、銻、鉈、鉛和/或鉍中的一種或多種進(jìn)行摻雜的硅(Si)制成。為了補(bǔ)償與各種摻雜劑相比的硅的相對(duì)尺寸差異，摻雜劑的量將需要被調(diào)節(jié)。例如，由于尺寸差異，與非常少量的鉍相比，需要大量的鋁來(lái)?yè)诫s硅，以獲得相同晶格間距。
在另一個(gè)實(shí)施例中，如圖3中所示出的少量材料204在x-方向和/或z-方向上具有約0.5nm和約0.6nm的晶格間距，而體材料在x-方向和/或z-方向上具有比少量材料204更大的為約0.51和約0.61nm的晶格間距。
現(xiàn)在參考圖5，在此示出了少量材料304和體材料302。還示出了xyz軸，即x軸330、y軸340和z軸350。少量材料304具有x-晶格間距d1306，和z-晶格間距d4312。體材料302具有x-晶格間距d2308和z-晶格間距d5314。如圖5所示，少量材料304的x-晶格間距d1306大于體材料302的x-晶格間距d2308。
現(xiàn)在參考圖6，已經(jīng)使少量材料304與體材料302接觸，使得少量材料304的晶格與體材料302的晶格排齊。體材料的x-晶格間距d2308和z-晶格間距d5314從圖5到圖6基本保持不變，而少量材料304的x-晶格間距已經(jīng)從圖5中的d1306減小到圖6中的d3310，并且少量材料304的z-晶格間距已經(jīng)從圖5中的d4312增大到圖6中的d6316。
在一個(gè)實(shí)施例中，少量材料304使具有從約10％到約60％的Ge的SiGe，而體材料302是其x-晶格間距和/或z-晶格間距小于少量材料304的x-晶格間距和/或z-晶格間距的材料，體材料302例如為硅。
在另一個(gè)實(shí)施例中，適用于體材料302的材料包括用硼、碳、氮和/或磷中的一種或多種摻雜的硅。如上面所討論的，為了使體材料302獲得給定的晶格間距，考慮到它們的相對(duì)尺寸，所需的硼將少于磷。
在一個(gè)實(shí)施例中，少量材料304在x方向上從圖5到圖6發(fā)生的應(yīng)變可以由下式表示Ex=d3-d1d1×100%]]>在另一個(gè)實(shí)施例中，少量材料304在z方向上從圖5到圖6發(fā)生的應(yīng)變可以由下式表示Ez=d6-d4d6×100%]]>在一個(gè)實(shí)施例中，x方向和/或z方向的應(yīng)變小于約10％。在另一個(gè)實(shí)施例中，x方向和/或z方向的應(yīng)變小于約5％。在另一個(gè)實(shí)施例中，x方向和/或z方向的應(yīng)變小于約2％。在另一個(gè)實(shí)施例中，x方向和/或z方向的應(yīng)變小于約1％。
在一個(gè)實(shí)施例中，如果x方向和/或z方向的應(yīng)變大于約10％，則當(dāng)器件主體304與應(yīng)變層302接觸時(shí)，器件主體304中可能出現(xiàn)顯著的晶格位錯(cuò)。
在另一個(gè)實(shí)施例中，器件主體304具有約0.5nm到0.6nm之間的晶格間距，而應(yīng)變層302具有約0.49nm到約0.59nm之間的更小的晶格間距。
在一個(gè)實(shí)施例中，少量材料204和/或304的厚度和/或質(zhì)量明顯小于體材料202和/或302。在另一個(gè)實(shí)施例中，體材料202和/或302的厚度和/或質(zhì)量比少量材料204和/或304大約十倍。
圖7是半導(dǎo)體器件的橫截面圖。器件100包括應(yīng)變襯底150，同時(shí)雙柵極鰭形晶體管152從所述襯底150延伸出來(lái)。鰭形晶體管152包括P型阱105。例如通過(guò)將諸如硼和/或銦的摻雜劑引入鰭形晶體管152的主體154中來(lái)形成P型阱105。在主體154的第一表面136上形成第一柵極電介質(zhì)120和第一柵電極130。
在主體154的第二表面236上形成第二柵極電介質(zhì)220和第二柵電極230。在一個(gè)實(shí)施例中，柵極電介質(zhì)是沉積或者生長(zhǎng)形成的二氧化硅(SiO2)。在另一個(gè)實(shí)施例中，柵極電介質(zhì)可以是沉積的高K電介質(zhì)，例如ZrO2或HfO2。例如通過(guò)在柵極電介質(zhì)120和220上的沉積(例如，化學(xué)氣相沉積(CVD))可以形成柵電極130和230。柵電極130和230可以各自被沉積到例如約150到約2000的厚度。因此，柵電極130和230的厚度各自都是可伸縮的，并且可以基于涉及器件性能的集成問(wèn)題進(jìn)行選擇或選定。代表性地，柵電極材料可以被沉積為覆蓋層，接著圖案化為相應(yīng)的柵電極，然后進(jìn)行摻雜以形成N型或者P型材料。在一個(gè)實(shí)施例中，柵電極130和230可以是N型的。
還示出了例如是NMOS結(jié)的結(jié)區(qū)域203和303，所述結(jié)區(qū)域203和303可以通過(guò)結(jié)注入(例如，對(duì)于N型結(jié)區(qū)域注入砷、磷和/或銻)來(lái)形成，并且很可能包括其它相應(yīng)類型的末端注入(tip implant)。在一個(gè)實(shí)施例中，可以通過(guò)摻雜P型阱105的若干部分以形成這些結(jié)區(qū)域，來(lái)形成結(jié)區(qū)域203和303。代表性地，為了形成NMOS晶體管，諸如砷的摻雜劑被注入到柵電極130和230以及結(jié)區(qū)域203和303之中。圖7示出了例如為NMOS溝道的溝道494和594。在一個(gè)實(shí)施例中，通過(guò)將溝道494和594置于拉伸應(yīng)變狀態(tài)可以提高溝道494和594的性能。
在另一個(gè)實(shí)施例中，應(yīng)變襯底150可以將溝道494和594置于拉伸應(yīng)變狀態(tài)，其中所述應(yīng)變襯底150具有比主體154更小的晶格間距。在一個(gè)實(shí)施例中，主體154是硅或者SiGe，適用于應(yīng)變襯底的材料包括由硼、碳、氮和/或磷中的一種或多種摻雜的硅。如果應(yīng)變襯底150具有比主體154更小的晶格間距，則主體154將在x方向和y方向上發(fā)生壓縮應(yīng)變，并由于硅的泊松比在z方向上發(fā)生拉伸應(yīng)變。因此，電流將在與主應(yīng)變平面基本正交或者基本垂直的次應(yīng)變的方向上，流過(guò)溝道494和594。
在另一個(gè)實(shí)施例中，圖7圖示了具有PMOS溝道494和594的PMOS器件，所述PMOS溝道494和594的性能可以通過(guò)將溝道494和594置于壓縮狀態(tài)來(lái)提高。如果應(yīng)變襯底150具有比主體154更大的晶格間距，則可以使溝道494和594處于壓縮狀態(tài)。在一個(gè)實(shí)施例中，主體154由硅制成，適用于應(yīng)變襯底150的材料包括由鋁、鎵、鍺、砷、銦、錫、銻、鉈、鉛和/或鉍中的一種或多種進(jìn)行摻雜的硅制成。在一個(gè)實(shí)施例中，如果應(yīng)變襯底150具有大于主體154的晶格間距，則主體154將在x方向和y方向上發(fā)生拉伸應(yīng)變，并由于泊松比在z方向上發(fā)生壓縮應(yīng)變。因此，電流將在與主應(yīng)變平面基本正交或者基本垂直的次應(yīng)變的方向上，流過(guò)溝道494和594。
在一個(gè)實(shí)施例中，應(yīng)變襯底150包含鍺化硅(SiGe)(例如，約20％至約60％的鍺)，而主體154包含硅。在另一個(gè)實(shí)施例中，應(yīng)變襯底150包含摻雜碳的硅，而主體154包含硅。
在另一個(gè)實(shí)施例中，應(yīng)變襯底150包含具有第一晶格間距的第一材料，而主體154包含具有第二晶格間距的第二材料，其中第一晶格間距大于第二晶格間距。在一個(gè)實(shí)施例中，第一晶格間距比第二晶格間距大了約0.2％至約2％。
在另一個(gè)實(shí)施例中，應(yīng)變襯底150包含具有第一晶格間距的第一材料，而主體154包含具有第二晶格間距的第二材料，其中第一晶格間距小于第二晶格間距。在一個(gè)實(shí)施例中，第一晶格間距比第二晶格間距小了約0.2％至約2％。
在另一個(gè)實(shí)施例中，可以用于體材料202和/或302、少量材料204和/或304、電極130和/或230、主體154和/或應(yīng)變襯底150的合適材料包括下列材料中的一種或多種硅(Si)、鍺化硅(SiGe)、碳化硅(SiC)、摻雜碳的硅、硅化鎳(NiSi)、硅化鈦(TiSi2)、硅化鈷(CoSi2)，并且可以有選擇地由硼、銦和/或鋁中的一種或者多種進(jìn)行摻雜。
在另一個(gè)實(shí)施例中，可以通過(guò)選擇性沉積、CVD沉積和/或外延沉積來(lái)形成或者沉積電極130和/或230。例如，單晶半導(dǎo)體膜的外延層可以被形成到單晶襯底上，其中外延層具有與襯底材料相同的結(jié)晶特性，但是摻雜劑的類型和濃度不同。在另一個(gè)實(shí)施例中，電極130和/或230可以通過(guò)選擇性CVD沉積來(lái)形成，并且很可能包括單晶硅合金的外延沉積物，所述單晶硅合金的外延沉積物具有與所述結(jié)構(gòu)被沉積于其上的材料相同的晶體結(jié)構(gòu)(例如相似或者相同級(jí)別的晶面，諸如100、110等)。
用于形成或者生長(zhǎng)硅和硅合金材料的合適的工藝包括硅塊體的氣相外延(VPE)、液相外延(LPE)或者固相外延(SPE)處理。例如，可應(yīng)用于硅的VPE的一個(gè)這種CVD工藝包括(1)將反應(yīng)物運(yùn)輸?shù)揭r底表面；(2)反應(yīng)物吸附在襯底表面上；(3)在表面上發(fā)生化學(xué)反應(yīng)，導(dǎo)致反應(yīng)產(chǎn)物和膜的形成；(4)反應(yīng)產(chǎn)物從表面上解吸附；以及(5)將反應(yīng)產(chǎn)物從表面上運(yùn)走。
此外，硅和硅合金的適當(dāng)形成方法包括本領(lǐng)域公知為T(mén)ype 1選擇性外延沉積的選擇性外延沉積、形成或生長(zhǎng)。利用Type 1沉積，硅合金沉積將僅僅發(fā)生在氧化物膜的開(kāi)口之中的裸露的硅襯底上，既便在氧化物上生長(zhǎng)的話，也極少。
適當(dāng)?shù)倪x擇性外延形成方法還包括Type 2選擇性外延沉積，共中沉積的選擇性是非決定性的。利用Type 2沉積，硅合金的形成和生長(zhǎng)發(fā)生在裸露的硅襯底上，也發(fā)生在氧化物膜上，因此當(dāng)進(jìn)行此類型的沉積時(shí)，在形成于裸露硅襯底上的硅合金外延層和形成于氧化物膜上的硅合金的多晶硅層之間產(chǎn)生界面。此界面相對(duì)于膜生長(zhǎng)方向的角度取決于襯底的結(jié)晶取向。
在另一個(gè)實(shí)施例中，Type 1選擇性外延沉積所使用的硅源包括適當(dāng)溫度下的下列材料中的一種或者多種硅、鍺化硅(SiGe)、碳化硅(SiC)、硅化鎳(NiSi)、硅化鈦(TiSi2)、硅化鈷(CoSi2)、鹵化物如SiCl4、SiHCl3、SiHBr3和SiBr4。此外，如果存在氯化氫(HCl)、氯氣(Cl2)，則SiH2Cl2、SiH4也可以用作硅源。
在另一個(gè)實(shí)施例中，硅和/或硅合金材料可以如上所述地被沉積，然后根據(jù)所希望的NMOS或者PMOS器件的特性，對(duì)硅和/或硅合金材料進(jìn)行摻雜以形成結(jié)區(qū)域。例如，在硅和/或硅合金材料的沉積之后，可以諸如通過(guò)摻雜那些材料(如上面對(duì)于摻雜所描述的那樣)，來(lái)對(duì)上述材料的一種或者兩種進(jìn)行摻雜，以形成P型阱105的P型材料和/或N型阱115的N型材料。
適用于應(yīng)變襯底150的材料包括例如具有與電極不同的晶格間距的硅、鍺化硅、摻雜鍺化硅、碳化硅、硅碳、摻雜碳的硅，它們可以通過(guò)利用CVD、外延沉積和/或選擇性沉積中的一種或者多種的操作進(jìn)行沉積。因此，對(duì)于NMOS器件，適用于應(yīng)變襯底150的材料具有比鰭形晶體管152的晶格間距小的晶格間距，并可以用來(lái)在溝道494和594中提供拉伸應(yīng)變。
另一方面，對(duì)于PMOS器件，適用于應(yīng)變襯底150的材料具有比鰭形晶體管152的晶格間距大的晶格間距，所述材料可以用來(lái)在溝道494和594中導(dǎo)致壓縮應(yīng)變。
上面描述了各種實(shí)施例。但是，在不偏離所要求保護(hù)主題的更寬的范圍和精神的情況下，可以對(duì)其進(jìn)行各種修改和變化，這將是很明顯的。因此，說(shuō)明書(shū)和附圖將被認(rèn)為是說(shuō)明性的，而不是限制性的。
權(quán)利要求
1.一種裝置，包括應(yīng)變襯底；位于所述襯底上方的器件，所述器件包括溝道；其中，所述應(yīng)變襯底在基本垂直于所述溝道中電流的方向的方向上使所述器件發(fā)生應(yīng)變。
2.如權(quán)利要求1所述的裝置，其中，所述器件處在由所述應(yīng)變襯底的晶格間距所引起的應(yīng)變之下。
3.如權(quán)利要求1所述的裝置，其中，所述器件包含具有第一晶格間距的材料，所述第一晶格間距包含與所述應(yīng)變襯底的第二晶格間距不同的晶格間距。
4.如權(quán)利要求1所述的裝置，其中，所述溝道處在由所述應(yīng)變襯底所引起的壓縮應(yīng)變之下，所述應(yīng)變襯底具有第一晶格間距，所述第一晶格間距是大于所述溝道的第二晶格間距的晶格間距。
5.如權(quán)利要求1所述的裝置，其中，所述溝道處在由所述應(yīng)變襯底所引起的拉伸應(yīng)變之下，所述應(yīng)變襯底具有第一晶格間距，所述第一晶格間距是小于所述溝道的第二晶格間距的晶格間距。
6.如權(quán)利要求1所述的裝置，其中，所述應(yīng)變襯底包含選自由硅、鍺化硅、碳化硅、硅化鎳、硅化鈦和硅化鈷所組成的組中的材料。
7.如權(quán)利要求1所述的裝置，所述器件還包括柵電極和位于所述柵電極的表面上的硅化物材料層，其中所述硅化物材料層包含硅化鎳、硅化鈦和硅化鈷中的一種。
8.一種裝置，包括應(yīng)變襯底；位于所述襯底上方的器件，所述器件包括柵電極和鄰近所述柵電極的第一結(jié)區(qū)域或第二結(jié)區(qū)域；以及所述應(yīng)變襯底具有與所述器件的晶格間距不同的晶格間距，其中所述器件被調(diào)整為具有基本垂直于所述應(yīng)變襯底的表面的電流。
9.如權(quán)利要求8所述的裝置，其中，所述應(yīng)變襯底包含大于所述器件的晶格間距的晶格間距，適用于在所述電流方向上施加壓縮應(yīng)變。
10.如權(quán)利要求8所述的裝置，其中，所述應(yīng)變襯底的晶格間距小于所述器件的晶格間距，適用于在所述電流方向上施加拉伸應(yīng)變。
11.如權(quán)利要求8所述的裝置，其中，所述應(yīng)變襯底包含其晶格間距大于所述器件的所述晶格間距的鍺化硅，適用于在所述電流方向上施加壓縮應(yīng)變。
12.一種方法，包括在應(yīng)變襯底上形成器件，所述器件包括柵電極；鄰近所述柵電極的第一結(jié)區(qū)域或第二結(jié)區(qū)域；并且其中所述應(yīng)變襯底在第一方向上導(dǎo)致所述器件中的主應(yīng)變和在第二方向上導(dǎo)致次應(yīng)變，所述第二方向與所述第一平面基本垂直；以及使電流在基本平行于所述第二方向的方向上流動(dòng)。
13.如權(quán)利要求12所述的方法，其中，所述第一應(yīng)變是拉伸應(yīng)變，所述第二應(yīng)變是壓縮應(yīng)變。
14.如權(quán)利要求12所述的方法，其中所述第一應(yīng)變是壓縮應(yīng)變，所述第二應(yīng)變是拉伸應(yīng)變。
全文摘要
本發(fā)明公開(kāi)了一種裝置，所述裝置包括應(yīng)變襯底；位于應(yīng)變襯底上方的器件，所述器件包括溝道，所述應(yīng)變襯底在基本垂直于所述溝道中電流的方向的方向上使所述器件發(fā)生應(yīng)變。
文檔編號(hào)H01L21/336GK1574387SQ20041004815
公開(kāi)日2005年2月2日 申請(qǐng)日期2004年6月16日 優(yōu)先權(quán)日2003年6月16日
發(fā)明者博揚(yáng)·博亞諾夫, 布雷恩·多伊, 杰克·T·卡瓦利羅斯, 阿南德·默西, 羅伯特·周 申請(qǐng)人:英特爾公司