專利名稱：電容裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體裝置，特別是有關(guān)于一種具改良性質(zhì)的電容裝置及其制作方法。
背景技術(shù)：
在半導(dǎo)體集成電路芯片中的電源供應(yīng)線是提供電源致使該集成電路的主動(dòng)及被動(dòng)組件充/放電。例如，當(dāng)脈沖產(chǎn)生一轉(zhuǎn)換時(shí)，數(shù)字的互補(bǔ)式金氧半(CMOS)線路導(dǎo)引(draw)一電流。當(dāng)線路于運(yùn)作狀態(tài)時(shí)，電源供應(yīng)線必須維持一具有高相對(duì)強(qiáng)度的瞬時(shí)電流。并導(dǎo)致一電壓噪聲于該電源供應(yīng)在線。當(dāng)瞬時(shí)電流的擾動(dòng)時(shí)間很短時(shí)，或當(dāng)寄生電感或寄生阻抗很大時(shí)，于電源供應(yīng)在線的電壓會(huì)發(fā)生擾動(dòng)。
于最新技術(shù)應(yīng)用的線路中，集成電路的操作頻率的數(shù)量級(jí)約從幾百個(gè)百萬赫茲(MHz)至，幾個(gè)十億萬赫茲(GHz)。在此線路中，脈沖訊號(hào)的上升時(shí)間非常短致使電源供應(yīng)在線的電壓擾動(dòng)會(huì)非常大。于電源供應(yīng)在線所產(chǎn)生不想要的電壓擾動(dòng)會(huì)導(dǎo)致內(nèi)部訊號(hào)上的噪聲以及噪聲邊界(margin)的衰減。此噪聲邊界(margin)的衰減會(huì)導(dǎo)致線路可靠度降低，甚至導(dǎo)致線路的失效。
為了降低電源供應(yīng)在線的電壓擾動(dòng)，一般采用濾波電容(filteringcapacitor)或去耦合電容(decoupling capacitor)置于兩不同的電源供應(yīng)線的端點(diǎn)之間或置于電源供應(yīng)線與接地線的端點(diǎn)之間。去耦合電容(decoupling capacitor)的作用是一電荷儲(chǔ)存槽，額外地供應(yīng)電流至電路，當(dāng)該去耦合電容(decoupling capacitor)需要用來避免供應(yīng)電壓的突然下降。
圖1是顯示包括這些去耦合電容(decoupling capacitor)的電路圖。電容C1是一去耦合電容插入置于電源供應(yīng)線VDD以及接地線GND之間。大部分的芯片皆采用多于一條的電源供應(yīng)線，并可能有一不同的電源供應(yīng)線OVDD供與外部電路接口的輸出電路用。電容C2是一去耦合電容插入置于輸出電壓供應(yīng)線OVDD以及接地線GND之間。電容C3是一去耦合電容插入置于電源供應(yīng)線VDD以及輸出電壓供應(yīng)線OVDD之間。這些去耦合電容一般盡可能鄰近置于瞬時(shí)電流源。
去耦合電容是用于塊材(bulk)基板或絕緣層上有硅(SOI)基板的集成電路中。然而，去耦合電容于絕緣層上有硅(SOI)基板的集成電路中所占的重要性遠(yuǎn)大于去耦合電容于塊材基板的集成電路中。以下為其原因的解釋藉由位于摻雜阱(doped well)與塊材基板之間的內(nèi)部的空乏電容(depletion)，制作于塊材基板的集成電路芯片能在電源供應(yīng)電位與接地電位自然的發(fā)生去偶合效應(yīng)。相較于塊材基板，制作于絕緣層上有硅(SOI)基板的集成電路芯片具有非常低的去偶合電容在電源供應(yīng)線與接地線之間。
美國專利第6,558,998號(hào)「SOI type integrated circuit with adecoupling capacity and process for embodiment of such a circuit」Bellevlle等人揭示一去耦合電容，與絕緣層上有硅(SOI)基板一起形成。該去耦合電容可以大面積或大電容形式形成，與絕緣層上有硅(SOI)基板一起形成。此意味著該基板可適用于不同電路設(shè)計(jì)需求訂做。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供一種電容裝置及其制作方法。藉由提供一應(yīng)變半導(dǎo)體層，使得半導(dǎo)體層中的電子及電洞遷移率(mobility)皆明顯地改善，提升電容的效能。
根據(jù)上述目的，本發(fā)明提供一種電容裝置，包括一應(yīng)變半導(dǎo)體層；一下電極，形成于部分應(yīng)變半導(dǎo)體層內(nèi)；一電容介電層，位于該下電極之上；一上電極，位于該電容介電層之上；以及至少一下電極接觸區(qū)域，形成于應(yīng)變半導(dǎo)體層內(nèi)，鄰近該下電極，該至少一下電極接觸區(qū)域被摻雜成第一型導(dǎo)體，其中該下電極操作上是第一型導(dǎo)體形式。
根據(jù)上述目的，本發(fā)明亦提供一種電容裝置，做為電路中的去耦合電容，包括一半導(dǎo)體基板包含一應(yīng)變硅層；一實(shí)質(zhì)上平坦的下電極，形成于部分該應(yīng)變硅內(nèi)；一電容介電層，位于該下電極之上；以及一實(shí)質(zhì)上平坦的上電極，位于該電容介電層之上；其中該上電極連接至一第一參考電壓線以及該下電極連接至一第二參考電壓線。
根據(jù)上述目的，本發(fā)明另提供一種電容裝置的制造方法，包括提供一半導(dǎo)體基板包含一應(yīng)變半導(dǎo)體層；形成一下電極，形成于部分該應(yīng)變半導(dǎo)體層內(nèi)；形成一電容介電層于該下電極之上；形成一上電極于該電容介電層之上；形成一下電極接觸區(qū)于該應(yīng)變半導(dǎo)體層內(nèi)，鄰近該下電極；以及將下電極電性連接至該下電極連接至下電極接觸區(qū)。


圖1是顯示包括這些去耦合電容(decoupling capacitor)的電路圖；圖2是顯示根據(jù)本發(fā)明的一實(shí)施例的電容裝置；圖3a-圖3e是舉例顯示如何形成一應(yīng)變層；圖4揭示一使用反轉(zhuǎn)層做為下電極的電容結(jié)構(gòu)的電路模型或等效電路；圖5是顯示一能帶圖說明直接穿隧電流JT穿過電容介電層；圖6是顯示本發(fā)明的另一實(shí)施方式，應(yīng)變硅層并非形成于一應(yīng)力松弛的硅鍺緩沖層上，而使形成于一絕緣層上；圖7是顯示本發(fā)明的較佳實(shí)施方式的電容裝置的上視或布局圖；
圖8a及圖8b是顯示根據(jù)圖7的電容裝置的剖面圖；圖9a及圖9b顯示本發(fā)明的另一較佳實(shí)施方式的電容裝置的剖面圖；以及圖10a至圖10f詳細(xì)說明本發(fā)明的去耦合電容在不同階段中的制造方法。
符號(hào)說明C1、C2、C3～電容；VDD～電源供應(yīng)線；GND～接地線；OVDD～不同的電源供應(yīng)線；100～電容裝置；102～半導(dǎo)體基板；104～應(yīng)變硅層；106～上電極；108～電容介電層；110、112～下電極接觸區(qū)；114～反轉(zhuǎn)層；116～溝槽隔離區(qū)；118～應(yīng)力松弛的硅鍺層；120～硅鍺緩沖層；122～硅基板；130～絕緣層；132～半導(dǎo)體基板；134～間隙壁；136～高應(yīng)力層；138、144～層間介電層；
140～接觸栓；142～第一金屬層；146～罩幕；148～溝槽；L～電容的長度；W～電容的寬度；t～電容介電層的理論厚度；Ee～電子能量；JT～穿隧電流。
具體實(shí)施例方式
以下配合圖式以及較佳實(shí)施例，以更詳細(xì)地說明本發(fā)明。
根據(jù)本發(fā)明的一較佳實(shí)施方式，揭露一電容裝置結(jié)構(gòu)至少具有應(yīng)變電極。例如，該應(yīng)變電極可為一應(yīng)變硅。又例如，該應(yīng)變電極可為一重?fù)诫s的應(yīng)變硅層或該應(yīng)變電極可為該應(yīng)變硅層內(nèi)的一反轉(zhuǎn)層。
圖2是明確地顯示本發(fā)明的一實(shí)施例。圖2揭示一半導(dǎo)體基板102，其上有一應(yīng)變硅層104。一電容裝置100，形成于半導(dǎo)體基板102上。電容裝置100包括一上電極106覆蓋一電容介電層108上。電容裝置的下電極是形成于應(yīng)變硅層104內(nèi)的該反轉(zhuǎn)層。一或多個(gè)摻雜區(qū)110(以及112)形成鄰近該反轉(zhuǎn)層且電性連接至一反轉(zhuǎn)層114。電容裝置100可藉由一溝槽隔離區(qū)116與與芯片上其它組件隔離。該應(yīng)變硅區(qū)域可行成于一阱(well)內(nèi)，該阱可為基板102的一部分。
依據(jù)本發(fā)明圖2的實(shí)施方式，電容裝置是由上電極106以及下電極104所構(gòu)成。由于上電極顯露于外，因此上電極可容易地進(jìn)行電性連接。提供下電極接觸區(qū)110或112以進(jìn)行電性連接下電極104。在一較佳實(shí)施方式中，下電極104與下電極接觸區(qū)110或112是摻雜成第一導(dǎo)電型。
于另一較佳實(shí)施方式中，下電極104與下電極接觸區(qū)110或112是摻雜成不同的導(dǎo)電型。在此情況下，則體供一反轉(zhuǎn)層114使得于區(qū)域104、110及112間產(chǎn)生一接觸。例如，接觸區(qū)110或112是以N型摻雜物(例如砷As或/及磷P)摻雜以及電極區(qū)104是以P型摻雜物(例如硼B(yǎng))摻雜。當(dāng)上電極連接至一高電壓位準(zhǔn)時(shí)，反轉(zhuǎn)層114便會(huì)形成且以N型摻雜的形式出現(xiàn)。在此情況下，下電極接觸區(qū)110及/或112是以特定的導(dǎo)電型摻雜(于本例中，例如N型)以及該下電極是以第一導(dǎo)電型操作摻雜。在本說明書中，「操作摻雜」意謂著當(dāng)組件操作時(shí)，所處的摻雜位準(zhǔn)。此定義排除一晶體管，只有當(dāng)該晶體管本身開啟時(shí)，才會(huì)處于該摻雜位準(zhǔn)。
圖3a-圖3e是舉例說明如何形成一應(yīng)變層。依據(jù)本發(fā)明的一較佳實(shí)施方式，應(yīng)變層104是一應(yīng)變硅。請(qǐng)參閱圖3a，該應(yīng)變硅104是形成于一半導(dǎo)體118上。半導(dǎo)體118(例如應(yīng)力松弛的硅鍺層)的晶格常數(shù)大于應(yīng)力松弛硅的晶格常數(shù)。該應(yīng)力松弛的硅鍺層118可覆蓋在一硅鍺緩沖層120上，硅鍺緩沖層120形成于一硅基板上122。應(yīng)力松弛的硅鍺層118可視為一應(yīng)力子(stressor)，引入應(yīng)變于硅層104中。于本實(shí)施例中，應(yīng)力子(stressor)被置于應(yīng)變硅層104之下。
圖3b及圖3c是顯示應(yīng)力松弛的硅鍺層118作用于應(yīng)變硅層104的虛擬形態(tài)效應(yīng)。圖3b顯示兩半導(dǎo)體于自然狀態(tài)下具有不同的晶格常數(shù)，圖3c顯示當(dāng)兩半導(dǎo)體層104及118接合在一起時(shí)，于硅層104內(nèi)引發(fā)應(yīng)變。此應(yīng)變硅層104受一雙軸張力作用下。在此雙軸張力作用下，于硅中的電子及電洞遷移率(mobility)皆會(huì)明顯地改善。
遷移率(mobility)的改善理由解釋如下。在應(yīng)力松弛的硅中，電子位于六隅等能階(six-fold degenerate，Δ6)的導(dǎo)電能谷，如圖3d所示。藉由引入雙軸張力作用下，該導(dǎo)電能谷分成兩能階(四隅等能階(four-folddegenerate，Δ4)以及二隅等能階(two-fold degenerate，Δ2))，如圖3e所示。二隅等能階(two-fold degenerate，Δ2)，相較于四隅等能階(four-folddegenerate，Δ4)，具較低的能量Ee以及較高的平面內(nèi)(in-plane)的遷移率。二隅等能階(two-fold degenerate，Δ2)與四隅等能階(four-folddegenerate，Δ4)的能量差標(biāo)示為ΔE。對(duì)于應(yīng)變硅成長于應(yīng)力松弛的硅鍺(Si1-xGex)緩沖層而言，能量差ΔE值為0.67x英嫉繾臃(in·eV)。由于大部分的電子皆落于二隅等能階(two-fold degenerate，Δ2)的導(dǎo)電能谷內(nèi)，因此平均的電子遷移率會(huì)明顯改善。
根據(jù)本發(fā)明的一較佳實(shí)施方式，一重?fù)诫s應(yīng)變硅層或于應(yīng)變硅層內(nèi)的反轉(zhuǎn)區(qū)域用來做為一電容裝置的下電極。該重?fù)诫s應(yīng)變硅層較佳為以N型摻雜物重?fù)诫s，以及反轉(zhuǎn)層較佳為包括電子，因電子遷移率在應(yīng)變硅中明顯地增加。反轉(zhuǎn)層的電阻與遷移率成反比，高遷移率的反轉(zhuǎn)層具有較低的電阻。因此，藉由在應(yīng)變硅層中形成低電阻的反轉(zhuǎn)層，并藉以用作電容結(jié)構(gòu)的下電極，此電容結(jié)構(gòu)的電極具有明顯改善的導(dǎo)電特性。根據(jù)一較佳實(shí)施方式，此電容結(jié)構(gòu)可用作去耦合電容，但應(yīng)了解的是如此形成的電容結(jié)構(gòu)亦可用作其它模擬或數(shù)字用途。
圖4揭示一電容結(jié)構(gòu)100的電路模型或等效電路。請(qǐng)參閱圖4，電容結(jié)構(gòu)100的上電極106一水平杠表示以及連接至一節(jié)點(diǎn)，標(biāo)示為G。電容介電層108以一分布的有效電路方式表示，具有一正規(guī)化(normalized)的電容介電層穿隧阻抗rt，以及一正規(guī)化(normalized)的電容密度C。一具有低漏電流的電容具有高的rt值。有鑒于此，具有高的rt值為符合發(fā)明需求的。
就另一方面來說，反轉(zhuǎn)層114的片電阻rs應(yīng)盡量的低。因反轉(zhuǎn)層114電性連接至鄰近的摻雜層110及112(汲極及源極區(qū)域)，此片電阻在電路圖的兩端連接至節(jié)點(diǎn)110及112，如圖4所示。反轉(zhuǎn)層114藉由體電阻rb電性連接至阱(well)區(qū)域124。此阱(well)區(qū)域124代表性地連接至接地電位。體電阻rb值應(yīng)盡量大，使得在反轉(zhuǎn)層114與阱(well)區(qū)域124之間無明顯的電流通過。此外，因無顯著的凈電流流過此電容結(jié)構(gòu)的中心，電路中的各半部可視為一開路的電路端點(diǎn)。
本發(fā)明的一較佳實(shí)施方式的優(yōu)點(diǎn)之一為改善了反轉(zhuǎn)層的片電阻rs。根據(jù)此實(shí)施方式，藉由在一應(yīng)變硅層中形成反轉(zhuǎn)層并藉以用作下電極，此片電阻rs值較傳統(tǒng)地應(yīng)力松弛硅信道的片電阻rs值小。在電容中，較小的片電阻rs值貢獻(xiàn)較小的串聯(lián)電阻，或貢獻(xiàn)較小的電極電阻于此電容的電極之一。較小的電極電阻導(dǎo)致較低的等效串聯(lián)電阻(ESR)值。等效串聯(lián)電阻(ESR)值定義為在共振頻率下，電容的電阻或阻抗值。在高頻電路中，低的等效串聯(lián)電阻(ESR)值為去耦合電容所必備的條件之一。有鑒于此，較佳的實(shí)施方式是于高頻電路中，使用一寬的頻率范圍中具低總和阻抗的去耦合電容是具有顯著的優(yōu)勢。
本發(fā)明的一較佳實(shí)施方式的另一好處為降低了流晶電容介電層108的漏電流。請(qǐng)參考圖5，藉一能帶圖用以說明圖2中的電容結(jié)構(gòu)沿A-A′線的導(dǎo)電能帶圖。A-A′線自上電極106通過至電容介電層108，至應(yīng)變硅層104，至半導(dǎo)體基板102。該半導(dǎo)體基板102較佳是由例如是SiGe所構(gòu)成。
一電子(以圓126標(biāo)示)，在應(yīng)變硅層104中，會(huì)看到一位能障高度為Φb，如圖5所示。此電子可為在應(yīng)變硅層104中的反轉(zhuǎn)層處，或此電子可為在重?fù)诫s的應(yīng)變硅層中的可移動(dòng)載子。此電子的量子力學(xué)穿隧，自電容介電層108至上電極108，貢獻(xiàn)一不想要的穿隧電流JT。由于應(yīng)變硅層中導(dǎo)電能帶能階的分裂，在應(yīng)變硅層中最底層的Δ2能階，相較于應(yīng)力松弛硅層的Δ6能階，退化成能量最低能階。在此應(yīng)變硅層中導(dǎo)電能帶的退化能階中的結(jié)果使得電子所看到的位能障相對(duì)地更高。此相對(duì)高位能障致使穿隧機(jī)率降低以及降低漏電流。因此，一電容結(jié)構(gòu)采用應(yīng)變硅層做為下電極，相較與采用應(yīng)力松弛的硅做為下電極，具有較低的漏電流。
圖6是顯示本發(fā)明的另一實(shí)施方式，應(yīng)變硅層104并非形成于一應(yīng)力松弛的硅鍺緩沖層上，而使形成于一絕緣層130上。此基板132亦視為一應(yīng)變的絕緣層上有硅(SSOI)基板，以及包括一應(yīng)變硅層104，位于一絕緣層130上，一絕緣層130位于半導(dǎo)體基板132上。另一半導(dǎo)體層(未圖示)，例如一硅鍺層，可/可不插入應(yīng)變硅層104及絕緣層130之間。
上述基板132可藉由層轉(zhuǎn)換技術(shù)形成，例如藉由轉(zhuǎn)換應(yīng)變硅層104于具有一絕緣表面的靶晶圓。下電極104可為輕摻雜及電性接觸一輕摻雜區(qū)域，或下電極104可為可為一高摻雜區(qū)域。
請(qǐng)參考圖6，電容裝置藉由一溝槽隔離116與其它電路組件隔離。應(yīng)了解的是其它隔離物，例如平臺(tái)隔離物亦可使用于本實(shí)施例中。在使用平臺(tái)隔離物實(shí)施例中，溝槽并非填以介電填充材料然后形成晶體管或電容。在半導(dǎo)體芯片采用平臺(tái)隔離物中，位于主動(dòng)組件之間的溝槽并非填以介電材料然后形成主動(dòng)組件。
根據(jù)本發(fā)明的一較佳實(shí)施方式，電容介電層104可為任意的介電層。例如，電容介電層104可為傳統(tǒng)的柵極介電層，例如現(xiàn)有技術(shù)的氧化硅、氮氧化硅、氮化硅或前述材料的組合。根據(jù)本發(fā)明另一較佳實(shí)施方式，電容介電層104可包括高介電常數(shù)(high-k)的介電材料。介采用高介電常數(shù)(high-k)的介電材料做為電容介電層104，電容密度 明顯地高于采用傳統(tǒng)氧化硅介電材料的電容，其中為真空的介電常數(shù)ε0，是相對(duì)的介電常數(shù)εr，以及是tphys電容介電層的理論厚度。
高介電常數(shù)(high-k)的介電材料較佳的介電常數(shù)大抵大于5，更佳者為大于10，甚佳者為大于20。高介電常數(shù)(high-k)的介電材料是氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化鉿(HfON)、鉿硅酸鹽(HfSiO4)、氧化鋯(ZrO2)、氮氧化鋯(ZrON)、鋯硅酸鹽(ZrSiO4)或上述材料的組合選用。根據(jù)本發(fā)明的一較佳實(shí)施方式，高介電常數(shù)(high-k)的介電材料是氧化鉿。電容介電層的氧化硅等效氧化層厚度(equivalent oxide thickness，EOT)較佳者為小于100埃()，更佳者為小于50埃()，甚佳者為小于10埃()。電容介電層的理論厚度大抵小于100埃()，較佳者為小于50埃()，更佳者為小于10埃()。
上電極106包括一導(dǎo)電材料，例如復(fù)晶硅、復(fù)晶硅鍺、金屬、金屬氮化物、金屬硅化物、金屬氧化物或上述材料的組合選用。金屬，例如鉬、鎢、鈦、鉭、鉑或鉿，可用做為部分的上電極106。金屬硅化物亦包含在內(nèi)，但并非僅限于此，例如硅化鎳、硅化鈷、硅化鎢、硅化鈦、硅化鉭、硅化鉑、硅化鉺或上述材料的組合選用。金屬氧化物亦包含在內(nèi)，但并非僅限于此，例如氧化釕、氧化銦錫或上述材料的組合選用。
去耦合電容100可形成于主動(dòng)區(qū)域內(nèi)，鄰近于主動(dòng)組件區(qū)域，例如一晶體管(未圖示)。電容介電層的組成材料可與晶體管的柵極介電層相同。
圖7是顯示本發(fā)明的較佳實(shí)施方式的電容裝置100的上視或布局圖。電容裝置100具有寬度W及長度L。根據(jù)本發(fā)明的較佳實(shí)施方式，寬度W的維度大抵大于5微米(μm)，較佳者為大于10微米(μm)。根據(jù)本發(fā)明的較佳實(shí)施方式，長度L的維度大抵大于1微米(μm)，較佳者為大于5微米(μm)。根據(jù)本發(fā)明的較佳實(shí)施方式，電容裝置的面積大抵大于5平方微米(μm2)。此電容裝置的詳細(xì)構(gòu)造揭示于A-A′及B-B′線的剖面圖，如圖8a及圖8b所示。
圖8a是顯示本發(fā)明的電容裝置沿A-A′線的剖面圖。上電極106橫向延伸進(jìn)入隔離區(qū)域116。隔離區(qū)域116可包括任何現(xiàn)有的隔離物，例如淺溝槽隔離物。淺溝槽隔離物可包括一介電填充材料，例如以化學(xué)氣相沉積法所形成的氧化硅。淺溝槽隔離物亦可包括一溝槽襯墊氧化物(為簡化起見未圖示)，位于溝槽的邊界處。溝槽襯墊氧化物可/可不含氮成份。
請(qǐng)參閱圖8a，上電極具有厚度t，較佳的厚度范圍大抵介于200埃()至2000埃()，最佳的典型厚度大抵低于500埃()。此電容結(jié)構(gòu)100可額外地包含多個(gè)間隙物134，形成于上電極106的側(cè)邊。上電極106的組成材料可與同芯片上的晶體管的柵極材料相同。
圖8b是顯示本發(fā)明的電容裝置沿B-B′線的剖面圖。下電極104可與鄰近的摻雜區(qū)域110及112電性連接。于此實(shí)施例中，下電極104并非重?fù)诫s。下電極104可包括一反轉(zhuǎn)層114。反轉(zhuǎn)層的形成，可藉在鄰近的摻雜區(qū)域110及112處提供移動(dòng)的載子，以及在上電極與下電極之間施以實(shí)質(zhì)偏壓。此實(shí)質(zhì)偏壓可為電源供應(yīng)線VDD以及接地線GND之間的電位、電壓供應(yīng)線OVDD以及接地線GND之間的電位或電源供應(yīng)線VDD以及輸出電壓供應(yīng)線OVDD之間的電位。
為了簡化的理由，接觸140并未圖示于圖8a及圖8b。這些接觸栓140，圖示于圖9a及圖9b，于以下做詳細(xì)討論。
圖9a及圖9b顯示本發(fā)明的另一較佳實(shí)施方式的電容裝置，其中應(yīng)變硅層104形成于部分半導(dǎo)體基板102上。于此實(shí)施例中，應(yīng)力可藉由局部的機(jī)械應(yīng)力所引入，例如受到高應(yīng)力層136的影響。圖9a顯示圖7的電容裝置沿A-A′線的剖面圖。圖9b是顯示圖7的電容裝置沿B-B′線的剖面圖。這些圖示包括層間介電層138以及多個(gè)接觸栓140。接觸栓140做為耦合上電極106(圖9a中)以及鄰近的摻雜區(qū)域110及112(圖9b中)至第一金屬層142的部分區(qū)域。此金屬層142其上覆以層間介電層144。
層間介電層138或/及144可為化學(xué)氣相沉積法所形成的介電層，例如氧化硅層。層間介電層138或/及144亦可采用，使用在內(nèi)聯(lián)機(jī)制程中，具低介電常數(shù)(low-k)的介電材料。例如，藉由使用具低介電常數(shù)(low-k)的層間介電層138以覆蓋電容裝置，介于上電極106與位于鄰近上電極的金屬線142之間的寄生電容可有效地降低。藉由使用具低介電常數(shù)(low-k)的層間介電層144以覆蓋第一金屬層142，介于第一金屬層142與第二金屬層(位圖示)之間的寄生電容亦可有效地降低。
根據(jù)本發(fā)明的較佳實(shí)施方式，低介電常數(shù)(low-k)的介電材料的相對(duì)介電常數(shù)大抵小于3.5，較佳者為小于3.0。例如，低介電常數(shù)(low-k)的介電材料可為有機(jī)材料，如苯并環(huán)丁烯(BCB)、芳香族碳?xì)浠衔?SILK)、摻氟聚對(duì)二甲苯醚(FLARE)或其它有機(jī)材料。此外，低介電常數(shù)(low-k)的介電材料可為無機(jī)介電材料，如碳摻雜氧層(MSQ)、氫摻雜氧化層(HSQ)或SiOF。上述的低介電常數(shù)(low-k)的介電材料并非用以限定本發(fā)明，其它低介電常數(shù)(low-k)的介電材料亦可適用于本發(fā)明中。
一接觸蝕刻停止層136可形成于上電極106以及間隙壁134上，如圖9a所示。接觸蝕刻停止層136的材質(zhì)較佳者為氮化硅，但應(yīng)了解的是其它的材料，具有與層間介電層不同的蝕刻速率，亦可利用于本實(shí)施例中。此氮化硅蝕刻停止層136可具有一本質(zhì)內(nèi)應(yīng)力，大小范圍在-2十億帕(GPa)至2十億帕(GPa)之間，其中負(fù)的應(yīng)力值表示壓縮應(yīng)力而正的應(yīng)力值表示張力應(yīng)力。
請(qǐng)參閱圖9a，一接觸栓140，將上電極106電性連接至一內(nèi)聯(lián)機(jī)金屬導(dǎo)線142。請(qǐng)參閱圖9b，另一接觸栓140，將半導(dǎo)體層內(nèi)的摻雜區(qū)域110(112)電性連接至一金屬導(dǎo)線142。此聯(lián)機(jī)可做為此電容裝置的下電極104的電性耦合。
圖10a至圖10f詳細(xì)說明本發(fā)明的去耦合電容的制造方法。請(qǐng)參閱圖10a，提供一半導(dǎo)體積板102，包括一最上層的應(yīng)變硅層104。例如，一半導(dǎo)體積板102，可包括一應(yīng)變硅層104形成于應(yīng)力松弛的硅鍺層之上，如圖3所示。硅鍺層中所含鍺成份的含量大抵介于10％至90％之間，較佳者為介于20％至40％之間。應(yīng)變硅層104的厚度范圍較佳者為低于其臨界厚度。根據(jù)本發(fā)明的較佳實(shí)施方式，應(yīng)變硅層104的厚度范圍大抵介于20埃()至500埃()。在另一實(shí)施例中，該半導(dǎo)體基板可為絕緣基板上有應(yīng)變硅(SSOI)。
一主動(dòng)區(qū)域罩幕146，用以定義半導(dǎo)體層104中的溝槽148。罩幕146較佳者為包括氮化硅，更佳者為包括氧化硅層有氮化硅層。藉化學(xué)氣相沉積法沉積一溝槽填充介電材料，填充該溝槽以形成一隔離區(qū)域116。
接著，進(jìn)行一化學(xué)機(jī)械研磨制程將前述以完成的組件表面平坦化。接著，以現(xiàn)有的蝕刻技術(shù)移除罩幕146。圖10b是顯示完成此階段步驟的剖面圖。
在此階段中，下電極104可以或可以不是重?fù)诫s區(qū)域。若采用具高劑量的離子布植步驟形成半導(dǎo)體層內(nèi)的主動(dòng)區(qū)域，一重?fù)诫s的下電極亦可在此階段中，藉由高劑量的離子布植步驟形成。例如，重?fù)诫s的主動(dòng)區(qū)域或下電極所摻雜的濃度范圍大抵大于1019cm-3。
然后，形成一電容介電層108，如圖10c所示。電容介電層108的理論厚度大抵小于100埃()，較佳者為小于50埃()，更佳者為小于10埃()。電容介電層108可與半導(dǎo)體基板上不同位置處(未圖標(biāo))晶體管的柵極介電層一并形成。例如，電容介電層108可由熱氧化、化學(xué)氣相沉積法、濺鍍法或其它任何現(xiàn)有技術(shù)形成柵極介電層的方法。藉由形成電容介電層108與半導(dǎo)體基板上不同位置處的晶體管的柵極介電層一并形成，因此不需額外的制程步驟。如先前所述的介電材料可用于此。電容介電層可由單層或多層的介電材料所組成。
請(qǐng)參閱圖10d，上電極材料106可接續(xù)形成于電容介電層。上電極材料106可包括傳統(tǒng)的復(fù)晶硅、復(fù)晶硅鍺、金屬、金屬氮化物、金屬硅化物、金屬氧化物或上述材料的組合選用，如同先前所述。上電極材料106可藉由傳統(tǒng)的技術(shù)形成，例如化學(xué)氣相沉積法。上電極材料106亦可藉由沉積硅以及金屬層，接續(xù)一退火制程，以形成一金屬硅化物柵極電極材料。
接著，利用微影制程圖案化上電極材料106，接續(xù)以電漿蝕刻制程蝕刻以形成柵極電極。上電極材料的沉積步驟可與半導(dǎo)體基板上不同位置處的晶體管的柵極電極層的沉積步驟相同，且上電極材料的蝕刻步驟亦類似上述晶體管的柵極電極層的蝕刻步驟。完成的上電極如圖10d所示。電容介電層于電容的部分至少被上電極所覆蓋。
在此階段中，可采用摻雜制程于鄰近下電極附近的區(qū)域，以形成與下電極電性連接的接觸。這些區(qū)域的剖面顯示于圖8b及圖9b中(于圖10d頁面內(nèi)的上方及下方)。
請(qǐng)參閱圖10e，間隙壁134可額外地形成于上電極的側(cè)邊。于此步驟前，以另一離子布植步驟摻雜未被間隙壁覆蓋的區(qū)域。再次地，上述這些摻雜步驟是在半導(dǎo)體基板上不同位置處的晶體管(未圖示)的輕摻雜及重?fù)诫s汲極與源極區(qū)域形成之后完成。
一接觸蝕刻停止層136可形成于上電極106及間隙壁134之上。接觸蝕刻停止層136可由一具高應(yīng)力層，例如具高應(yīng)力的氮化硅層，藉由電漿輔助化學(xué)氣相沉積法(PECVD)所形成。此具高應(yīng)力層可用來增加應(yīng)變硅層104的應(yīng)變程度。
接著，形成一層間介電層(ILD)138于該電容上，以及藉由蝕刻層間介電層(ILD)138形成接觸窗開口深達(dá)電容的上電極及下電極區(qū)域。接續(xù)以導(dǎo)電材料填充該接觸窗開口，以形成上電極以及下電極的電性連接。例如，形成一鎢金屬層以填充接觸窗開口，然后以化學(xué)蝕回或化學(xué)機(jī)械研磨平坦化鎢金屬層。
雖然本發(fā)明所揭示的電容裝置是使用于去耦合電容，然而應(yīng)了解的是，此應(yīng)用并非限定本發(fā)明，利用本發(fā)明所形成的電容，亦可應(yīng)用于其它用途。例如，此電容亦可應(yīng)用于耦合電容。于另一實(shí)施方式中，此電容可用做動(dòng)態(tài)隨機(jī)處理內(nèi)存中的電合儲(chǔ)存區(qū)，或應(yīng)用在混合訊號(hào)線路中，例如模擬-數(shù)字轉(zhuǎn)換器或數(shù)字-模擬轉(zhuǎn)換器。
特征及效果本發(fā)明的特征與效果在于提供一電容裝置至少包括應(yīng)變電極層，如應(yīng)變硅層，而能夠使得硅中的電子及電洞遷移率(mobility)皆明顯地改善。因電子遷移率在應(yīng)變硅中明顯地增加，反轉(zhuǎn)層的電阻與遷移率成反比，高遷移率的反轉(zhuǎn)層具有較低的電阻。因此，藉由在應(yīng)變硅層中形成低電阻的反轉(zhuǎn)層，并藉以用作電容結(jié)構(gòu)的下電極，此電容結(jié)構(gòu)的電極具有明顯改善的導(dǎo)電特性。此電容結(jié)構(gòu)可用作去耦合電容，應(yīng)了解的是如此形成的電容結(jié)構(gòu)亦可用作其它模擬或數(shù)字用途。
雖然本發(fā)明已以多個(gè)較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的申請(qǐng)專利范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種電容裝置，包括一應(yīng)變半導(dǎo)體層；一下電極，形成于部分應(yīng)變?cè)摪雽?dǎo)體層內(nèi)；一電容介電層，位于該下電極之上；一上電極，位于該電容介電層之上；以及至少一下電極接觸區(qū)域，形成于鄰近該下電極的應(yīng)變半導(dǎo)體層內(nèi)，該至少一下電極接觸區(qū)域被摻雜成第一型導(dǎo)體，其中該下電極操作上是第一型導(dǎo)體形式。
2.根據(jù)權(quán)利要求1所述的電容裝置，其中該電容是去耦合電容，該上電極是連接至一第一電源供應(yīng)線且該下電極是連接至一接地線以及該上電極是連接至一第一電源供應(yīng)線且該下電極是連接至一第二電源供應(yīng)線。
3.根據(jù)權(quán)利要求1所述的電容裝置，其中更包括一隔離區(qū)域鄰近于該下電極。
4.根據(jù)權(quán)利要求1所述的電容裝置，其中該應(yīng)變半導(dǎo)體層是一應(yīng)變硅層，且該電容裝置包括一硅鍺層，位于該應(yīng)變硅層之下。
5.根據(jù)權(quán)利要求1所述的電容裝置，其中更包括一絕緣層，位于該應(yīng)變半導(dǎo)體層之下。
6.根據(jù)權(quán)利要求5所述的電容裝置，其中該下電極是以平臺(tái)隔絕的方式與鄰近的組件隔離。
7.根據(jù)權(quán)利要求1所述的電容裝置，其中該電容介電層包括高介電常數(shù)的介電材料，其介電值大于10。
8.根據(jù)權(quán)利要求1所述的電容裝置，其中該下電極是以第一導(dǎo)電型摻雜以及該下電極接觸區(qū)是以第二導(dǎo)電型摻雜。
9.根據(jù)權(quán)利要求1所述的電容裝置，其中更包括多個(gè)間隙壁形成于上電極側(cè)邊。
10.根據(jù)權(quán)利要求9所述的電容裝置，其中更包括一蝕刻停止層形成于上電極及所述的間隙壁之上。
11.一種電容裝置，做為電路中的去耦合電容，包括一半導(dǎo)體基板包含一應(yīng)變硅層；一實(shí)質(zhì)上平坦的下電極，形成于部分該應(yīng)變硅層內(nèi)；一電容介電層，位于該下電極之上；以及一實(shí)質(zhì)上平坦的上電極，位于該電容介電層之上；其中該上電極連接至一第一參考電壓線以及該下電極連接至一第二參考電壓線。
12.根據(jù)權(quán)利要求11所述的電容裝置，其中該上電極是連接至一第一電源供應(yīng)線以及該下電極是連接至一接地線。
13.根據(jù)權(quán)利要求11所述的電容裝置，其中該上電極是連接至一第一電源供應(yīng)線以及該下電極是連接至一第二電源供應(yīng)線。
14.根據(jù)權(quán)利要求11所述的電容裝置，其中該該半導(dǎo)體基板更包括一硅鍺層，位于該應(yīng)變硅層之下。
15.根據(jù)權(quán)利要求11所述的電容裝置，其中該半導(dǎo)體基板更包括一絕緣層，位于該應(yīng)變硅層之下。
16.根據(jù)權(quán)利要求11所述的電容裝置，其中該電容介電層包括高介電常數(shù)的介電材料，其介電值大抵大于10。
17.根據(jù)權(quán)利要求11所述的電容裝置，其中該下電極具第一導(dǎo)電型以及該電容更包括至少一第二導(dǎo)電型摻雜區(qū)域，置于應(yīng)變半導(dǎo)體層內(nèi)，鄰近該下電極。
18.根據(jù)權(quán)利要求11所述的電容裝置，其中該下電極具第一導(dǎo)電型以及該電容更包括至少一第一導(dǎo)電型摻雜區(qū)域，置于應(yīng)變半導(dǎo)體層內(nèi)，鄰近該下電極。
19.根據(jù)權(quán)利要求11所述的電容裝置，其中更包括一蝕刻停止層形成于上電極上。
20.根據(jù)權(quán)利要求19所述的電容裝置，其中更包括一層間介電層形成于該蝕刻停止層之上，其中該層間介電層包括一介電層，具有介電常數(shù)低于3.5。
21.一種電容裝置的制造方法，包括提供一半導(dǎo)體基板包含一應(yīng)變硅層；形成一下電極，形成于部分該應(yīng)變硅層內(nèi)；形成一電容介電層于該下電極之上；形成一上電極于該電容介電層之上；形成一下電極接觸區(qū)于該應(yīng)變硅層內(nèi)，鄰近該下電極；以及將下電極電性連接至該下電極連接至下電極接觸區(qū)。
22.根據(jù)權(quán)利要求21所述的電容裝置的制造方法，其中形成下電極的步驟包括形成一主動(dòng)區(qū)域；形成一隔離區(qū)域環(huán)繞該隔離區(qū)域；以及摻雜該主動(dòng)區(qū)域以形成一下電極。
23.根據(jù)權(quán)利要求21所述的電容裝置的制造方法，其中該形成電容介電層的步驟包括形成一層間介電層；以及形成一高介電常數(shù)的介電層。
24.根據(jù)權(quán)利要求21所述的電容裝置的制造方法，其中該形成下電極接觸區(qū)的步驟包括摻雜未被上電極覆蓋的部分應(yīng)變硅層；形成多個(gè)間隙壁于上電極的側(cè)邊；以及摻雜未被上電極及所述的間隙壁覆蓋的部分的硅層。
25.根據(jù)權(quán)利要求24所述的電容裝置的制造方法，其中更包括沉積一蝕刻停止層于上電極及所述的間隙壁上；形成一層間介電層于該蝕刻停止層上；形成一接觸窗于該層間介電層內(nèi)；以及將一導(dǎo)電金屬填入該接觸窗以形成一接觸插塞。
26.根據(jù)權(quán)利要求25所述的電容裝置的制造方法，其中將一導(dǎo)電金屬填入該接觸窗的步驟包括形成一第一接觸插塞與下電極電性連接以及形成一第二接觸插塞與上電極電性連接。
27.根據(jù)權(quán)利要求21所述的電容裝置的制造方法，其中該半導(dǎo)體基板更包括一絕緣層，位于該應(yīng)變硅層之下。
全文摘要
本發(fā)明揭示一種形成于半導(dǎo)體基底上的去耦合電容裝置。上述半導(dǎo)體基底包括一應(yīng)變硅層；一實(shí)質(zhì)上為平面的下電極形成于部分應(yīng)變硅層中以及一電容介電層形成于下電極上；一實(shí)質(zhì)上為平面的上電極形成于電容介電層之上；上述上電極連接至第一參考電壓線，以及下電極連接至第二參考電壓線。
文檔編號(hào)H01L27/08GK1577856SQ20041004813
公開日2005年2月9日 申請(qǐng)日期2004年6月16日 優(yōu)先權(quán)日2003年7月25日
發(fā)明者楊育佳, 胡正明 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司