專利名稱：模塊化集成電路及其制造方法
技術領域：
本發(fā)明是有關于一種模塊化集成電路及其制造方法，尤其是指一種可將集成電路分成若干個模塊，且該若干個模塊可選擇分別于不同場所同時被制造，再借由接合技術接合，以節(jié)省集成電路的制作時間及成本，并可降低制造風險及提高其制作優(yōu)良率的模塊化集成電路及其制造方法。本案該模塊化集成電路也可同時利用該接合的模塊基板，以達到集成電路芯片封裝的目的，如此可節(jié)省集成電路封裝制造所額外需要的時程及成本。
背景技術：
近年來，由于信息電子產(chǎn)業(yè)的高度發(fā)展以及人們對各項新產(chǎn)品求新變的心理，使得相關集成電路設計生產(chǎn)業(yè)者不斷在產(chǎn)品開發(fā)上投入大量心力、希望能以最快速度來滿足系統(tǒng)組裝業(yè)者，以便使業(yè)者能及時推出多功能的新產(chǎn)品來吸引消費大眾的目光。
請參閱圖1是已知的集成電路晶圓制造方法流程示意圖，該方法通常在同一晶圓制造工廠依固定的制造程序所制造完成集成電路，其中主要包括有離子植入、微影照像、薄膜沉積、圖案蝕刻、濺鍍、清洗、化學機械研磨等步驟，上述該晶圓前段制造量產(chǎn)流程90，通常所需時程6～8周。此外，該晶圓尚需經(jīng)由后續(xù)第一次裸晶圓電路測試91和個別進行封裝制造程序92，該封裝流程主要是包含有芯片切割、芯片粘接、打線接合、封裝成型、引腳切割成型。隨后再進行封裝后第二次電路測試93及產(chǎn)品可靠性預燒流程94，最后再進行產(chǎn)品可靠性預燒后的第三次電路測試95，始完成一個可上市的集成電路，上述該集成電路的所有后段量產(chǎn)制造時程，通常約需額外增加2～3周。隨著集成電路制造技術的精進，制程技術由數(shù)十微米(μm)、數(shù)微米、次微米乃至最新的奈米技術，足以使集成電路的芯片(die)能容納各類功能組件的核心區(qū)塊數(shù)愈來愈多，整合功能也愈形強大，例如可將一個系統(tǒng)整合于一片芯片上構(gòu)成所謂的「系統(tǒng)單芯片」(System On A Chip)，該上述系統(tǒng)整合性集成電路通?？砂瑪?shù)字電路、模擬電路、內(nèi)存電路、無線高頻電路或一些被動組件。
雖然拜集成電路制程技術的精進可以完成系統(tǒng)單芯片，但前述各類不同電路特性的特殊需求，對各功能性組件核心區(qū)塊的特性要求也不盡相同，所以需要更復雜及多樣的功能性組件制造流程才能滿足上述的需求，如此不但增加制程上的復雜度以及時程，更容易造成生產(chǎn)良率的損失。
請參閱圖2，一般集成電路晶圓的制造方法流程是一貫作業(yè)，也即從原始晶圓經(jīng)過一連串的制程流程(視集成電路功能的復雜度，分別選擇形成功能性組件42和層數(shù)不等的復晶硅層、金屬硅化物及導電層62)后始形成所預先設計功能的集成電路晶圓1。該集成電路晶圓1所包含功能性組件42及導電層數(shù)62愈多時，因該導電層62與絕緣層67材料間的熱膨脹系數(shù)不同，將造成晶圓平整度不佳，導致后續(xù)微影照像、薄膜沉積、圖案蝕刻、化學機械研磨等步驟的制程均勻度不易控制，相對造成生產(chǎn)良率上的損失。另外，由于制造時間相對增長，對制造期間發(fā)生錯誤(例如制造機臺異常、生產(chǎn)環(huán)境條件異常、停電或其它人為疏失)的機會也愈大。只要在生產(chǎn)流程中發(fā)生任何錯誤，將造成晶圓將無法使用，導致廠商財務及聲譽莫大的損失。
在該集成電路前段晶圓制造完成后，通常尚需經(jīng)由第一次電路測試(Circuit probe)所有晶圓中的裸芯片后，再行切割及個別選取功能正常的芯片，并分別進行傳統(tǒng)復雜的封裝接合制程后，例如打線、覆晶、球柵數(shù)組、金或錫鉛凸塊等方式，還需再進行另一次封裝后的電路功能測試，才能確保該集成電路是一個功能正常的集成電路裝置，如此將增加集成電路生產(chǎn)制造成本及時間。
請參閱圖3，表示為一個美國第5,793,108號專利「Multi-chipmodule」的結(jié)構(gòu)示意圖，其為一種多芯片模塊，其包括兩芯片10b、12b，以背對背堆棧的方式附著于一個芯片座墊110b上。其中該第一芯片10b具有一個主動性表面被附著于該芯片座墊110b且借由金屬線13b電性連接至腳架111b，該第二芯片12b具有一個非-主動性表面被附著于該第一芯片10b的非-主動性表面且借由金屬線14b電性連接至腳架111b。如圖所示，該專利前案是以背對背堆棧的方式將一片芯片附著至另一片芯片上，以達成一多芯片模塊的目的。惟該第一芯片10b及該第二芯片12b仍然是以現(xiàn)有的集成電路晶圓的制造方法及傳統(tǒng)打線封裝方式所制造，并無法改善上述的缺點。
請參閱圖4，表示為一個美國公告第2003/0160293號專利申請案「Method of connecting core I/O pins to backside chip I/O pads」的結(jié)構(gòu)示意圖，其為一種核心輸入/輸出接腳，連接至芯片背面輸入/輸出接合焊墊280的方法。如圖所示，該集成電路包括一個預先定義功能的區(qū)塊電路具有若干個輸入/輸出接腳；以及一芯片背面輸入/輸出接合焊墊280，經(jīng)由該集成電路的背面貫穿孔電性連接至每一個輸入/輸出接腳。惟該芯片上的基板205、組件層215及若干個導電層210仍然是以現(xiàn)有的集成電路晶圓的制造方法所制造，也即是以一層一層方式依序被形成，因此，其制造時間較長，且若其中一層發(fā)生錯誤則整個集成電路將無法使用，因此，并無法改善上述的缺點。

發(fā)明內(nèi)容
針對上述習知集成電路制造方法的缺點，本發(fā)明的目的是提供一種模塊化集成電路晶圓制作方法，是將集成電路分成若干個模塊，可選擇分別在不同場所同時制造，再借由接合技術接合，以節(jié)省集成電路的制作時間及成本及改善上述晶圓制造過程中平整度不佳的問題，并提高其生產(chǎn)制作良率的模塊化集成電路及其制造方法。
本發(fā)明的模塊化集成電路，是包括有一塊功能性模塊(第一模塊)，是在一塊功能性基板上形成至少一件功能性組件；以及一塊導電層模塊(第二模塊)，是可在導電層基板上，形成有至少一層導電層，并可利用接合技術使該功能性模塊的功能性組件與導電層模塊的導電層形成電性連接通路，以形成模塊化集成電路。此外，還可選擇接合另外若干個功能性組件模塊或?qū)щ妼幽K以形成功能更強大的模塊化集成電路。
本發(fā)明另外一個目的，是提供一種模塊化的集成電路，該模塊化集成電路可以一完整或部分晶圓方式大量生產(chǎn)，借以形成一個高度功能整合的模塊化集成電路。
本發(fā)明又一目的，是可提供該若干個模塊，可選擇分別在不同家晶圓廠的場所制造，以確保該集成電路中電路布局的機密不易被所委托的晶圓制造廠商所竊取，對保障集成電路設計業(yè)者的權(quán)益助益非淺。
本發(fā)明還具有另外一個目的，是提供一個集成電路封裝方法。該方法是可選擇形成一個內(nèi)篏電極接合栓塞在功能性模塊或?qū)щ妼幽K的基板內(nèi)，經(jīng)由接合技術接合后，再選擇經(jīng)由研磨、蝕刻及其組合等方式，以使該模塊的基板變薄，并使該模塊化的集成電路的內(nèi)篏電極接合栓塞暴露出來，作為該集成電路的外部電極接合榫，用以取代集成電路現(xiàn)有的封裝方法。
本發(fā)明的模塊化集成電路制作方法，其包括下列步驟形成一塊功能性模塊(第一模塊)于一個第一晶圓制作場所，該功能性模塊是在一塊功能性基板上形成至少一件功能性組件；形成一塊導電層模塊(第二模塊)于一個第二晶圓制作場所，該導電層模塊是在一塊導電層基板上形成至少有一層導電層；以及借由接合步驟使該功能性模塊及該導電層模塊接合，并使該功能性模塊上的至少一件功能性組件與該導電層模塊上的導電層形成電性連接通路，以形成一個集成電路。此外，還可重復上述的方法制造及接合其它若干個功能性組件模塊或?qū)щ妼幽K，以形成功能更強大的模塊化集成電路。


圖1是一個傳統(tǒng)集成電路制造流程的示意圖。
圖2是一個傳統(tǒng)集成電路的結(jié)構(gòu)示意圖。
圖3表示為美國第5,793,108號專利「Multi-chip module」的結(jié)構(gòu)示意圖。
圖4表示為美國第2003/0160293號專利「Method of connecting coreI/O pins to backside chip I/O」的結(jié)構(gòu)示意圖。
圖5是一個模塊化集成電路的制造方法的流程示意圖。
圖6A～6E是一個模塊化集成電路的結(jié)構(gòu)示意圖。
圖7是本發(fā)明的一個模塊化集成電路堆棧的示意圖。
圖8A～8B是本發(fā)明的另一個模塊化集成電路的示意圖。
符號說明1集成電路晶圓； 42功能性組件；31、311、331模塊化集成電路；62導電層；40功能性模塊(第一模塊)；67絕緣層；41功能性(第一)基板；45導電栓塞；60導電層模塊(第二模塊)；46局部導電層；61導電層(第二)基板；65電性連接端；55內(nèi)篏電極接合栓塞；50壕溝；58外部電極接合榫； 52絕緣膜；10b、12b芯片； 110b芯片座墊；13b、14b金屬線；111b腳架；280接合焊墊； 205基板；210導電層； 215組件層；90晶圓前段制造量產(chǎn)流程；91第一次裸晶圓電路測試；
92個別進行封裝制造程序；93封裝后第二次電路測試；94產(chǎn)品可靠性預燒流程；95第三次電路測試；90A晶圓前段功能性模塊制造流程；90B晶圓前段導電層模塊制造流程；96晶圓后段接合制造流程；97晶圓后段制造流程具體實施方式
請參閱圖5，其是繪示本發(fā)明的一個模塊化集成電路制作方法的流程示意圖。如圖所示，本發(fā)明的模塊化集成電路制作方法流程主要是包括下列步驟晶圓前段功能性模塊制造流程90A，是可形成一塊功能性模塊40于一個第一晶圓制作場所，該功能性模塊40是可于一塊功能性基板41上形成至少一件功能性組件42(步驟1A)；晶圓前段導電層模塊制造流程90B是可形成一塊導電層模塊于一個第二晶圓制作場所，該導電層模塊60是可于一塊導電層基板61上形成有至少一層導電層62(步驟1B)；以及借由晶圓后段接合制造流程96，主要是借由一個接合步驟使該功能性模塊40及導電層模塊60接合，并使該功能性模塊40上的至少一件功能性組件42與該導電層模塊60上的該導電層62形成導電通路，以形成一個集成電路。此外還可選擇利用研磨、蝕刻及其組合方式，使上述該模塊的基板變薄，以利于該模塊化的集成電路的內(nèi)篏電極接合栓塞55暴露出來，作為該集成電路封裝后的外接電極接合榫端58(步驟2)；此外，該晶圓還需經(jīng)由后續(xù)晶圓后段制造流程97，主要是包含產(chǎn)品可靠性預燒及測試電路和切割選取功能性正常的芯片后，即完成一個可上市的集成電路(步驟3)。上述該模塊化集成電路整段量產(chǎn)制造時程通常約需4～5周，除了較傳統(tǒng)集成電路制造時程節(jié)省一半，并可同時節(jié)省后段封裝及測試的成本。
請參閱圖6A，其中該功能性模塊40是在第一晶圓場所中所制造，且該功能性模塊40最好為一塊功能性基板41(substrate)，且于其上分別形成有N型、P型金屬氧化晶體管(MOS)，借以形成該功能性組件42，其較佳是為一件主動(Active)組件，該組件是可使用于一個數(shù)字電路、模擬電路、內(nèi)存電路、混合信號電路、高速低功率電路、無線射頻電路、微機電電路或其中的組合式，也可包括形成其它被動組件于該功能性基板41上，如電阻、電容、電感器等被動組件。此外，還可于該功能性組件42上選擇形成一個導電栓塞45及局部導電層46，并可借由該第一基板上的導電栓塞45和局部導電層46，以作為功能性組件42的導電通路，也可于該功能性模塊的局部導電層46再形成其它導電層62，以借此減少功能性模塊上電性接合點的數(shù)量。
請參閱圖6B，該第一場所及第二場所是可為在同一家公司的不同晶圓廠，也可為不同公司的不同晶圓廠的場所。該功能性模塊40及該導電層模塊60可被同時制作，借以達到縮短集成電路制作時程、降低其生產(chǎn)成本及提高生產(chǎn)制作良率的目的。該功能性模塊40及該導電層模塊60還可分別針對該功能性基板41上的功能性組件42及導電基板61上的導電層62，作個別制造流程的最佳化，以分別得到最佳特性的功能組件42及導電層62。其中該導電層模塊60上的導電層基板61是可形成至少有一層導電層62，該導電層62可選自金屬、金屬化合物或非金屬的導電物質(zhì)，如鈦、氮化鈦、金、銀、鉬、錳、鋁、銅、汞、鎢、汞合金、硅晶物、金屬硅化物、導電高分子、軟性導電性物質(zhì)或上述的組合物質(zhì)。該導電層62的層數(shù)可視該模塊化集成電路31的需要而增減，還可于該導電層62上形成至少一個電性連接端65，其中該電性連接端65除可選自前述導電層的材料或其組合所形成外，也可包含一絕緣層材料和硅晶物材料，以利于后述的各類接合方式使該功能性組件模塊上的局部導電層46或?qū)щ娝ㄈ?5可與導電層62或其上的電性連接端65相互電性相連接，以形成模塊化的集成電路31。該導電層62(本實施例是以10層導電層為例)被形成時，是以遠離該電性接合端65者優(yōu)先被形成，也即，由第十層開始被形成，依序是第九層、第八層、第七層…、及第一層，而該第一層是用以和該第一模塊40做電性接合的。其中該模塊化的集成電路31同時出錯的機率，遠比現(xiàn)有在同一晶圓廠中用傳統(tǒng)集成電路制造流程發(fā)生錯誤的機率為低。
請參閱圖6C，該導電層模塊60是經(jīng)由使用數(shù)量不等的電性連接端65或?qū)щ妼?2，直接借由接合步驟使該功能性模塊40及該導電層模塊60接合，以使該第一模塊40上所含至少一件功能性組件42的局部導電層46或?qū)щ娝ㄈ?5與該導電層模塊60上所含的導電層62或電性連接端65可形成導電通路，以形成一個集成電路。其中該接合步驟是可為選擇以完整或部分晶圓的方式完成各模塊間的接合，該接合方式一般可選擇含有中間介層或無中間介層的接合，此外還可結(jié)合一些熱壓合、硅晶導線微加熱器、導電粘膠、微波加熱或其它感應加熱方式，利用在下述的共晶接合(eutectic bonding)、局部接合(localized bonding)、陽極接合(anodic bonding)、粘著接合(adhesive bonding)、低溫接合或其中的組合方式進行接合，以完成該模塊化集成電路31。
請參閱圖6D～6E，如圖所示，該外部電極接合榫58的制造方法是包括選擇在功能性組件基板41和導電層基板61的上表面，設置若干個壕溝50；以及形成絕緣膜52在該壕溝50內(nèi)側(cè)壁；并且填充導電材料于該壕溝50，借以形成內(nèi)篏電極接合栓塞55。其中該導電材料除可選擇鈦或氮化鈦作為埋置金屬及鎢金屬當作內(nèi)篏電極接合栓塞55外，也可選自下列的金屬、金屬化合物或非金屬類的導電物質(zhì)作為填充導電材料，例如金、銀、鉬、錳、鋁、銅、汞、鎢、汞合金、硅晶物、金屬硅化物、導電高分子或上述物質(zhì)的組合物。通常該內(nèi)篏接合栓塞55的形成方式是非常有彈性，可選擇在功能性模塊40的功能性組件42形成之前或之后設置完成該內(nèi)篏電極接合栓塞55于該功能性基板41內(nèi)，另外該導電層基板61也可依上述方式，設置另一個內(nèi)篏電極接合栓塞55。隨后再經(jīng)由上述的接合技術，以完成該模塊化集成電路，并借由化學機械研磨(CMP)、濕蝕刻、電漿倒蝕刻或上述組合方式，使上述該基板變薄，以利于該內(nèi)篏接合栓塞55暴露出來，以作為模塊化集成電路31的外部電極接合榫58。
該模塊化集成電路31的制作方法，可被預先規(guī)劃分割成為若干個模塊，并可分別選擇在不同晶圓制造場所同時被制造，再借由接合技術接合，因此可縮短該模塊化集成電路31的制作時間及降低晶圓生產(chǎn)成本，并節(jié)省集成電路封裝、測試的成本。此外，當每一個模塊分別制造形成的層數(shù)較少時，相對的晶圓平整度較佳，對后續(xù)各項制程均勻度的控制也為較佳，因此可借以提高該晶圓的制作良率。又因為該若干個模塊可分別于不同場所制造，可確保集成電路中電路布局的機密不被委托晶圓制造廠商所竊取，對保障集成電路設計業(yè)者的權(quán)益助益非淺。
請參閱圖7，是繪示本發(fā)明的一個模塊化集成電路311的垂直堆棧示意圖。如圖所示，本發(fā)明的模塊化集成電路在制作完成時，可將具不同功能的模塊化集成電路31(其包含有功能性基板41、功能性裝置42、導電層基板61、導電層62)堆棧一起。而該模塊化集成電路31，可借由外部電極接合榫58相互電性連接導通，另外也可于各模塊化集成電路31間或最頂層，電性連接一件被動組件70，以使該堆棧模塊化集成電路311能達到功能更完整的「系統(tǒng)芯片」(System On Chip)。其中借由該外部電極接合榫58電性連接各模塊化的集成電路31，即可形成一個不需再經(jīng)由復雜的多次芯片切割、芯片粘接、打線接合、封裝成型、引腳切割成型等制造程序的系統(tǒng)芯片集成電路。
請參閱圖8A～8B，是繪示本發(fā)明的另一個水平模塊化集成電路331的示意圖。如圖所示，本發(fā)明的水平模塊化集成電路331于制作時，是可將具不同功能性的模塊40(其包含有功能性基板41、功能性裝置42)水平粘著于一個設置有一凹槽的基板21上，并借由導電模塊60上的電性連接端65或?qū)щ妼?2，直接與不同功能性模塊40的局部導電層46或?qū)щ娝ㄈ?5接合，以形成導電通路，而成一個水平模塊化集成電路331。而該水平模塊化集成電路331，還可借由外部電極接合榫58相互電性連接導通其它水平模塊化集成電路331或堆棧模塊化集成電路311，同時也可包含電性連接一件被動組件，以使該水平模塊化集成電路331能達到功能更完整的「系統(tǒng)芯片」(System On Chip)。
所以，經(jīng)由本案的實施，其借由將集成電路分成若干塊模塊，且該若干塊模塊可分別于不同晶圓制造場所同時被制造，再借由接合技術接合，以節(jié)省集成電路的制作時間及生產(chǎn)成本，并可提高其制作良率的模塊化集成電路及其制造方法。
本發(fā)明所揭示的是較佳的實施例，舉凡局部的變更或修飾而源于本發(fā)明的技術思想而為熟悉該項技藝的人所易于推知的，都不脫離本發(fā)明的專利權(quán)范疇。
綜上所陳，本發(fā)明無論就目的、手段與功效，都顯示其迥異于現(xiàn)有的技術特征，故依法提請發(fā)明專利申請，懇請貴審查委員明察，并祈早日賜予專利，實感德便。
權(quán)利要求
1.一種模塊化集成電路制作方法，其包括下列步驟形成一塊功能性模塊，其中該功能性模塊是可在一塊功能性基板上形成至少一件功能性組件；分別形成一塊導電層模塊，其中導電層模塊是可在一塊導電層基板形成至少一層導電層；及一個接合步驟使該功能性模塊接合于該導電層模塊，并使該功能性模塊上的至少一件功能性組件與該導電層模塊上的該導電層形成導電通路，以形成一個模塊化集成電路。
2.如權(quán)利要求1所述的模塊化集成電路制作方法，其中該功能性組件最好為主動性組件。
3.如權(quán)利要求1所述的模塊化集成電路制作方法，其中該功能性模塊是一塊基板，其上分別形成有N型、P型金屬氧化晶體管，借以形成該功能性組件。
4.如權(quán)利要求1所述的模塊化集成電路制作方法，其中該導電層模塊的導電層是選自至少鈦、氮化鈦、金、銀、鉬、錳、鋁、銅、汞、鎢、汞合金、硅晶物、金屬硅化物、導電高分子、軟性導電性物質(zhì)及上述的組合物質(zhì)之一的。
5.如權(quán)利要求1所述的模塊化集成電路制作方法，其中該功能性模塊的功能性組件還可包含形成一局部導電層或一個導電栓塞，作為電性連接端。
6.如權(quán)利要求1所述的模塊化集成電路制作方法，其中該導電層是以遠離該電性連接端者優(yōu)先被形成，且該導電層間設置有至少一個貫穿孔，以電性連接各導電層。
7.如權(quán)利要求1所述的模塊化集成電路制作方法，其中該模塊接合方法是可選自以完整及部分晶圓方式的接合。
8.如權(quán)利要求7所述的接合方式，是可選自至少共晶接合(eutecticbonding)、局部接合(localized bonding)、陽極接合(anodic bonding)、粘著接合(adhesive bonding)及低溫接合之一或組合方式接合。
9.如權(quán)利要求1所述的模塊化集成電路制作方法，其中該功能性基板、導電層基板還可在其內(nèi)形成一個內(nèi)篏電極接合栓塞。
10.如權(quán)利要求9所述的內(nèi)篏電極接合栓塞制作方法，是可借由選自化學機械研磨(CMP)、濕蝕刻、電漿倒蝕刻及上述組合方式，使該基板變薄，以利于該內(nèi)篏電極接合栓塞暴露出來，以作為模塊化集成電路的外部電極接合榫。
11.一種模塊化集成電路，其主要包括一塊功能性模塊，是在一塊功能性基板上形成至少一件功能性組件；一塊導電層模塊，是在一塊導電層基板上形成至少一層導電層，并可接合于所述的功能性模塊，以形成電性連接的模塊化集成電路。
12.如權(quán)利要求11所述的模塊化集成電路，其中該功能性模塊，是可在一塊功能性基板上分別形成有N型、P型金屬氧化晶體管，借以形成該功能性組件。
13.如權(quán)利要求11所述的模塊化集成電路，其中該功能性組件是可包括主動性組件、被動性組件。
14.如權(quán)利要求13所述的模塊化集成電路，其中該被動性組件可為電阻、電容、電感器的組件。
15.如權(quán)利要求11所述的模塊化集成電路，其中該功能性組件可為組合成數(shù)字電路、模擬電路、內(nèi)存電路、混合信號電路、高速低功率電路、無線射頻電路、微機電電路或其上述電路組合而成的電路。
16.如權(quán)利要求11所述的模塊化集成電路，其中該導電層模塊的導電層最好是可選自鈦、氮化鈦、金、銀、鉬、錳、鋁、銅、汞、鎢、汞合金、硅晶物、金屬硅化物、導電高分子、軟性導電性物質(zhì)或上述的組合物質(zhì)。
17.如權(quán)利要求11所述的模塊化集成電路，其中該功能性模塊上的功能性組件，進一步于其上形成一局部導電層或?qū)щ娝ㄈ?br> 18.如權(quán)利要求11所述的模塊化集成電路，其中該導電層是以遠離該電性連接端者優(yōu)先被形成，且該導電層間設置有至少一個貫穿孔，以電性連接各導電層。
19.如權(quán)利要求11所述的模塊化集成電路，其中該接合技術是可選自以完整及部分晶圓方式的接合功能性模塊與導電層模塊。
20.如權(quán)利要求19所述的模塊化集成電路，其中該接合技術是可選自至少共晶接合(eutectic bonding)、局部接合(localized bonding)、陽極接合(anodic bonding)、粘著接合(adhesive bonding)及低溫接合之一或上述組合方式接合。
21.如權(quán)利要求11所述的模塊化集成電路，其中該功能性基板、導電層基板進一步可形成一個內(nèi)篏電極接合栓塞。
22.如權(quán)利要求21所述的模塊化集成電路其中該基板的內(nèi)篏電極接合栓塞，可借由化學機械研磨(CMP)、濕蝕刻、電漿倒蝕刻或上述組合方式，使該基板變薄，以利于該內(nèi)篏接合栓塞暴露出來，以作為模塊化集成電路的外部電極接合榫。
23.如權(quán)利要求11所述的模塊化集成電路，其中該集成電路可借由外部電極接合榫相互堆棧以形成一個功能性更強大的模塊化集成電路。
24.如權(quán)利要求11所述的模塊化集成電路，其中該集成電路可借由導電層模塊上的電性接合端或?qū)щ妼?，電性連接至各功能性模塊上的功能性組件，以形成一個功能性強大的水平模塊化集成電路。
全文摘要
本發(fā)明提供一種模塊化集成電路及其制造方法，其中該制造方法包括形成一塊功能性模塊于第一晶圓制作場所，該功能性模塊是在一功能性基板上形成至少一件功能性組件；形成導電層模塊于第二晶圓制作場所，該導電層模塊是在導電層基板上形成至少一導電層；以及借接合步驟使該功能性模塊及導電層模塊互相接合，并使該功能性模塊上至少一功能性組件與該導電層模塊上的導電層形成電性連接通路，以形成一集成電路。這樣制造的模塊化集成電路除可節(jié)省集成電路的制作時間及成本外，還可降低制造風險及提高其制作良率。此外，該模塊化集成電路，也可同時利用該接合的基板，以達成該集成電路封裝的目的，如此可節(jié)省集成電路封裝制造時所需額外的時程及成本。
文檔編號H01L21/70GK1707768SQ20041004792
公開日2005年12月14日 申請日期2004年6月9日 優(yōu)先權(quán)日2004年6月9日
發(fā)明者曾世憲 申請人:曾世憲