專利名稱：半導(dǎo)體器件及其設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其設(shè)計(jì)方法，例如涉及防止因半導(dǎo)體集成電路的電源電壓的變動(dòng)而發(fā)生的噪聲(電源噪聲)和因串?dāng)_噪聲引起的電路誤動(dòng)作的布線布局。
背景技術(shù)：
近年來，隨著LSI的高性能化和高密度化，因集成電路的電源電壓的變動(dòng)而發(fā)生的噪聲及串?dāng)_噪聲作為引起信號波形惡化的重要原因變得不容忽視。當(dāng)希望CMOS電路高速化時(shí)，所生成的噪聲增加是不能回避的問題，而由于MOS的比例法則，必須降低信號電平和供電電壓成為噪聲增加的主要原因。由于噪聲的增大和供電電壓的降低，如限于用現(xiàn)有的技術(shù)和電路結(jié)構(gòu)進(jìn)行設(shè)計(jì)，在高速的CMOS電路中，將使SN比發(fā)生重大惡化。
以下，用


現(xiàn)有的半導(dǎo)體器件。圖12是現(xiàn)有的半導(dǎo)體器件的結(jié)構(gòu)圖，1是假想地表示第(N-1)層布線層(N是2以上的整數(shù))的平面，2是用第(N-1)層布線層形成、構(gòu)成數(shù)據(jù)閂鎖功能(閂鎖電路)的第1信號線，3是用第N層布線層形成的第2信號線。
以下，說明如上所述構(gòu)成的半導(dǎo)體器件的工作。首先，設(shè)在構(gòu)成閂鎖電路的第1信號線2上保持L(低)電平的數(shù)據(jù)。另一方面，當(dāng)在第2信號線3上輸入H(高)電平的信號時(shí)，位于其正下方的閂鎖電路的節(jié)點(diǎn)電位因耦合效應(yīng)而上浮，其結(jié)果是，當(dāng)節(jié)點(diǎn)的電位超過作為判定電平的VDD/2(VDD是電源電位)的情況下，閂鎖電路內(nèi)的數(shù)據(jù)有可能反轉(zhuǎn)。迄今，在以CMOS為基礎(chǔ)的設(shè)計(jì)中，僅靠在襯底上設(shè)置數(shù)個(gè)去耦電容器就能夠得到優(yōu)質(zhì)的功率供給。但是，隨著CMOS高速化，ΔI噪聲(電流噪聲)成為重要的課題，為了降低該噪聲，在現(xiàn)有的技術(shù)中，例如采用擴(kuò)大信號布線的間隔，在該信號布線間設(shè)置屏蔽線，或者內(nèi)部布線中的信號布線采用通常的條帶線路結(jié)構(gòu)、在作為信號布線而形成的布線導(dǎo)體的上下通過絕緣層形成所謂的滿圖形形狀的大面積的接地(Ground)層或者電源層。為防止因這樣的電源電壓變動(dòng)引起的噪聲及因串?dāng)_噪聲引起的惡劣影響的現(xiàn)有技術(shù)例如已在特開平11-274424號公報(bào)中公布。根據(jù)該現(xiàn)有的技術(shù)，通過在存儲單元上設(shè)置接地線屏蔽層，使因電源線的電壓變動(dòng)而發(fā)生的噪聲逃逸到接地線屏蔽層中，就能夠防止在存儲單元內(nèi)保持的數(shù)據(jù)的誤反轉(zhuǎn)。
但是，如上所述，在用擴(kuò)大信號布線間隔及向信號布線間插入屏蔽線或者屏蔽層以降低噪聲的布線結(jié)構(gòu)中，必然會降低電路集成度，從而在謀求高密度化方面成為問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供能夠抑制電路集成度的降低，同時(shí)能夠防止因噪聲引起的電路誤動(dòng)作的半導(dǎo)體器件及其設(shè)計(jì)方法。
本發(fā)明的第1半導(dǎo)體器件是在襯底上從下層開始依次層疊包括第(N-1)層(N是2以上的整數(shù))布線層、第N層布線層、第(N+1)層布線層的3層以上的布線層，在襯底與各布線層的每個(gè)層之間配備了絕緣層的半導(dǎo)體器件，設(shè)置用第(N-1)層布線層形成，構(gòu)成數(shù)據(jù)閂鎖功能部的第1信號線；用第(N+1)層布線層形成，與第1信號線交叉或者一部分重疊配置的第2信號線；以及用第N層布線層形成，配置在第1信號線與第2信號線之間，具有作為屏蔽布線功能的電源布線。
根據(jù)上述第1半導(dǎo)體器件的結(jié)構(gòu)，用電源布線屏蔽因第2信號線的電壓變動(dòng)引起的噪聲，能夠防止數(shù)據(jù)閂鎖功能部的誤動(dòng)作，由于不需要在電源布線之外另外設(shè)置新的屏蔽布線，不用為了另外設(shè)置屏蔽布線而增加新的工序，另外，也不會招致電路集成度的降低。
本發(fā)明的第1半導(dǎo)體器件的設(shè)計(jì)方法是在襯底上從下層開始依次層疊包括第(N-1)層(N是2以上的整數(shù))布線層、第N層布線層的多個(gè)布線層，在襯底與各布線層的每個(gè)層之間配備了絕緣層的半導(dǎo)體器件的設(shè)計(jì)方法，對用第N層布線層形成的電源布線進(jìn)行布局，將布局后的電源布線作為屏蔽布線而識別，配置構(gòu)成半導(dǎo)體器件的多個(gè)功能塊，其中將具有用第(N-1)層布線層形成的信號線、容易受噪聲影響的功能塊配置在作為屏蔽布線而被識別的電源布線的正下部。
本發(fā)明的第2半導(dǎo)體器件的設(shè)計(jì)方法是在第1半導(dǎo)體器件的設(shè)計(jì)方法中，被布局后的電源布線為多個(gè)，而多個(gè)電源布線中僅僅供給了指定信息的電源布線才作為屏蔽布線而被識別的設(shè)計(jì)方法。
根據(jù)上述第1、第2半導(dǎo)體器件的設(shè)計(jì)方法，首先將電源布線進(jìn)行布局，在作為屏蔽布線而被識別的電源布線的正下方，配置容易受噪聲影響的功能塊(例如，在電源控制技術(shù)中，在備用狀態(tài)下，以低電壓進(jìn)行數(shù)據(jù)保持的閂鎖電路部)，由于不需要重新設(shè)置屏蔽布線，不增加新的工藝工序，另外，也不降低電路集成度，能夠防止因電源噪聲和串?dāng)_噪聲引起的功能塊的誤動(dòng)作。
本發(fā)明的第2半導(dǎo)體器件是在襯底上從下層開始依次層疊包括第(N-1)層(N是2以上的整數(shù))布線層、第N層布線層的多個(gè)布線層，在襯底與各布線層的每個(gè)層之間配備了絕緣層的半導(dǎo)體器件，在構(gòu)成半導(dǎo)體器件的3個(gè)以上的功能塊中，將具有用第(N-1)層布線層形成的信號線、容易受噪聲影響的多個(gè)功能塊集中配置在襯底上的一個(gè)部位，配置用第N層布線層形成的屏蔽層，使之覆蓋那些功能塊的正上方。
本發(fā)明的第3半導(dǎo)體器件的設(shè)計(jì)方法是在襯底上從下層開始依次層疊包括第(N-1)層(N是2以上的整數(shù))布線層、第N層布線層的多個(gè)布線層，在襯底與各布線層的每個(gè)層之間配備了絕緣層的半導(dǎo)體器件的設(shè)計(jì)方法，當(dāng)配置構(gòu)成半導(dǎo)體器件的3個(gè)以上的功能塊時(shí)，在3個(gè)以上的功能塊中，將具有用第(N-1)層布線層形成的信號線、容易受噪聲影響的多個(gè)功能塊集中配置在襯底上的一個(gè)部位，配置用第N層布線層形成的屏蔽層，使之覆蓋那些功能塊的正上方。
根據(jù)上述第2半導(dǎo)體器件的結(jié)構(gòu)、第3半導(dǎo)體器件的設(shè)計(jì)方法，將以往分散配置在芯片內(nèi)的屏蔽層集中配置在一個(gè)部位，從而減輕了布線的復(fù)雜性，能夠防止電路集成度的降低，同時(shí)，能夠防止因電源噪聲和串?dāng)_噪聲引起的功能塊的誤動(dòng)作。
本發(fā)明的第3半導(dǎo)體器件是在襯底上層疊多個(gè)布線層，在襯底與各布線層的每個(gè)層之間配備了絕緣層的半導(dǎo)體器件，使用多個(gè)邏輯單元構(gòu)成內(nèi)置的規(guī)定的電路，在規(guī)定的電路中，構(gòu)成容易受噪聲影響的功能塊的邏輯單元的單元上部的整個(gè)面上被附加用多個(gè)布線層中的上層的布線層形成的屏蔽層。
本發(fā)明的第4半導(dǎo)體器件的設(shè)計(jì)方法是用多個(gè)邏輯單元構(gòu)成內(nèi)置在半導(dǎo)體器件中的規(guī)定的電路的半導(dǎo)體器件的設(shè)計(jì)方法，該半導(dǎo)體器件是在襯底上層疊多個(gè)布線層，在襯底與各布線層的每個(gè)層之間配備了絕緣層的半導(dǎo)體器件，預(yù)先準(zhǔn)備用多個(gè)布線層中上層的布線層形成的屏蔽層附加在單元上部的整個(gè)面上的帶屏蔽層的多個(gè)邏輯單元，使用帶屏蔽層的邏輯單元構(gòu)成規(guī)定的電路中容易受噪聲影響的功能塊。
根據(jù)上述第3半導(dǎo)體器件、第4半導(dǎo)體器件的設(shè)計(jì)方法，通過使用帶屏蔽層的邏輯單元設(shè)計(jì)容易受噪聲影響的功能塊，能夠防止因電源噪聲和串?dāng)_噪聲引起的誤動(dòng)作，除此以外，由于在容易受噪聲影響的功能塊的整個(gè)面上形成屏蔽層，能夠減輕重新設(shè)置屏蔽布線情況下那樣的布線的復(fù)雜性，能夠防止電路集成度的降低。
本發(fā)明的第4半導(dǎo)體器件是在襯底上從下層開始依次層疊包括第(N-1)層(N是2以上的整數(shù))布線層、第N層布線層的多個(gè)布線層，在襯底與各布線層的每個(gè)層之間配備了絕緣層的半導(dǎo)體器件，設(shè)置用第(N-1)層布線層形成，構(gòu)成數(shù)據(jù)閂鎖功能部的第1信號線；用第N層布線層形成，與第1信號線交叉或者一部分重疊配置的第2信號線；以及至少將第1信號線的正上方的第2信號線的信號電壓下降到數(shù)據(jù)閂鎖功能部的數(shù)據(jù)保持電壓的電平移位器。
根據(jù)上述第4半導(dǎo)體器件的結(jié)構(gòu)，通過用電平移位器將第2信號線的信號電壓降低到數(shù)據(jù)閂鎖功能部的數(shù)據(jù)保持電壓，從而將因第2信號線的信號電壓的變化引起的數(shù)據(jù)閂鎖功能部內(nèi)的電壓變化抑制在電壓判定電平以下的變化，能夠防止誤動(dòng)作，由于不需要設(shè)置屏蔽層，也不會降低電路集成度。
本發(fā)明的第5半導(dǎo)體器件是在襯底上形成多個(gè)半導(dǎo)體元件，配備了由多層布線連接各半導(dǎo)體元件而成的多個(gè)功能塊的半導(dǎo)體器件，多個(gè)功能塊中的一部分功能塊用在單元上部的整個(gè)面上具有屏蔽層的邏輯單元構(gòu)成，其他的功能塊用不具有屏蔽層的邏輯單元構(gòu)成。
本發(fā)明的第6半導(dǎo)體器件是在第5半導(dǎo)體器件中，覆蓋在用具有屏蔽層的邏輯單元構(gòu)成的功能塊上的屏蔽層兼具電源布線的功能的半導(dǎo)體器件。
本發(fā)明的第7半導(dǎo)體器件是在第6半導(dǎo)體器件中，對兼具電源布線功能的屏蔽層施加恒定電壓的半導(dǎo)體器件。
本發(fā)明的第8半導(dǎo)體器件是在第5半導(dǎo)體器件中，用具有屏蔽層的邏輯單元構(gòu)成的功能塊被動(dòng)態(tài)控制的半導(dǎo)體器件。
本發(fā)明的第9半導(dǎo)體器件是在第5半導(dǎo)體器件中，用具有屏蔽層的邏輯單元構(gòu)成的功能塊的電源電位被控制的半導(dǎo)體器件。
本發(fā)明的第10半導(dǎo)體器件是在第5半導(dǎo)體器件中，用具有屏蔽層的邏輯單元構(gòu)成的功能塊的襯底電位被控制的半導(dǎo)體器件。
對本發(fā)明的第5半導(dǎo)體器件的設(shè)計(jì)方法而言，其中的半導(dǎo)體器件是在襯底上形成多個(gè)半導(dǎo)體元件，配備由多層布線連接各半導(dǎo)體元件而成的多個(gè)功能塊，多個(gè)功能塊中的一部分功能塊用在單元上部的整個(gè)面上具有屏蔽層的邏輯單元構(gòu)成，其他的功能塊用不具有屏蔽層的邏輯單元構(gòu)成的半導(dǎo)體器件，當(dāng)設(shè)計(jì)上述結(jié)構(gòu)的半導(dǎo)體器件時(shí)，具有以下工序根據(jù)用于判定在功能塊上是否需要屏蔽層的指定信息，使用具有屏蔽層的邏輯單元設(shè)計(jì)功能塊的工序；以及根據(jù)指定信息，使用不具有屏蔽層的邏輯單元設(shè)計(jì)功能塊的工序。
本發(fā)明的第6半導(dǎo)體器件的設(shè)計(jì)方法是在第5半導(dǎo)體器件的設(shè)計(jì)方法中，在指定信息中，包括在多條電源布線中，表示施加恒定電位的電源布線的布局位置的位置信息；以及表示設(shè)定在多條電源布線的每一條上的電位的電源信息和表示在多條電源布線中配置在被動(dòng)態(tài)控制的功能塊上的電源布線的動(dòng)態(tài)控制信息中的至少一方的信息的設(shè)計(jì)方法。
根據(jù)上述第5～第10半導(dǎo)體器件的結(jié)構(gòu)，第5及第6半導(dǎo)體器件的設(shè)計(jì)方法，通過使用具有屏蔽層的邏輯單元設(shè)計(jì)容易受噪聲影響的功能塊，能夠防止因電源噪聲和串?dāng)_噪聲引起的誤動(dòng)作，除此以外，由于在容易受噪聲影響的功能塊的整個(gè)面上形成屏蔽層，能夠減輕重新設(shè)置屏蔽布線情況那樣的布線的復(fù)雜化，能夠防止電路集成度的降低。
本發(fā)明的第11半導(dǎo)體器件是在襯底上從下層開始依次層疊包括第(N-1)層(N是2以上的整數(shù))布線層、第N層布線層、第(N+1)層布線層、第(N+2)層布線層的4層以上的布線層，在襯底與各布線層的每個(gè)層之間配備了絕緣層的半導(dǎo)體器件，設(shè)置用第(N-1)層布線層形成，構(gòu)成數(shù)據(jù)閂鎖功能部的第1信號線；用第N層布線層形成，通過絕緣層的通孔連接在第1信號線上，與第1信號線一起構(gòu)成數(shù)據(jù)閂鎖功能部的節(jié)點(diǎn)；用第(N+2)層布線層形成，與節(jié)點(diǎn)交叉或者一部分重疊配置的第2信號線；以及用第(N+1)層布線層形成，配置在節(jié)點(diǎn)與第2信號線之間，具有作為屏蔽布線功能的電源布線。
根據(jù)上述第11半導(dǎo)體器件的結(jié)構(gòu)，用電源布線屏蔽因第2信號線的電壓變動(dòng)引起的噪聲，能夠防止數(shù)據(jù)閂鎖功能部的誤動(dòng)作，由于不需要在電源布線之外設(shè)置新的屏蔽布線，不增加用于另外設(shè)置屏蔽布線的新工序，另外，也不會招致電路集成度的降低。
在上述本發(fā)明的半導(dǎo)體器件及其設(shè)計(jì)方法中，襯底可以是硅半導(dǎo)體襯底，或者也可以是SOI(silicon on insulator絕緣體上的硅)襯底。
如上所述，根據(jù)本發(fā)明，不需要像現(xiàn)有方法那樣擴(kuò)大布線間隔和新形成屏蔽層，還不會招致電路集成度降低，能夠防止因集成電路內(nèi)的噪聲引起的誤動(dòng)作。

圖1是本發(fā)明的第1實(shí)施例中的半導(dǎo)體器件的結(jié)構(gòu)圖。
圖2是表示本發(fā)明的第2實(shí)施例中的半導(dǎo)體器件的設(shè)計(jì)方法的流程圖。
圖3是本發(fā)明的第3實(shí)施例中的半導(dǎo)體器件的布局圖。
圖4A是本發(fā)明的第4實(shí)施例中的半導(dǎo)體器件的邏輯單元庫的單元的平面圖，圖4B是該單元的剖面圖。
圖5是本發(fā)明的第5實(shí)施例中的半導(dǎo)體器件的結(jié)構(gòu)圖。
圖6是表示本發(fā)明的第6實(shí)施例中的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。
圖7是表示本發(fā)明的第6實(shí)施例中的半導(dǎo)體器件的宏單元的剖面結(jié)構(gòu)的一個(gè)示例的圖。
圖8是表示本發(fā)明的第7實(shí)施例中的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。
圖9是表示本發(fā)明的第7實(shí)施例中的半導(dǎo)體器件的設(shè)計(jì)方法的流程圖。
圖10是表示本發(fā)明的第8實(shí)施例中的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。
圖11A是內(nèi)置在本發(fā)明的第9實(shí)施例的半導(dǎo)體器件中的閂鎖電路的電路圖，圖11B是表示該閂鎖電路的布線例的平面圖。
圖12是現(xiàn)有的半導(dǎo)體器件的結(jié)構(gòu)圖。
圖13是表示現(xiàn)有的半導(dǎo)體器件的設(shè)計(jì)方法的流程圖。
具體實(shí)施例方式
現(xiàn)根據(jù)附圖詳細(xì)說明本發(fā)明的實(shí)施例。此外，在以下的說明中，在襯底上形成的布線層從下層開始依次為第1層布線層、第2層布線層、…。例如，后述的第(N-1)層布線層的上面的一個(gè)布線層是第N層布線層。
第1實(shí)施例圖1是表示本發(fā)明的第1實(shí)施例中的半導(dǎo)體器件的結(jié)構(gòu)的圖。在圖1中，11是假想地表示了第(N-1)層布線層(N是2以上的整數(shù))的平面，12是用第(N-1)層布線層形成、構(gòu)成數(shù)據(jù)閂鎖功能(閂鎖電路)的第1信號線，13是用第(N+1)層布線層形成的第2信號線，14是用第N層布線層形成、作為屏蔽布線而設(shè)置的電源布線。
本實(shí)施例的半導(dǎo)體器件是在硅半導(dǎo)體襯底上層疊3層以上的布線層，在硅半導(dǎo)體襯底與各布線層的每個(gè)層之間配備了絕緣層的多層布線結(jié)構(gòu)，具有用第(N-1)層布線層形成、構(gòu)成閂鎖電路的第1信號線12；與第1信號線12交叉或者有一部分重疊配置的部分，用第(N+1)層布線層形成的第2信號線13；以及在第1信號線12與第2信號線13之間用第N層布線層形成的電源布線14。這里，用構(gòu)成閂鎖電路的第(N-1)層布線層形成的第1信號線12配置在第2信號線13的正下方及其附近，用第N層布線層形成的電源布線14被配置成覆蓋住第1信號線12，供給沒有變化的恒定的電位，具有作為屏蔽布線的功能。供給該電源布線14的電位只要是沒有變化的恒定的電位即可，供給VSS(接地電位)或者VDD(電壓電位)。
以下，說明上述結(jié)構(gòu)的半導(dǎo)體器件的工作。首先，使構(gòu)成閂鎖電路的第1信號線12上保持L電平的數(shù)據(jù)。另一方面，當(dāng)在第2信號線13上輸入H電平的信號時(shí)，位于其正下方的閂鎖電路的節(jié)點(diǎn)電位因耦合效應(yīng)而上浮，在節(jié)點(diǎn)的電位超過判定電平VDD/2的情況下，閂鎖電路內(nèi)的數(shù)據(jù)有可能反轉(zhuǎn)。但是，像本實(shí)施例那樣，用第N層布線層作為屏蔽布線而設(shè)置、供給恒定電位的電源布線14能夠消除耦合效應(yīng)，防止閂鎖電路內(nèi)的數(shù)據(jù)變化，防止誤動(dòng)作。
根據(jù)上述本實(shí)施例，通過在構(gòu)成第(N-1)層布線層的閂鎖電路的第1信號線12與用第(N+1)層布線層形成的第2信號線13之間，設(shè)置用第N層布線層形成的電源布線14作為屏蔽布線，能夠用電源布線14屏蔽因第2信號線13的電壓變動(dòng)引起的噪聲(串?dāng)_噪聲)，通過將電源布線14兼用作屏蔽布線，由于不必在電源布線14之外設(shè)置屏蔽布線，不增加新的工藝工序，還不會招致電路集成度的降低。
此外，為了將電源布線14兼用作屏蔽布線，在本實(shí)施例中是以板狀方式形成配置成覆蓋住第1信號線12的電源布線14的，但也可以形成為網(wǎng)格狀或者條帶形狀。
第2實(shí)施例圖2是本發(fā)明的第2實(shí)施例的半導(dǎo)體器件的布局方法的流程圖。以下說明該布局的方法。
如圖13所示，以往集成電路的布局方法的通例是在配置功能塊后，將電源布線進(jìn)行布局的順序。既采用容易受電源噪聲和串?dāng)_噪聲影響的功能塊，例如預(yù)充電電路，又采用對預(yù)充電型的總線和多米諾邏輯等設(shè)置屏蔽層，將能夠成為噪聲源的信號線迂回引至上層的布局方法。但是，根據(jù)本實(shí)施例的布局方法，先實(shí)施電源布線的布局(步驟S1)、將電源布線作為屏蔽布線而識別(步驟S2)、然后，配置構(gòu)成集成電路的多個(gè)功能塊。這時(shí)，將容易受電源噪聲和串?dāng)_噪聲影響的功能塊配置在作為屏蔽布線而被識別的電源布線的下面(步驟S3)。
另外，在多個(gè)存在的電源布線中，通過對作為屏蔽布線而使用的電源布線供給指定信息21，也可以僅僅將供給了指定信息21的電源布線作為屏蔽布線而識別，在它的下面配置容易受噪聲影響的功能塊。
此外，在用第N層布線層形成電源布線的情況下，容易受噪聲影響的功能塊至少是具有用第(N-1)層布線層形成的布線部分的功能塊。
當(dāng)將本布局方法應(yīng)用于第1實(shí)施例的半導(dǎo)體器件的布局的情況下，在對用第N層布線層形成的電源布線14實(shí)施布局后，在將電源布線14作為屏蔽布線而識別的基礎(chǔ)上，在電源布線14的正下部，配置具有用第(N-1)層布線層形成的部分(信號線12等)的閂鎖電路。在這種情況下，能夠防止因配置在電源布線14的上層的第2信號線13的電壓變動(dòng)而引起的噪聲(串?dāng)_噪聲)。
根據(jù)上述本實(shí)施例，在作為屏蔽布線而被識別的電源布線的下面，通過配置容易受噪聲影響的功能塊，由于不必在電源布線之外重新設(shè)置屏蔽層，所以不增加新的工藝工序，還不降低電路集成度，就能夠防止電源噪聲和串?dāng)_噪聲，防止功能塊的誤動(dòng)作。這里，對電源噪聲進(jìn)行說明。例如，當(dāng)進(jìn)行多電源設(shè)計(jì)時(shí)，在用一部分電路塊進(jìn)行電源電壓控制的情況下，在電源電壓的變化點(diǎn)中，在電源電壓以急劇的斜率變化時(shí)，發(fā)生因過沖、下沖引起的噪聲(電源噪聲)。在本實(shí)施例中，能夠防止這樣的電源噪聲。
第3實(shí)施例圖3是表示本發(fā)明的第3實(shí)施例的半導(dǎo)體器件的布局方法的結(jié)構(gòu)圖。在圖3中，31是難以受電源噪聲影響的功能塊，32是容易受噪聲影響的功能塊，33是屏蔽層。
對本實(shí)施例的布局方法而言，在芯片上配置功能塊的情況下，將容易受噪聲影響的多個(gè)功能塊(例如，預(yù)充電電路和多米諾邏輯電路)集中配置在一個(gè)部位，在它的上層用滿圖形形狀(板狀)配置屏蔽層33。在這樣設(shè)計(jì)制作的半導(dǎo)體器件中，通過對屏蔽層33供給VSS或者VDD的恒定電位，能夠防止功能塊32因電源噪聲而引起的誤動(dòng)作。這里，當(dāng)在功能塊32內(nèi)進(jìn)行電源電位(VDD)控制或者襯底電位(VSS)控制的情況下，設(shè)想發(fā)生電源噪聲的控制用的電源布線(未圖示)被配置在比屏蔽層33更靠上層。
此外，在用第N層布線層形成屏蔽層33的情況下，容易受噪聲影響的功能塊32是至少具有用第(N-1)層布線層形成的布線部分的功能塊。
如上所述，根據(jù)本實(shí)施例，通過將以往分散配置在芯片內(nèi)的屏蔽層集中配置在一個(gè)部位，能夠減輕布線的復(fù)雜化。這樣，通過減輕布線的復(fù)雜化，能夠防止電路集成度的降低。
第4實(shí)施例圖4A是表示本發(fā)明的第4實(shí)施例中的半導(dǎo)體器件的邏輯單元庫的單元結(jié)構(gòu)的平面圖，圖4B是圖4A中的A-A′剖面圖。在圖4A、圖4B中，41是在本實(shí)施例中使用的邏輯單元，42是通常的邏輯單元部分，43是屏蔽層。
在本實(shí)施例中，對難以受電源噪聲影響的功能塊，使用由通常的邏輯單元部分42構(gòu)成的通常的邏輯單元進(jìn)行設(shè)計(jì)，對容易受電源噪聲影響的功能塊，使用在通常的邏輯單元部分42的上層預(yù)先設(shè)置了屏蔽層43的邏輯單元41進(jìn)行設(shè)計(jì)。
例如，在將本實(shí)施例應(yīng)用于圖3的結(jié)構(gòu)的情況下，難以受噪聲影響的功能塊31使用通常的邏輯單元進(jìn)行設(shè)計(jì)，容易受噪聲影響的功能塊32和其上的屏蔽層33，能夠使用設(shè)置了屏蔽層43的邏輯單元41進(jìn)行設(shè)計(jì)。
如上所述，根據(jù)本實(shí)施例，除通常的邏輯單元外，還要準(zhǔn)備具有帶屏蔽層的多個(gè)邏輯單元41的單元庫，容易受噪聲影響的功能塊通過使用帶屏蔽層的邏輯單元41進(jìn)行設(shè)計(jì)，能夠省略重新設(shè)置屏蔽布線的工序。這樣設(shè)計(jì)制作的半導(dǎo)體器件除能夠防止因噪聲引起的電路誤動(dòng)作外，由于還在容易受噪聲影響的功能塊的整個(gè)面上形成屏蔽層，所以能夠減輕在配置通常的邏輯單元后，在其上重新設(shè)置屏蔽布線情況下那樣的布線的復(fù)雜化，能夠防止電路集成度的降低。
第5實(shí)施例圖5是本發(fā)明的第5實(shí)施例中的半導(dǎo)體器件的結(jié)構(gòu)圖。在圖5中，51是假想地表示第(N-1)層布線層(N是2以上的整數(shù))的平面、52是用第(N-1)層布線層形成、構(gòu)成數(shù)據(jù)閂鎖功能(閂鎖電路)的第1信號線，53是用第N層布線層形成的第2信號線，54是電平移位器。
本實(shí)施例的半導(dǎo)體器件是在硅半導(dǎo)體襯底上層疊多個(gè)布線層，在硅半導(dǎo)體襯底與各布線層的每個(gè)層之間配備了絕緣層的多層布線結(jié)構(gòu)，它形成為配備了下述部分的結(jié)構(gòu)用第(N-1)層布線層形成、構(gòu)成閂鎖電路的第1信號線52；具有與第1信號線52交叉或者一部分重疊配置的部分，用第N層布線層形成的第2信號線53；以及至少將第1信號線52的正上方的第2信號線53的信號電壓下降到閂鎖電路的數(shù)據(jù)保持電壓的電平移位器54。
以下，說明如上構(gòu)成的半導(dǎo)體器件的工作。首先，使構(gòu)成閂鎖電路的第1信號線52保持L電平的數(shù)據(jù)。另一方面，當(dāng)在第2信號線53上輸入H電平的信號時(shí)，位于其正下方的閂鎖電路的節(jié)點(diǎn)電位因耦合效應(yīng)而上浮，當(dāng)節(jié)點(diǎn)的電位超過作為判定電平的VDD/2的情況下，閂鎖電路內(nèi)的數(shù)據(jù)有可能反轉(zhuǎn)。但是，如本實(shí)施例所示，通過用電平移位器54使閂鎖電路的正上方的信號線53的電壓下降到閂鎖電路的數(shù)據(jù)保持電壓，能夠?qū)⒁蛐盘柧€53的信號電壓的變化而引起的閂鎖電路內(nèi)的電壓變化抑制為電壓判定電平以下的變化，能夠防止誤動(dòng)作。
如上所述，根據(jù)本實(shí)施例，通過設(shè)置電平移位器54，能夠防止閂鎖電路的誤動(dòng)作，由于不需要設(shè)置屏蔽層，也不會降低電路集成度。
第6實(shí)施例圖6是表示本發(fā)明的第6實(shí)施例中的半導(dǎo)體器件的結(jié)構(gòu)的平面圖，圖7是表示該半導(dǎo)體器件的宏單元(＝邏輯單元)的剖面結(jié)構(gòu)的一個(gè)示例圖。
如圖6所示，本實(shí)施例的半導(dǎo)體器件61例如是系統(tǒng)LSI等的半導(dǎo)體芯片，配備配置在襯底(半導(dǎo)體襯底)62上的核心區(qū)域上、用由INV、NAND、RAM和DRAM等構(gòu)成的具有特定功能的多個(gè)宏單元構(gòu)成的功能塊64；為了降低噪聲的影響，用由預(yù)先在上層具有屏蔽層的INV、NAND、RAM和DRAM等構(gòu)成的具有特定功能的多個(gè)宏單元(帶屏蔽層的宏單元)構(gòu)成的功能塊63；以及配置在襯底上的接口區(qū)(I/O區(qū))65上的輸入輸出電路。
如圖7所示，構(gòu)成功能塊63的各個(gè)帶屏蔽層的宏單元有下述結(jié)構(gòu)例如，對具有由3層布線層構(gòu)成的多層布線結(jié)構(gòu)而沒有屏蔽層的宏單元，在其最上層的第3層布線層上，還用第4布線層形成屏蔽層72，使之通過層間絕緣膜覆蓋單元整個(gè)面。這些多層布線層雖然作為通常的信號布線使用，但對于屏蔽層72而言，不與宏單元內(nèi)的電源布線和接地布線(施加接地電位VSS的電源布線)連接，從外部供給恒定的電位(例如VSS)。另外，如果是沒有變化的恒定電壓，也能夠?qū)㈦娫床季€和接地布線作為屏蔽層。
如圖6所示，在該例中，在半導(dǎo)體芯片上用多個(gè)沒有屏蔽層的宏單元構(gòu)成的功能塊64和用多個(gè)帶屏蔽層的宏單元構(gòu)成的功能塊63混合存在。進(jìn)而，如圖7所示，存在用配置在宏單元內(nèi)部的信號線71和配置在宏單元外部、用上層的布線層形成的信號線73在規(guī)定長度的區(qū)間以接近的狀態(tài)并行的部位。這樣，即使在宏單元內(nèi)部的信號線71和外部的信號線73接近的部位，由于在信號線71與信號線73之間插入屏蔽層72，即使在因信號線73的信號變化而發(fā)生噪聲的情況下，該噪聲的傳播被屏蔽層72遮斷，不會對宏單元的內(nèi)部的信號線71帶來惡劣影響。
接著，說明該例的半導(dǎo)體器件的工作。如上所述，在覆蓋在由帶屏蔽層的宏單元構(gòu)成的功能塊上的屏蔽層上，從外部供給恒定的電位(例如VSS)，不與宏單元內(nèi)的電源布線和接地布線連接。因此，屏蔽層保持在同一電位。
因此，如圖7所示，即使在規(guī)定的宏單元內(nèi)部的信號線71和該宏單元的外部的信號線73接近的部位，通過介于兩信號線之間的屏蔽層72，產(chǎn)生惡劣影響的噪聲的傳播被遮斷。例如，作為顯著的示例，可舉出在進(jìn)行電源控制的功能塊內(nèi)具有閂鎖功能的宏單元內(nèi)部的閂鎖節(jié)點(diǎn)為例進(jìn)行說明。首先，信號線71是閂鎖節(jié)點(diǎn)的布線的一部分，宏單元用通常的電源電位VDDA閂鎖從外部輸入的信息。這里，設(shè)輸入的信息是L電平。接著，在功能塊的工作停止的狀態(tài)中，宏單元一邊保持閂鎖了數(shù)據(jù)L的狀態(tài)，一邊為了降低功能塊的功耗，將宏單元的電源電位降低到某恒定電位VDDB(VDDB＜VDDA)以繼續(xù)保持?jǐn)?shù)據(jù)。這時(shí)，假定在信號線73上傳播沒有被電源控制的來自另一功能塊的通常的電源電位VDDA。于是，通過接近的信號線71與信號線73之間的布線間電容，使信號線71的電位發(fā)生上升的變化，從而存在將宏單元的電源電位下降到某恒定電位VDDB而被保持的信號線71的L數(shù)據(jù)被改寫成H數(shù)據(jù)的可能性。因此，如圖7所示，用介于兩信號線71、73之間的屏蔽層72遮斷產(chǎn)生惡劣影響的噪聲的傳播，能夠防止并不想要的數(shù)據(jù)的改寫，能夠防止誤動(dòng)作。
這樣，除能夠防止因噪聲引起的電路誤動(dòng)作外，還由于在用帶屏蔽層的宏單元構(gòu)成的功能塊63的整個(gè)面上形成屏蔽層，能夠減輕在配置沒有屏蔽層的通常的宏單元后，在其上重新設(shè)置屏蔽布線的情況那樣的布線的復(fù)雜性，能夠防止電路集成度的降低。
第7實(shí)施例圖8是表示本發(fā)明的第7實(shí)施例中的半導(dǎo)體器件的結(jié)構(gòu)的平面圖，圖9是表示該第7實(shí)施例中的半導(dǎo)體器件的設(shè)計(jì)方法的流程圖。
在圖8中，81是作為屏蔽層使用的施加恒定電位(例如VSS)的電源布線，82是不作為屏蔽層使用的電源布線，83是容易受噪聲影響的功能塊。
在本實(shí)施例的結(jié)構(gòu)中，與上述第6實(shí)施例的重大不同之處在于如圖8所示那樣使用電源布線81作為屏蔽層這一點(diǎn)。即用圖7所示的帶屏蔽層宏單元構(gòu)成容易受噪聲影響的功能塊83，該宏單元的屏蔽層72是兼作電源布線的結(jié)構(gòu)，由于除此之外的結(jié)構(gòu)與上述第6實(shí)施例大致相同，故省略其說明。
對本實(shí)施例中的設(shè)計(jì)方法而言，除通常的宏單元(沒有屏蔽層的宏單元)外，還要預(yù)先準(zhǔn)備具有帶屏蔽層的多個(gè)宏單元的單元庫，首先，對作為上層布線預(yù)先形成的多條電源布線進(jìn)行布局。該被布局的電源布線的信息是電源布線布局信息91，例如，是關(guān)于呈網(wǎng)格狀和條帶狀配置的電源布線的間隔及線寬和位置等的信息。布線位置信息92是多個(gè)電源布線中施加恒定電位的電源布線的位置(坐標(biāo)平面的位置及層)信息。電源信息93是設(shè)置在多個(gè)各電源布線上的電位的信息，例如，表示某電源布線是總是設(shè)定在同一的電位VDDA上，還是有時(shí)設(shè)定在電位VDDA、有時(shí)設(shè)定在電位VDDB(VDDB＜VDDA)的信息(表示多電源設(shè)定的種類的信息)。布線位置信息92和電源信息93是設(shè)計(jì)者從電源布線布局信息91中取出，使之具有各自的參數(shù)的信息。
在步驟S11中，自動(dòng)設(shè)計(jì)機(jī)根據(jù)布線位置信息92和電源信息93，將從外部僅供給恒定的電位而無電位變化的電源布線作為屏蔽布線，識別該布線的平面位置和層(形成層)。
在步驟S12中，從單元庫中選擇在上述電源布線的層上具有屏蔽層，而且為了形成功能塊所需的宏單元(帶屏蔽層的宏單元)。在步驟S13中，對在步驟S12中被選擇了的宏單元自動(dòng)地進(jìn)行單元配置以合成功能塊。此外，在不需要屏蔽的功能塊的情況下，在步驟S12、S13中，選擇沒有屏蔽層的宏單元以合成功能塊。
如上所述，例如，使用帶屏蔽層的宏單元構(gòu)成容易受噪聲影響的功能塊(特別是被電源控制的功能塊)，使用沒有屏蔽層的宏單元能夠構(gòu)成難以受噪聲影響的功能塊。另外，在容易受噪聲影響的功能塊中，也可以選擇沒有屏蔽層的宏單元，部分構(gòu)成具有難以受噪聲影響的功能的宏單元。
根據(jù)本實(shí)施例，能夠得到與上述第6實(shí)施例大體相同的效果，此外，通過將電源布線用于屏蔽層，由于不需要追加屏蔽層，不增加用于設(shè)置新的屏蔽層的工序，還不會招致電路集成度的降低。另外，如圖13所示，還能夠在單元配置，追加屏蔽層后，省去調(diào)整電源布線的位置的工序(S34)。
第8實(shí)施例圖10是表示本發(fā)明的第8實(shí)施例中的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。在圖10中，101是作為屏蔽層使用、施加恒定電位(例如VSS)的電源布線，102是不作為屏蔽層使用的電源布線，103是被動(dòng)態(tài)控制的功能塊。
在本實(shí)施例中，與上述第7實(shí)施例的重大不同在于如圖10所示，用屏蔽層覆蓋的功能塊是被動(dòng)態(tài)控制的功能塊103。另外，具有動(dòng)態(tài)控制信息94作為指定信息以代替電源信息93(參照圖9)。由于除此以外的結(jié)構(gòu)與上述第7實(shí)施例的結(jié)構(gòu)大體相同，故省略其說明。以下，說明其不同點(diǎn)。
一般可知，被動(dòng)態(tài)控制的功能塊因CLK(時(shí)鐘)的變化而容易受噪聲的影響。作為其應(yīng)對措施，在本實(shí)施例中，與被電源控制的功能塊同樣，用帶屏蔽層的宏單元構(gòu)成被動(dòng)態(tài)控制的功能塊。這里，在某特定位置的施加恒定電位的電源布線101的下面配置被動(dòng)態(tài)控制的功能塊103。因此，在步驟S11前，設(shè)計(jì)者建立動(dòng)態(tài)控制信息94，作為表示從電源布線布局信息91得到的、在某特定位置的電源布線的下面配置的功能塊受到動(dòng)態(tài)控制這樣的情況的信息。在這種情況下，在步驟S11中，自動(dòng)設(shè)計(jì)工具根據(jù)布線位置信息92和動(dòng)態(tài)控制信息94，在被動(dòng)態(tài)控制的功能塊的上面配置，而且將施加恒定電位而無電位變化的電源布線作為屏蔽布線，識別該布線位置和層(形成層)。
根據(jù)本實(shí)施例，在動(dòng)態(tài)電路中，在CLK信號線應(yīng)該完全不變化的時(shí)間中，能夠防止因?yàn)閷㈦娫淳€上的誤操作識別為CLK信號的誤操作而造成的誤動(dòng)作。另外，也提高了對CLK信號線進(jìn)行布局時(shí)的自由度。
第9實(shí)施例圖11A是內(nèi)置在本發(fā)明的第9實(shí)施例中的半導(dǎo)體器件的閂鎖電路(觸發(fā)電路)的電路圖，圖11B是表示該閂鎖電路的布線例的平面圖。在圖11A、圖11B中，111是用第(N-1)層布線層形成的、構(gòu)成閂鎖電路的信號線，112是用第N層布線層形成的信號線，113是用第(N+1)層布線層形成的兼作屏蔽布線的電源布線，114是電源線。兼作屏蔽布線的電源布線113不與宏單元內(nèi)的電源布線及接地布線連接，由外部供給恒定電位(例如VSS)。
如圖11A、圖11B所示，在本實(shí)施例中，與上述第6實(shí)施例的重大的不同之處在于僅僅在構(gòu)成某閂鎖電路的節(jié)點(diǎn)中進(jìn)行信號線的調(diào)換(跨接布線)的部位，才部分地屏蔽。
在本實(shí)施例中，來自其他功能塊的信號線跨過構(gòu)成閂鎖電路的節(jié)點(diǎn)上，在用比保持閂鎖數(shù)據(jù)的電壓更高的電壓發(fā)生信號變化的情況下，因布線間的電容耦合效應(yīng)，存在使保持?jǐn)?shù)據(jù)反轉(zhuǎn)的問題。因此，在布線間電容的影響增大的情況下，配置兼作屏蔽布線的電源布線113，使之重疊在構(gòu)成閂鎖節(jié)點(diǎn)的信號線中，向上層的布線層進(jìn)行調(diào)換的信號線112(跨接布線)的上面，用比其更上1層的第(N+2)層布線層形成來自外部的信號線(例如來自上述另一功能塊的信號線)。通過這樣的結(jié)構(gòu)，有效地減少噪聲的影響，而且能夠極大地抑制因追加屏蔽布線引起的布線自由度的降低。
此外，上述各實(shí)施例中的半導(dǎo)體器件作為在硅半導(dǎo)體襯底上形成的器件進(jìn)行了說明，但也可以在SOI(silicon on insulator絕緣體上的硅)上形成。
權(quán)利要求
1.一種半導(dǎo)體器件，它是在襯底上從下層開始依次層疊包括第(N-1)層(N是2以上的整數(shù))布線層、第N層布線層、第(N+1)層布線層的3層以上的布線層，在上述襯底與上述各布線層的每個(gè)層之間配備了絕緣層的半導(dǎo)體器件，其特征在于設(shè)置用上述第(N-1)層布線層形成，構(gòu)成數(shù)據(jù)閂鎖功能部的第1信號線；用上述第(N+1)層布線層形成，與上述第1信號線交叉或者一部分重疊配置的第2信號線；以及用上述第N層布線層形成，配置在上述第1信號線與上述第2信號線之間，具有作為屏蔽布線功能的電源布線。
2.一種半導(dǎo)體器件，它是在襯底上從下層開始依次層疊包括第(N-1)層(N是2以上的整數(shù))布線層、第N層布線層的多個(gè)布線層，在上述襯底與上述各布線層的每個(gè)層之間配備了絕緣層的半導(dǎo)體器件，其特征在于在構(gòu)成上述半導(dǎo)體器件的3個(gè)以上的功能塊中，將具有用上述第(N-1)層布線層形成的信號線，容易受噪聲影響的多個(gè)功能塊集中配置在上述襯底上的一個(gè)部位，配置用第N層布線層形成的屏蔽層，使之覆蓋那些功能塊的正上方。
3.一種半導(dǎo)體器件，它是在襯底上層疊多個(gè)布線層，在上述襯底與上述各布線層的每個(gè)層之間配備了絕緣層的半導(dǎo)體器件，其特征在于使用多個(gè)邏輯單元構(gòu)成內(nèi)置的規(guī)定的電路，在上述規(guī)定的電路中，構(gòu)成容易受噪聲影響的功能塊的上述邏輯單元的單元上部的整個(gè)面上被附加用上述多個(gè)布線層中的上層的布線層形成的屏蔽層。
4.一種半導(dǎo)體器件，它是在襯底上從下層開始依次層疊包括第(N-1)層(N是2以上的整數(shù))布線層、第N層布線層的多個(gè)布線層，在上述襯底與上述各布線層的每個(gè)層之間配備了絕緣層的半導(dǎo)體器件，其特征在于設(shè)置用上述第(N-1)層布線層形成，構(gòu)成數(shù)據(jù)閂鎖功能部的第1信號線；用上述第N層布線層形成，與上述第1信號線交叉或者一部分重疊配置的第2信號線；以及至少將上述第1信號線的正上方的上述第2信號線的信號電壓降低到上述數(shù)據(jù)閂鎖功能部的數(shù)據(jù)保持電壓的電平移位器。
5.一種半導(dǎo)體器件，它是在襯底上形成多個(gè)半導(dǎo)體元件，配備了由多層布線連接各半導(dǎo)體元件而成的多個(gè)功能塊的半導(dǎo)體器件，其特征在于多個(gè)功能塊中的一部分的上述功能塊用在單元上部的整個(gè)面上具有屏蔽層的邏輯單元構(gòu)成，其他的上述功能塊用不具有上述屏蔽層的邏輯單元構(gòu)成。
6.如權(quán)利要求5所述的半導(dǎo)體器件，其特征在于覆蓋在用具有上述屏蔽層的邏輯單元構(gòu)成的功能塊上的上述屏蔽層兼具電源布線的功能。
7.如權(quán)利要求6所述的半導(dǎo)體器件，其特征在于對兼具上述電源布線功能的屏蔽層施加恒定電壓。
8.如權(quán)利要求5所述的半導(dǎo)體器件，其特征在于用具有上述屏蔽層的邏輯單元構(gòu)成的功能塊被動(dòng)態(tài)控制。
9.如權(quán)利要求5所述的半導(dǎo)體器件，其特征在于用具有上述屏蔽層的邏輯單元構(gòu)成的功能塊的電源電位被控制。
10.如權(quán)利要求5所述的半導(dǎo)體器件，其特征在于用具有上述屏蔽層的邏輯單元構(gòu)成的功能塊的襯底電位被控制。
11.一種半導(dǎo)體器件，它是在襯底上從下層開始依次層疊包括第(N-1)層(N是2以上的整數(shù))布線層、第N層布線層、第(N+1)層布線層、第(N+2)層布線層的4層以上的布線層，在上述襯底與上述各布線層的每個(gè)層之間配備了絕緣層的半導(dǎo)體器件，其特征在于設(shè)置用上述第(N-1)層布線層形成，構(gòu)成數(shù)據(jù)閂鎖功能部的第1信號線；用第N層布線層形成，通過上述絕緣層的通孔連接在上述第1信號線上，與上述第1信號線一起構(gòu)成上述數(shù)據(jù)閂鎖功能部的節(jié)點(diǎn)；用上述第(N+2)層布線層形成，與上述節(jié)點(diǎn)交叉或者一部分重疊配置的第2信號線；以及用上述第(N+1)層布線層形成，配置在上述節(jié)點(diǎn)與上述第2信號線之間，具有作為屏蔽布線功能的電源布線。
12.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述襯底是硅半導(dǎo)體襯底或者SOI襯底。
13.如權(quán)利要求4所述的半導(dǎo)體器件，其特征在于上述襯底是硅半導(dǎo)體襯底或者SOI襯底。
14.如權(quán)利要求5所述的半導(dǎo)體器件，其特征在于上述襯底是硅半導(dǎo)體襯底或者S0I襯底。
15.如權(quán)利要求11所述的半導(dǎo)體器件，其特征在于上述襯底是硅半導(dǎo)體襯底或者SOI襯底。
16.一種半導(dǎo)體器件的設(shè)計(jì)方法，這是在襯底上從下層開始依次層疊包括第(N-1)層(N是2以上的整數(shù))布線層、第N層布線層的多個(gè)布線層，在上述襯底與上述各布線層的每個(gè)層之間配備了絕緣層的半導(dǎo)體器件的設(shè)計(jì)方法，其特征在于對用上述第N層布線層形成的電源布線進(jìn)行布局，將布局后的上述電源布線作為屏蔽布線而識別，配置構(gòu)成上述半導(dǎo)體器件的多個(gè)功能塊，其中將具有用上述第(N-1)層布線層形成的信號線、容易受噪聲影響的功能塊配置在作為上述屏蔽布線而被識別的上述電源布線的正下部。
17.如權(quán)利要求16所述的半導(dǎo)體器件的設(shè)計(jì)方法，其特征在于被布局后的電源布線為多個(gè)，而上述多個(gè)電源布線中，僅僅供給了指定信息的電源布線才作為屏蔽布線而被識別。
18.一種半導(dǎo)體器件的設(shè)計(jì)方法，這是在襯底上從下層開始依次層疊包括第(N-1)層(N是2以上的整數(shù))布線層、第N層布線層的多個(gè)布線層，在上述襯底與上述各布線層的每個(gè)層之間配備了絕緣層的半導(dǎo)體器件的設(shè)計(jì)方法，其特征在于當(dāng)配置構(gòu)成上述半導(dǎo)體器件的3個(gè)以上的功能塊時(shí)，在上述3個(gè)以上的功能塊中，將具有用上述第(N-1)層布線層形成的信號線、容易受噪聲影響的多個(gè)功能塊集中配置在上述襯底上的一個(gè)部位，配置用第N層布線層形成的屏蔽層，使之覆蓋那些功能塊的正上方。
19.一種半導(dǎo)體器件的設(shè)計(jì)方法，這是使用多個(gè)邏輯單元構(gòu)成內(nèi)置在半導(dǎo)體器件上的規(guī)定的電路的半導(dǎo)體器件的設(shè)計(jì)方法，該半導(dǎo)體器件在襯底上層疊多個(gè)布線層，在上述襯底與上述各布線層的每個(gè)層之間配備了絕緣層，其特征在于預(yù)先準(zhǔn)備用上述多個(gè)布線層中上層的布線層形成的屏蔽層附加在單元上部的整個(gè)面上的帶屏蔽層的多個(gè)邏輯單元，使用上述帶屏蔽層的邏輯單元構(gòu)成上述規(guī)定的電路中容易受噪聲影響的功能塊。
20.一種半導(dǎo)體器件的設(shè)計(jì)方法，其特征在于其中的半導(dǎo)體器件是在襯底上形成多個(gè)半導(dǎo)體元件，配備由多層布線連接各半導(dǎo)體元件而成的多個(gè)功能塊，多個(gè)功能塊中的一部分上述功能塊用在單元上部的整個(gè)面上具有屏蔽層的邏輯單元構(gòu)成，其他的上述功能塊用不具有上述屏蔽層的邏輯單元構(gòu)成，當(dāng)設(shè)計(jì)該半導(dǎo)體器件時(shí)，具有下述工序根據(jù)用于判定在上述功能塊上是否需要上述屏蔽層的指定信息，使用具有上述屏蔽層的邏輯單元，設(shè)計(jì)上述功能塊的工序；以及根據(jù)上述指定信息，使用不具有上述屏蔽層的邏輯單元，設(shè)計(jì)上述功能塊的工序。
21.如權(quán)利要求20所述的半導(dǎo)體器件的設(shè)計(jì)方法，其特征在于在上述指定信息中，包括在多條電源布線中，表示施加恒定電位的電源布線的布局位置的位置信息；以及表示設(shè)定在上述多條電源布線的每一條上的電位的電源信息和表示在上述多條電源布線中配置在被動(dòng)態(tài)控制的功能塊上的電源布線的動(dòng)態(tài)控制信息中的至少一方的信息。
全文摘要
本發(fā)明的目的在于實(shí)現(xiàn)能夠防止因噪聲引起的電路誤動(dòng)作的半導(dǎo)體器件而不招致因擴(kuò)大信號布線間隔和向信號布線間插入屏蔽線或者屏蔽層而引起的電路集成度的降低。該半導(dǎo)體器件是在硅半導(dǎo)體襯底上層疊了3層以上的布線層的多層布線結(jié)構(gòu)的半導(dǎo)體器件，配備用第(N－1)層布線層形成，構(gòu)成閂鎖電路的第1信號線；具有與第1信號線交叉或者一部分重疊配置的部分，用第(N+1)層布線層形成的第2信號線；以及在第1信號線與第2信號線之間，在第2信號線的正下部，用第N層布線層形成，具有作為屏蔽布線功能的電源布線。
文檔編號H01L23/52GK1542960SQ20041004342
公開日2004年11月3日 申請日期2004年4月30日 優(yōu)先權(quán)日2003年4月30日
發(fā)明者桂昭仁, 山本裕雄, 雄 申請人:松下電器產(chǎn)業(yè)株式會社