專利名稱：使用互補(bǔ)金屬氧化物半導(dǎo)體工藝制造雙極性晶體管的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置制造方法，具體而言，本發(fā)明涉及一種通過使用用于例如模擬IC、功率IC、RF IC等的設(shè)計的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝來制造雙極性晶體管的方法。
背景技術(shù)：
一般而言，從電流性能、速度及晶粒(grain)來看，雙極性結(jié)型晶體管(BJT)優(yōu)于金屬氧化物半導(dǎo)體晶體管(MOS TR)，因此廣泛用于模擬IC、功率IC、RF IC等的設(shè)計。
然而，作為一種利用BJT的優(yōu)點(diǎn)的工藝和一種CMOS工藝，雙極性-CMOS-DMOS(BCD)工藝是一種用于整合雙極性和CMOS裝置、邏輯電路部分與雙擴(kuò)散MOS(double diffused MOS；DMOS)、功率裝置的功率整合技術(shù)，其缺點(diǎn)為由于其復(fù)雜度而導(dǎo)致制造成本過高。DMOS表示一種使用雙擴(kuò)散工藝所制造的金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)，并且通常用于制造高電壓功率裝置。
圖1a到圖1b為用于說明使用CMOS工藝制造雙極性晶體管的傳統(tǒng)方法的剖視圖。
首先，如圖1a所示，PNP型屬于垂直結(jié)構(gòu)，其中一集電極設(shè)置在一P型襯底上，而一基極和一發(fā)射極設(shè)置在一N型阱中。
而如圖1b所示，NPN型屬于水平結(jié)構(gòu)，其中一發(fā)射極、一基極及一集電極設(shè)置在一P型阱中。
隨后，圖2為用于說明使用CMOS工藝制造雙極性晶體管的傳統(tǒng)方法的工藝流程圖。如圖所示，在步驟S12中執(zhí)行一高電壓深阱及驅(qū)入(drive-in)工藝。
接著，在步驟S14中執(zhí)行一硅的定位氧化(LOCOS)工藝。
接著，在步驟S16及S18中形成邏輯N型阱和邏輯P型阱并且隨后退火處理該些邏輯阱。
在步驟S20中，可以執(zhí)行一可選擇工藝，例如PIP、HR-poly等工藝。
接著，在步驟S22和S24中形成一多晶柵極(poly gate)，并且依序形成NMOS/PMOS LDD源極/漏極。
接著，在步驟S26至S30中形成N+/P+型源極/漏極并隨后退火處理該源極/漏極以及執(zhí)行一CONT～PAD工藝。
因此，在傳統(tǒng)使用CMOS工藝制造BJT晶體管過程中，一寄生BJT會導(dǎo)致較低的增益、穩(wěn)定性及其他特性。結(jié)果，引發(fā)晶體管應(yīng)用領(lǐng)域受到更多限制的問題。

發(fā)明內(nèi)容
本發(fā)明的設(shè)計是考慮到現(xiàn)有技術(shù)的上述問題，因此，本發(fā)明一個目的是提供一種使用CMOS晶體管制造雙極性晶體管的方法，與寄生BJT相比，該方法通過使用一般P型晶片作為基底來額外執(zhí)行一CMOS邏輯工藝及一Nbase和Pbase工藝，而得以拓展雙極性晶體管的應(yīng)用范圍且具有改善的特性、工藝可控制能力等。
本發(fā)明的另一目的是提供一種使用CMOS工藝制造雙極性晶體管的方法，該方法通過在不同于傳統(tǒng)寄生選擇性BJT的適當(dāng)條件下，執(zhí)行Nbase(N型基極)和Pbase(P型基極)離子注入、熱量平衡(heat budget)等，而得以實(shí)現(xiàn)非常穩(wěn)定且改善的BJT特性。
為了實(shí)現(xiàn)上述目的，本發(fā)明提供一種通過使用CMOS工藝制造雙極性晶體管的方法，包括以下步驟在一具有預(yù)定底層結(jié)構(gòu)的半導(dǎo)體襯底中執(zhí)行一高電壓深阱及驅(qū)入(drive-in)工藝；執(zhí)行一硅的定位氧化(LOCOS)工藝；對已經(jīng)過該LOCOS工藝處理后的該半導(dǎo)體執(zhí)行一Nbase和Pbase工藝；形成邏輯N型阱和P型阱并且退火處理該些邏輯阱；形成一多晶柵極，并且依序形成NMOS/PMOS LDD源極/漏極；以及形成N+/P+型源極/漏極、退火處理該源極/漏極，并且依序執(zhí)行一CONT～PAD工藝。
根據(jù)本發(fā)明另一方面，本發(fā)明提供一種通過使用CMOS工藝制造雙極性晶體管的方法，包括以下步驟在一具有預(yù)定底層結(jié)構(gòu)的半導(dǎo)體襯底中執(zhí)行一高電壓深阱及驅(qū)入(drive-in)工藝；執(zhí)行一LOCOS工藝，隨后形成NMOS阱及PMOS阱，然后退火處理該些邏輯阱；形成多晶柵極，并且依序形成一Nbase/Pbase；以及形成NMOS/PMOS LDD源極/漏極、形成N+/P+型源極/漏極、退火處理該源極/漏極，并且依序執(zhí)行一CONT～PAD工藝。


通過參考附圖和以下對實(shí)施例的描述，將可明白本發(fā)明的其他目的及方面，其中圖1a到圖1b為用于說明使用CMOS工藝制造雙極性晶體管的傳統(tǒng)方法的剖視圖；圖2為用于說明使用CMOS工藝制造雙極性晶體管的傳統(tǒng)方法的工藝流程圖；圖3為用于說明根據(jù)本發(fā)明優(yōu)選實(shí)施例的使用CMOS工藝制造雙極性晶體管的方法的平面圖；圖4及圖5為用于說明根據(jù)本發(fā)明優(yōu)選實(shí)施例的使用CMOS工藝制造雙極性晶體管的方法的剖視圖。
圖6a及圖6b為用于說明根據(jù)本發(fā)明優(yōu)選實(shí)施例的使用CMOS工藝制造雙極性晶體管的方法的工藝流程圖；以及圖7為用于說明一半導(dǎo)體裝置的剖視圖，該半導(dǎo)體具有根據(jù)如圖6a及圖6b所示的本發(fā)明優(yōu)選實(shí)施例的工藝所形成的一包括CMOS邏輯和高電壓及BJT裝置的集成結(jié)構(gòu)。
具體實(shí)施例方式
下文中將參考附圖來詳細(xì)說明本發(fā)明的優(yōu)選實(shí)施例。此外，以下實(shí)施例僅供說明用途，而不是限制本發(fā)明的范圍。
圖3至圖7為用于說明根據(jù)本發(fā)明優(yōu)選實(shí)施例的使用CMOS工藝制造雙極性晶體管的方法的平面圖、工藝流程圖及剖視圖。
這里，圖3為用于說明根據(jù)本發(fā)明優(yōu)選實(shí)施例的使用CMOS工藝制造雙極性晶體管的方法的平面圖；而圖4及圖5為用于說明根據(jù)本發(fā)明優(yōu)選實(shí)施例的使用CMOS工藝制造雙極性晶體管的方法的剖視圖。
根據(jù)本發(fā)明優(yōu)選實(shí)施例，作為集電極，優(yōu)選使用采用高電壓工藝的高深結(jié)型阱。對于基極，執(zhí)行一逆行注入(retrograde implantation)，接著通過使用邏輯阱的熱平衡(thermal budget)來減少該基極寬度變化的效應(yīng)，同時，該工藝經(jīng)過整合，從而使得不會影響標(biāo)準(zhǔn)邏輯工藝，由此促進(jìn)工藝的簡化。另外，發(fā)射極由邏輯輕摻雜漏極(LOGIC LDD)和N+和P+型結(jié)型結(jié)構(gòu)所形成。
圖6a及圖6b為用于說明根據(jù)本發(fā)明優(yōu)選實(shí)施例的使用CMOS工藝制造雙極性晶體管的方法的工藝流程圖。
首先，如圖6a所示，在步驟S102中，執(zhí)行一高電壓深阱及驅(qū)入(drive-in)工藝。
接著，在步驟S104中執(zhí)行一硅的定位氧化(LOCOS)工藝，以及接著在步驟S106中執(zhí)行一Nbase和Pbase工藝。
接著，在步驟S108及S110中形成邏輯N型阱和邏輯P型阱并且退火處理該些邏輯阱。
在步驟S112中，可以執(zhí)行一可選擇工藝，例如PIP、HR-poly等工藝。
接著，在步驟S114和S116中形成一多晶柵極，并且依序形成NMOS/PMOS LDD源極/漏極。
接著，在步驟S118至S122中形成N+/P+型源極/漏極、并退火處理該源極/漏極以及隨后執(zhí)行一CONT～PAD工藝。
另一方面，如圖6b所示，在步驟S202中，執(zhí)行一高電壓深阱及驅(qū)入工藝。
接著，在步驟S204中執(zhí)行一硅的定位氧化(LOCOS)工藝，以及在步驟S106中執(zhí)行形成一NMOS阱及一PMOS阱的工藝。
接著，在步驟S208中退火處理該些邏輯阱。
在步驟S210中，可以執(zhí)行可選擇工藝，例如PIP、HR-poly等工藝。
接著，在步驟S212和S214中形成一多晶柵極，并且依序形成一Nbase和一Pbase。
接著，在步驟S216至S222中依序執(zhí)行形成NMOS/PMOS LDD源極/漏極、形成N+/P+型源極/漏極、退火處理該源極/漏極以及一CONT～PAD工藝。
根據(jù)如圖6b所示的本發(fā)明優(yōu)選實(shí)施例的工藝，可以減少步驟S210中的例如PIP、HR-poly等可選擇工藝造成的Nbase寬度變化的效應(yīng)，由此改善易受基極寬度變化影響的特性以及BJT裝置的一致性特性。
圖7為用于說明一半導(dǎo)體裝置的剖視圖，該半導(dǎo)體具有根據(jù)如圖6a及圖6b所示的本發(fā)明優(yōu)選實(shí)施例的工藝所形成的包括CMOS邏輯和高電壓及BJT裝置的集成結(jié)構(gòu)。
前面的實(shí)施例僅僅是實(shí)例，并且不應(yīng)視為限制本發(fā)明。本發(fā)明所教導(dǎo)的內(nèi)容很容易適用于其他類型設(shè)備。本發(fā)明的描述是用來說明本發(fā)明，而不是限制權(quán)利要求書的范圍。對于本領(lǐng)域普通技術(shù)人員而言，各種替代方案、改動和變化是顯而易見的。
從前文可得知，當(dāng)需要改變寄生BJT特性時，使用CMOS工藝的傳統(tǒng)方法會引發(fā)MOS特性及BJT特性偏移，因此與使用CMOS工藝的傳統(tǒng)方法相比，本發(fā)明可達(dá)成改善的BJT特性，并且可以根據(jù)基極設(shè)置條件來獲得所期望的增益和主要參數(shù)特性。
由此，本發(fā)明能夠拓展應(yīng)用范圍且改善BJT特性，并且可用于放大IC、功率IC、RFIC等。
此外，從工藝整合的角度來看，與BCD工藝相比，通過采用CMOS工藝作為基本工藝可大幅降低制造成本。
權(quán)利要求
1.一種使用互補(bǔ)金屬氧化物半導(dǎo)體工藝制造雙極性晶體管的方法，包括以下步驟在一具有預(yù)定底層結(jié)構(gòu)的半導(dǎo)體襯底中執(zhí)行一高電壓深阱及驅(qū)入工藝；執(zhí)行一硅的定位氧化工藝；對已經(jīng)過該硅的定位氧化工藝處理后的該半導(dǎo)體執(zhí)行一Nbase和Pbase工藝；形成邏輯N型阱和P型阱并且退火處理該些邏輯阱；形成一多晶柵極，并且依序形成NMOS/PMOS LDD源極/漏極；以及形成N+/P+型源極/漏極、退火處理該源極/漏極，并且依序執(zhí)行一CONT～PAD工藝。
2.如權(quán)利要求1所述的方法，其中該方法還包括在所述形成一多晶柵極并且依序形成NMOS/PMOS LDD源極/漏極的步驟后，選擇性地執(zhí)行一PIP工藝或HR-poly工藝的步驟。
3.一種使用互補(bǔ)金屬氧化物半導(dǎo)體工藝制造雙極性晶體管的方法，包括以下步驟在一具有預(yù)定底層結(jié)構(gòu)的半導(dǎo)體襯底中執(zhí)行一高電壓深阱及驅(qū)入工藝；執(zhí)行一硅的定位氧化工藝，接著形成一NMOS阱和一PMOS阱，然后退火處理該些邏輯阱；形成一多晶柵極，并且依序形成一Nbase/Pbase；以及形成NMOS/PMOS源極/漏極，形成N+/P+型源極/漏極，退火處理該源極/漏極，并且依序執(zhí)行一CONT～PAD工藝。
4.如權(quán)利要求3所述的方法，其中該方法還包括在所述形成一多晶柵極并且依序形成一Nbase/Pbase的步驟前，選擇性地執(zhí)行一PIP工藝或HR-poly工藝的步驟。
全文摘要
本發(fā)明公開一種使用互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝制造雙極性晶體管的方法，與寄生BJT相比，該方法通過使用一般P型晶片作為基底來額外執(zhí)行一CMOS邏輯工藝及一Nbase(N型基極)和Pbase(P型基極)工藝，而得以拓展應(yīng)用范圍且具有改善的增益和其他特性、工藝可控制能力等。該方法包括以下步驟在一具有預(yù)定底層結(jié)構(gòu)的半導(dǎo)體襯底中執(zhí)行一高電壓深阱及驅(qū)入工藝；執(zhí)行一硅的定位氧化(LOCOS)工藝；對已經(jīng)過該LOCOS工藝處理后的該半導(dǎo)體執(zhí)行一Nbase和Pbase工藝；形成邏輯N型阱和P型阱并且退火處理該些邏輯阱；形成一多晶柵極，并且依序形成NMOS/PMOS LDD源極/漏極；以及形成N+/P+型源極/漏極、退火處理該源極/漏極，并且依序執(zhí)行一CONT～PAD工藝。
文檔編號H01L21/8249GK1534743SQ20041003215
公開日2004年10月6日 申請日期2004年4月1日 優(yōu)先權(quán)日2003年4月1日
發(fā)明者洪大郁 申請人:海力士半導(dǎo)體有限公司