專利名稱：與非門型閃存存儲單元列及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種閃存元件，且特別涉及一種與非門(NAND)型閃存存儲單元(flash memory cell)列及其制造方法。
背景技術(shù)：
閃存元件由于具有可多次進行信息的存入、讀取、擦除等動作，且存入的信息在斷電后也不會消失的優(yōu)點，所以已成為個人電腦和電子設(shè)備所廣泛采用的一種非揮發(fā)性存儲元件。
典型的閃存元件以摻雜的多晶硅制作浮置柵極(Floating Gate)與控制柵極(Control Gate)。而且，控制柵極直接設(shè)置在浮置柵極上，浮置柵極與控制柵極之間以介電層相隔，而浮置柵極與襯底間以隧穿氧化層(Tunnel Oxide)相隔(亦即所謂層疊柵極閃存)。
當對閃存進行信息寫入的操作時，通過在控制柵極與源區(qū)/漏區(qū)施加偏壓，以使電子注入浮置柵極中。在讀取閃存中的信息時，在控制柵極上施加一工作電壓，此時浮置柵極的帶電狀態(tài)會影響其下方溝道(Channel)的開/關(guān)，而此溝道的開/關(guān)即為判斷信息值「0」或「1」的依據(jù)。當閃存在進行信息的擦除時，將襯底、漏(源)區(qū)或控制柵極的相對電位提高，并利用隧穿效應(yīng)使電子由浮置柵極穿過隧穿氧化層而排至襯底或漏(源)極中(即Substrate Erase或Drain(Source)Side Erase)，或是穿過介電層而排至控制柵極中。
在閃存的操作上，通常浮置柵極與控制柵極之間的柵極耦合率(Gate-Coupling Ratio，GCR)越大，其操作所需的工作電壓將越低，而閃存的操作速度與效率就會大大的提高。其中增加?xùn)艠O耦合率的方法，包括了增加浮置柵極與控制柵極間的重疊面積(Overlap Area)。然而，當元件尺寸逐漸往小型化發(fā)展后，公知的控制柵極與浮置柵極的接合面積也會跟著縮減，使存儲的柵極耦合率降低，從而無法提高存儲的效能。
另一方面，目前業(yè)界較常使用的閃存陣列包括或非門(NOR)型陣列結(jié)構(gòu)和與非門(NAND)型陣列結(jié)構(gòu)。由于與非門(NAND)型陣列結(jié)構(gòu)是使各存儲單元串接在一起，其集成度會較或非門(NOR)型陣列結(jié)構(gòu)高。然而，與非門(NAND)型陣列中的存儲單元寫入與讀取的程序較為復(fù)雜，例如，存儲單元的寫入操作與擦除操作都是采用溝道F-N(Fowler-Nordheim)隧穿效應(yīng)，使電子穿過隧穿氧化層注入浮置柵極，并使電子經(jīng)由隧穿氧化層從浮置柵極拉出至襯底中，因此隧穿氧化層在高電壓操作下，就會受到損害，進而影響其可靠性。而且，與非門(NAND)型陣列由于在其中串接了很多存儲單元，因此會有存儲單元的讀取電流較小，從而導(dǎo)致存儲單元的操作速度變慢、無法提高元件效能的問題。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的一個目的為提供一種與非門型閃存存儲單元列，可提高存儲單元效能。
本發(fā)明的又一目的是提供一種與非門型閃存存儲單元列的制造方法，可簡單地制作出高擦除速度的與非門型閃存存儲單元列。
根據(jù)上述與其它目的，本發(fā)明提出一種與非門型閃存存儲單元列，包括多個第一層疊柵極結(jié)構(gòu)、第二層疊柵極結(jié)構(gòu)、控制柵極、浮置柵極、柵間介電層、隧穿介電層、多個摻雜區(qū)以及多個源區(qū)/漏區(qū)。第一層疊柵極結(jié)構(gòu)設(shè)置于一襯底上，且每個第一層疊柵極結(jié)構(gòu)從襯底起依序為一擦除柵極介電層、一擦除柵極與一覆蓋層。第二層疊柵極結(jié)構(gòu)則設(shè)置于襯底上的第一層疊柵極結(jié)構(gòu)兩側(cè)，每一第二層疊柵極結(jié)構(gòu)從襯底起依序為一選擇柵極介電層、一選擇柵極與一覆蓋層?？刂茤艠O則設(shè)置于相鄰第一層疊柵極結(jié)構(gòu)之間和各第二層疊柵極結(jié)構(gòu)與相鄰的第一層疊柵極結(jié)構(gòu)之間。浮置柵極設(shè)置于控制柵極與襯底之間，而各浮置柵極具有一下凹表面，面對各控制柵極，且此下凹表面的邊緣呈尖角狀，其中下凹表面的邊緣低于擦除柵極的頂面。而柵間介電層則設(shè)置于各個控制柵極與各個浮置柵極之間。隧穿介電層則設(shè)置于各個浮置柵極與襯底之間及各個浮置柵極與各個第一層疊柵極結(jié)構(gòu)、第二層疊柵極結(jié)構(gòu)之間。此外，摻雜區(qū)設(shè)置于第一層疊柵極結(jié)構(gòu)下的襯底中，而源區(qū)/漏區(qū)是設(shè)置于除第二層疊柵極結(jié)構(gòu)以外暴露出的襯底中。
本發(fā)明又提出一種與非門型閃存存儲單元列的制造方法，包括先于一襯底中形成摻雜區(qū)與源區(qū)/漏區(qū)，其中源區(qū)/漏區(qū)位于摻雜區(qū)外側(cè)。之后，于襯底上形成多個層疊柵極結(jié)構(gòu)，其中位于摻雜區(qū)上的每一層疊柵極結(jié)構(gòu)至少具有一擦除柵極以及位于與摻雜區(qū)相距一段距離與源區(qū)/漏區(qū)側(cè)邊的每一層疊柵極結(jié)構(gòu)至少具有一選擇柵極。然后，于襯底上形成一隧穿介電層覆蓋襯底、擦除柵極與選擇柵極表面。接著，于層疊柵極結(jié)構(gòu)之間形成浮置柵極，其頂面為一下凹表面且其邊緣呈尖角狀，其中下凹表面的邊緣低于擦除柵極的頂面。然后，于浮置柵極上形成一柵間介電層，再于柵間介電層上形成一控制柵極。
本發(fā)明因為將與非門型閃存存儲單元的浮置柵極設(shè)計成具有下凹表面的形狀，所以不但因為增加浮置柵極與控制柵極的接合面積而增加耦合率，還因為在制作此種浮置柵極實例用熱氧化再去除氧化物的方式，使得最終形成的浮置柵極的下凹表面的邊緣呈尖角狀，故而可以提高擦除速度，進而提高存儲單元效能。
為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉優(yōu)選實施例，并配合附圖，作詳細說明如下。


圖1為根據(jù)本發(fā)明的與非門(NAND)型閃存存儲單元列的結(jié)構(gòu)剖面圖；圖2為圖1中的第II部位的放大圖；圖3A～3F為根據(jù)本發(fā)明的優(yōu)選實施例的與非門型(NAND)閃存存儲單元列的制造流程剖面圖。
附圖標記說明10位線100襯底102、130層疊柵極結(jié)構(gòu)103導(dǎo)體層104隧穿介電層105下凹表面106浮置柵極107邊緣108控制柵極
109層疊結(jié)構(gòu)110柵間介電層112摻雜區(qū)114擦除柵極介電層116擦除柵極118a、128a、111氧化層118b、128b、140介電層120P型阱區(qū)122源區(qū)/漏區(qū)124選擇柵極介電層126選擇柵極具體實施方式
圖1為根據(jù)本發(fā)明的與非門(NAND)型閃存存儲單元(flash memory cell)列的結(jié)構(gòu)剖面圖，在圖1中示出有共用同一條位線(bit line)10的存儲單元列，而每個存儲單元列中具有4個存儲單元。此外，雖然圖1中共用同一條位線10的存儲單元只有4個，但是仍可視實際需要串接適當?shù)臄?shù)目，舉例來說，同一條位線可以串接32至64個存儲單元結(jié)構(gòu)。而以下各圖以一個存儲單元列為例作說明。
請參照圖1，本發(fā)明的與非門(NAND)型閃存存儲單元列結(jié)構(gòu)至少由一襯底100、多個第一層疊柵極結(jié)構(gòu)102、隧穿介電層104、多個浮置柵極(floating gate)106、多個控制柵極(control gate)108、柵間介電層110、摻雜區(qū)112、多個第二層疊柵極結(jié)構(gòu)130與源區(qū)/漏區(qū)122所構(gòu)成。其中，第一層疊柵極結(jié)構(gòu)102由襯底100起依序為擦除柵極介電層114、擦除柵極(erasegate)116以及包括氧化層118a與一介電層118b的覆蓋層(cap layer)。其中，第二層疊柵極結(jié)構(gòu)130系由襯底100起依序為選擇柵極介電層124、選擇柵極(select gate)126以及包括氧化層128a與一介電層128b的覆蓋層。
襯底100例如是P型硅襯底。此外，通常會有一P型阱區(qū)120位于襯底100中，且此P型阱區(qū)120的深度比源區(qū)/漏區(qū)122的深度深。
而第一層疊柵極結(jié)構(gòu)102設(shè)置于襯底100上，且其中的擦除柵極介電層114的材質(zhì)例如是氧化硅、擦除柵極116的材質(zhì)例如是摻雜多晶硅、介電層118b的材質(zhì)例如是氮化硅、氧化層118a例如是四乙基原硅酸鹽(tetraethylorthosilicate，TEOS)氧化層。
控制柵極108與浮置柵極106的層疊結(jié)構(gòu)則設(shè)置于多個第一層疊柵極結(jié)構(gòu)102之間，以及各第二層疊柵極結(jié)構(gòu)130與相鄰的第一層疊柵極結(jié)構(gòu)102之間，其中控制柵極108的材質(zhì)例如是摻雜多晶硅。而浮置柵極106設(shè)置于各控制柵極108與襯底100之間，而各浮置柵極106具有一下凹表面105，此下凹表面105面對各控制柵極108，且下凹表面105的邊緣107呈尖角狀，其中下凹表面105的邊緣低于擦除柵極116的頂面。而控制柵極108與浮置柵極106所構(gòu)成的多個層疊結(jié)構(gòu)109與各層疊柵極結(jié)構(gòu)102交錯排列。
摻雜區(qū)112設(shè)置于第一層疊柵極結(jié)構(gòu)102下的襯底100中，而使各層疊柵極結(jié)構(gòu)109串聯(lián)連接在一起。而源區(qū)/漏區(qū)122是設(shè)置于除第二層疊柵極結(jié)構(gòu)130以外暴露出的襯底100中。
隧穿介電層104則設(shè)置于各浮置柵極106與襯底100之間及各浮置柵極106與層疊柵極結(jié)構(gòu)102之間，其中隧穿介電層104的材質(zhì)例如是氧化硅。而柵間介電層110設(shè)置于控制柵極108與浮置柵極106之間，柵間介電層110的材質(zhì)例如是氧化硅/氮化硅/氧化硅、氮化硅/氧化硅或氧化硅/氮化硅等。
在上述與非門(NAND)型閃存存儲單元列的結(jié)構(gòu)中，由于浮置柵極106設(shè)計成具有下凹表面105，所以可增加浮置柵極106與控制柵極108的接合面積而增加存儲單元的柵極耦合率(coupling ratio)，使其操作所需的工作電壓將更低，從而提高存儲單元的操作速度與效能。
此外，若只從一個存儲單元結(jié)構(gòu)來看，則請參考圖2，其為圖1中的第II部位的放大圖。
請參照圖2，本發(fā)明的與非門(NAND)型閃存存儲單元中的各個構(gòu)件(element)與圖1為相同附圖標記的，即為相同構(gòu)件。而且，其中的浮置柵極106除了因為具有下凹表面105而可增加存儲單元的柵極耦合率的外，此下凹表面105的邊緣107因為是呈尖角狀，所以根據(jù)尖端放電的原理，會使得擦除速度加快。
而前述存儲單元列的制作可參考以下圖3A～3E，其為根據(jù)本發(fā)明的優(yōu)選實施例的與非門型(NAND)閃存存儲單元列的制造流程剖面圖。
請先參照圖3A，提供一襯底100，此襯底已形成元件隔離結(jié)構(gòu)(未圖示)，以定義出有源區(qū)。然后，于此襯底100中形成多個摻雜區(qū)112與多個源區(qū)/漏區(qū)122，其中源區(qū)/漏區(qū)122位于摻雜區(qū)112外側(cè)。而且，假使襯底100是P型硅襯底時，通常在形成摻雜區(qū)112與源區(qū)/漏區(qū)122之前，會先在此襯底100中形成一P型阱區(qū)120，且此P型阱區(qū)120的深度會比摻雜區(qū)112的深度深。
接著，請參照圖3B，于襯底100上形成多個第一及第二層疊柵極結(jié)構(gòu)102、130，其中位于摻雜112區(qū)上的每個第一層疊柵極結(jié)構(gòu)102至少具有一擦除柵極116以及位于與摻雜區(qū)112相距一段距離與源區(qū)/漏區(qū)122側(cè)邊的每個第二層疊柵極結(jié)構(gòu)130至少具有一選擇柵極126。第一層疊柵極結(jié)構(gòu)102例如是由一擦除柵極介電層114、一擦除柵極116與包括氧化層118a與一介電層118b的覆蓋層所構(gòu)成。而第二層疊柵極結(jié)構(gòu)130例如是由選擇柵極介電層124、選擇柵極126以及包括氧化層128a與介電層128b的覆蓋層所構(gòu)成。其中，形成第一及第二層疊柵極結(jié)構(gòu)102、130的步驟包括先于襯底100上依序形成一第一介電層、一導(dǎo)體層、氧化層以及一第二介電層，其中第一介電層的材質(zhì)例如是氧化硅、導(dǎo)體層的材質(zhì)例如是摻雜多晶硅、第二介電層的材質(zhì)例如是氮化硅。其中，于襯底100上形成第一介電層的方法如熱氧化法。之后，定義第二介電層、氧化層、導(dǎo)體層以及第一介電層，以形成介電層118b、氧化層118a、擦除柵極116以及擦除柵極介電層114與介電層128b、氧化層128a、選擇柵極126以及選擇柵極介電層124，其中氧化層118a、128a譬如是四乙基原硅酸鹽(TEOS)氧化層。
然后，請參照圖3C，于襯底100上形成一隧穿介電層104覆蓋襯底100、擦除柵極116與選擇柵極126表面，其中隧穿介電層104的材質(zhì)例如氧化硅，且形成此隧穿介電層104的方法如熱氧化法。接著，于層疊柵極結(jié)構(gòu)102、130之間形成一導(dǎo)體層103，再去除部分導(dǎo)體層103，使其上表面低于第一及第二層疊柵極結(jié)構(gòu)102、130的頂面。其中，去除部分導(dǎo)體層103的方法譬如是回蝕刻法(etch back)。
之后，請參照圖3D，氧化導(dǎo)體層103的上表面，以使導(dǎo)體層103的上表面上形成氧化層111，其中氧化導(dǎo)體層103的上表面的方法包括濕式氧化法。由于濕式氧化法會消耗部分導(dǎo)體層103，所以會使最終形成的氧化層111呈現(xiàn)中間厚、兩端尖銳類似「鳥嘴(Bird’s Beak)」的形狀。
接著，請參照圖3E，去除氧化層111(請見圖3D)，以形成浮置柵極106，其上表面為一下凹表面105且此面的邊緣107呈尖角狀，其中下凹表面105的邊緣低于擦除柵極116的頂面。隨后，于浮置柵極106上形成一柵間介電層110，再于柵間介電層110上形成控制柵極108。其中，形成控制柵極108的步驟例如于襯底100上先形成一導(dǎo)體層(未示出)，再去除部分導(dǎo)體層，直到暴露介電層118b的上表面，其中去除部分導(dǎo)體層的方法如回蝕刻法或化學機械研磨法(CMP)。
然后，請參照圖3F，通常還可以在存儲單元列形成后覆蓋一層介電層140于襯底100上，再于介電層140上形成與源/漏極122電性相連的位線10。
雖然本實施方式未提到整個與非門型閃存存儲單元列的制造方法，但是本領(lǐng)域的普通技術(shù)人員應(yīng)可由上述存儲單元的制造方法，來推論出依據(jù)本發(fā)明的概念所執(zhí)行的與非門型閃存存儲單元列的制造方法。
綜上所述，本發(fā)明的特點之一是將與非門型閃存存儲單元的浮置柵極設(shè)計成具有下凹表面的形狀，所以不但因為增加浮置柵極與控制柵極的接合面積而增加耦合率，還因為浮置柵極具有下凹表面，且其呈尖角狀的邊緣低于擦除柵極頂面，故而可以提高擦除速度，進而提高存儲單元效能。
此外，本發(fā)明的另一特點是在制作邊緣呈尖角狀的浮置柵極時先采用熱氧化工藝，再將熱氧化所形成的氧化物去除，使得最終形成的浮置柵極具有下凹表面，并且其邊緣呈尖角狀，故而可以提高擦除速度，進而提高存儲單元效能。
而且，本發(fā)明在浮置柵極與控制柵極之間設(shè)置有擦除柵極，所以當存儲單元列在進行擦除操作時，將不需要使電子經(jīng)由隧穿氧化層從浮置柵極拉出至襯底中。因此，本發(fā)明的隧穿氧化層受到損害的次數(shù)將減少，進而保持可靠性，并可增加其壽命。
雖然本發(fā)明已以優(yōu)選實施例披露如上，然而其并非用以限定本發(fā)明，本領(lǐng)域的普通技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種的改動與潤飾，因此本發(fā)明的保護范圍應(yīng)當以所附的權(quán)利要求書所界定者為準。
權(quán)利要求
1.一種與非門型閃存存儲單元列，包括一襯底；多個第一層疊柵極結(jié)構(gòu)，設(shè)置于該襯底上，每一所述第一層疊柵極結(jié)構(gòu)從該襯底起依序為一擦除柵極介電層、一擦除柵極與一覆蓋層；兩個第二層疊柵極結(jié)構(gòu)，設(shè)置于該襯底上的所述第一層疊柵極結(jié)構(gòu)最外兩側(cè)，每一所述第二層疊柵極結(jié)構(gòu)從該襯底起依序為一選擇柵極介電層、一選擇柵極與一覆蓋層；多個控制柵極，設(shè)置于所述第一層疊柵極結(jié)構(gòu)之間和各所述第二層疊柵極結(jié)構(gòu)與相鄰的各所述第一層疊柵極結(jié)構(gòu)之間；多個浮置柵極，設(shè)置于所述控制柵極與該襯底之間，而各所述浮置柵極具有一下凹表面，該下凹表面面對各所述控制柵極，且該下凹表面的邊緣呈尖角狀，其中該下凹表面的邊緣低于該擦除柵極的頂面；一柵間介電層，設(shè)置于各所述控制柵極與各所述浮置柵極之間；一隧穿介電層，設(shè)置于各所述浮置柵極與該襯底之間及各所述浮置柵極與所述第一層疊柵極結(jié)構(gòu)、所述第二層疊柵極結(jié)構(gòu)之間；多個摻雜區(qū)，設(shè)置于所述第一層疊柵極結(jié)構(gòu)下的該襯底中；以及多個源區(qū)/漏區(qū)，設(shè)置于除所述第二層疊柵極結(jié)構(gòu)以外的暴露出的該襯底中。
2.如權(quán)利要求1所述的與非門型閃存存儲單元列，其中該隧穿介電層的材質(zhì)包括氧化硅。
3.如權(quán)利要求1所述的與非門型閃存存儲單元列，其中該柵間介電層的材質(zhì)包括氧化硅/氮化硅/氧化硅、氮化硅/氧化硅或氧化硅/氮化硅。
4.如權(quán)利要求1所述的與非門型閃存存儲單元列，其中該覆蓋層包括氧化層以及一介電層，位于該氧化層上。
5.如權(quán)利要求1所述的與非門型閃存存儲單元列，還包括一P型阱區(qū)，位于該襯底中，該P型阱區(qū)的深度比所述源區(qū)/漏區(qū)的深度深。
6.一種與非門型閃存存儲單元列的制造方法，包括于一襯底中形成多個摻雜區(qū)與多個源區(qū)/漏區(qū)，其中所述源區(qū)/漏區(qū)位于所述摻雜區(qū)外側(cè)；于該襯底上形成多個層疊柵極結(jié)構(gòu)，其中位于所述摻雜區(qū)上的每一所述層疊柵極結(jié)構(gòu)至少具有一擦除柵極以及位于與所述摻雜區(qū)相距一段距離與所述源區(qū)/漏區(qū)側(cè)邊的每一所述層疊柵極結(jié)構(gòu)至少具有一選擇柵極；于該襯底上形成一隧穿介電層，覆蓋該襯底、該擦除柵極與該選擇柵極表面；于所述層疊柵極結(jié)構(gòu)之間形成多個浮置柵極，所述浮置柵極的頂面為一下凹表面且其邊緣呈尖角狀，其中該下凹表面的邊緣低于該擦除柵極的頂面；于所述浮置柵極上形成一柵間介電層；以及于該柵間介電層上形成一控制柵極。
7.如權(quán)利要求6所述的與非門型閃存存儲單元列的制造方法，其中于所述層疊柵極結(jié)構(gòu)之間形成所述浮置柵極的步驟包括于所述層疊柵極結(jié)構(gòu)之間形成一第一導(dǎo)體層；去除部分該第一導(dǎo)體層，使該第一導(dǎo)體層的上表面低于所述層疊柵極結(jié)構(gòu)的頂面；氧化該第一導(dǎo)體層的上表面，以便于該第一導(dǎo)體層的上表面形成氧化層；以及去除該氧化層，以形成所述浮置柵極。
8.如權(quán)利要求7所述的與非門型閃存存儲單元列的制造方法，其中氧化該第一導(dǎo)體層的上表面的方法包括濕式氧化法。
9.如權(quán)利要求7所述的與非門型閃存存儲單元列的制造方法，其中去除部分該第一導(dǎo)體層的方法包括回蝕刻法。
10.如權(quán)利要求6所述的與非門型閃存存儲單元列的制造方法，其中于所述層疊柵極結(jié)構(gòu)之間形成該控制柵極的步驟包括于該襯底上形成一第二導(dǎo)體層；以及去除部分該第二導(dǎo)體層，直到暴露所述層疊柵極結(jié)構(gòu)的上表面。
11.如權(quán)利要求10所述的與非門型閃存存儲單元列的制造方法，其中去除部分該第二導(dǎo)體層的方法包括回蝕刻法或化學機械研磨法。
12.如權(quán)利要求6所述的與非門型閃存存儲單元列的制造方法，其中該隧穿介電層的材質(zhì)包括氧化硅。
13.如權(quán)利要求12所述的與非門型閃存存儲單元列的制造方法，其中形成該隧穿介電層的方法包括熱氧化法。
14.如權(quán)利要求6所述的與非門型閃存存儲單元列的制造方法，其中該柵間介電層的材質(zhì)包括氧化硅/氮化硅/氧化硅、氮化硅/氧化硅或氧化硅/氮化硅。
15.如權(quán)利要求6所述的與非門型閃存存儲單元列的制造方法，其中于該襯底上形成所述層疊柵極結(jié)構(gòu)的步驟包括于該襯底上依序形成一第一介電層、一第三導(dǎo)體層、氧化層以及一第二介電層；以及定義該第二介電層、該氧化層、該第三導(dǎo)體層以及該第一介電層，以于所述摻雜區(qū)上形成一覆蓋層、一擦除柵極以及一擦除柵極介電層以及與所述摻雜區(qū)相距一段距離與所述源區(qū)/漏區(qū)側(cè)邊形成另一覆蓋層、一選擇柵極以及一選擇柵極介電層。
16.如權(quán)利要求15所述的與非門型閃存存儲單元列的制造方法，其中于該襯底上形成該第一介電層的方法包括熱氧化法。
全文摘要
一種與非門型閃存存儲單元列及其制造方法。其存儲單元列，包括第一、第二層疊柵極結(jié)構(gòu)；控制、浮置柵極；柵間介電層、隧穿介電層、摻雜區(qū)以及源區(qū)/漏區(qū)。第一層疊柵極結(jié)構(gòu)具有擦除柵極介電層、擦除柵極與覆蓋層。第二層疊柵極結(jié)構(gòu)具有選擇柵極介電層、選擇柵極與覆蓋層?？刂茤艠O位于各第一層疊柵極結(jié)構(gòu)之間和各第二層疊柵極結(jié)構(gòu)與相鄰的第一層疊柵極結(jié)構(gòu)之間。浮置柵極位于控制柵極與襯底之間，且其具有邊緣呈尖角狀的下凹表面。而柵間介電層位于控制與浮置柵極之間。隧穿介電層則位于浮置柵極與襯底之間。此外，摻雜區(qū)位于第一層疊柵極結(jié)構(gòu)下，而源區(qū)/漏區(qū)位于除第二層疊柵極結(jié)構(gòu)以外暴露出的襯底中。
文檔編號H01L21/8239GK1674289SQ20041003122
公開日2005年9月28日 申請日期2004年3月26日 優(yōu)先權(quán)日2004年3月26日
發(fā)明者陳世昌, 許正源, 洪至偉 申請人:力晶半導(dǎo)體股份有限公司