專利名稱：閃速存儲器的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲元件的制造方法，且特別涉及一種閃速存儲器及浮置柵極的制造方法。
背景技術(shù)：
閃速存儲器是一種可電除且可程序化的只讀存儲器(Electrically ErasableProgrammable Read-Only Memory，EEPROM)，其具有可寫入、可抹除以及斷電后仍可保存數(shù)據(jù)的優(yōu)點，因此是個人計算機和電子設備所廣泛采用的一種存儲元件。此外，閃速存儲器為一種非揮發(fā)性存儲(Non-Volatile Memory，NVM)元件，其具有非揮發(fā)性存儲器體積小、存取速度快及耗電量低的優(yōu)點，且因其數(shù)據(jù)抹除(Erasing)時采用「一塊一塊」(Block by Block)抹除的方式，所以更具有操作速度快的優(yōu)點。
典型的閃速存儲器元件用摻雜的多晶硅制作浮置柵極(Floating Gate)與控制柵極(Control Gate)。而且，控制柵極直接設置在浮置柵極上，浮置柵極與控制柵極之間用介電層相隔，而浮置柵極與襯底間用穿隧氧化層(Tunneling Oxide)相隔(亦即所謂堆棧柵極閃速存儲器)。此閃速存儲器元件是利用控制柵極上所施加的正或負電壓來控制浮置柵極中的電荷的注入與排出，以達到存儲的功能。
圖1A至圖1B所繪示為現(xiàn)有一種閃速存儲器元件的部分制造流程剖面示意圖。
請參照圖1A，提供襯底100，且在襯底100中已形成有多個元件隔離結(jié)構(gòu)102以定義出元件的有源區(qū)104，而且在有源區(qū)104的襯底100上已形成有穿隧介電層106。
然后，于襯底100上形成一層導體層108，以覆蓋元件隔離結(jié)構(gòu)102與穿隧介電層106。接著，進行平坦化工藝，移除部分的導體層108，并且使得導體層108的頂部表面平坦。
之后，請參照圖1B，構(gòu)圖導體層108，以形成暴露部分元件隔離結(jié)構(gòu)102的多個溝槽107，且所保留下來的導體層108作為浮置柵極110。然后，于襯底100上形成柵極間介電層112，以覆蓋浮置柵極110。接著，于柵極間介電層112上形成控制柵極114。
在上述工藝中，由于利用化學機械研磨法(Chemical MechanicalPolishing，CMP)來平坦化導體層108，而在進行化學機械研磨的過程中并無終止層作為研磨終止的參考依據(jù)。因此，每次工藝所保留下來的導體層108的厚度不一，即浮置柵極110的厚度無法獲得有效地控制。
另一方面，若浮置柵極與控制柵極之間的柵極耦合率(Gate Couple Ratio，GCR)越大，則其操作所需的工作電壓將越低。而提高柵極耦合率的方法包括增加柵極間介電層的電容或減少穿遂氧化層的電容。其中，增加柵極間介電層電容的方法為增加控制柵極層與浮置柵極之間所夾的面積。因此，若所形成的溝槽107的尺寸越小，則浮置柵極與控制柵極之間所夾的面積會越大，柵極耦合率越大。然而，在構(gòu)圖導體層108的過程中，溝槽107的尺寸受到微影蝕刻工藝其對于微小尺寸的工藝限制，即無法形成更微小的溝槽107。因此使得控制柵極與浮置柵極之間所夾的面積無法更進一步增加，進而影響元件的性能。
發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的就是提供一種閃速存儲器的制造方法，以增加浮置柵極與控制柵極之間的柵極耦合率，進而提高元件效能。
本發(fā)明的再一目的是提供一種浮置柵極的制造方法，以解決現(xiàn)有浮置柵極厚度不易控制的問題。
本發(fā)明提出一種閃速存儲器的制造方法，此方法是先提供襯底，且此襯底上已依序形成有穿隧介電層與圖案化的掩模層。之后，以此掩模層為蝕刻掩模，構(gòu)圖穿隧介電層與襯底，以于襯底中形成多個溝槽。然后，于這些溝槽中填入絕緣材料，以形成多個元件隔離結(jié)構(gòu)。接著，于襯底上形成犧牲材料層，以覆蓋掩模層與元件隔離結(jié)構(gòu)。之后，構(gòu)圖犧牲材料層，以于元件隔離結(jié)構(gòu)上形成犧牲層。繼之，移除掩模層，以暴露出穿隧介電層。然后，于襯底上形成導體層。接著，移除部分的導體層直到暴露出犧牲層的頂部，以形成浮置柵極，其中移除部分的體層直到暴露出犧牲層的頂部的方法可為化學機械研磨法，且導體層的材質(zhì)與犧牲層的材質(zhì)具有不同的蝕刻選擇性。接著，移除犧牲層。之后，于襯底上形成柵極間介電層，以覆蓋浮置柵極。繼之，于柵極間介電層上形成控制柵極。然后，于控制柵極兩側(cè)的襯底中分別形成源極區(qū)與漏極區(qū)。
由于本發(fā)明所形成的閃速存儲器其浮置柵極的厚度與犧牲材料層的厚度有關(guān)，因此浮置柵極的厚度可藉由所形成的犧牲材料層的厚度來決定，于是浮置柵極的厚度可以獲得較好地控制。
此外，由于本發(fā)明可以藉由形成微小尺寸的犧牲層來提升控制柵極與浮置柵極之間所夾的面積，因此柵極耦合率可以獲得提升，進而提高元件效能。
本發(fā)明提出一種浮置柵極的制造方法，此方法先提供襯底，且此襯底中包括有多個元件隔離結(jié)構(gòu)以定義出有源區(qū)，且此有源區(qū)的襯底上依序形成有穿隧介電層與掩模層。然后，于襯底上形成犧牲層。接著，對此犧牲層進行微影蝕刻工藝，以保留下位于這些元件隔離結(jié)構(gòu)上的犧牲層。之后，移除掩模層，以暴露出穿隧介電層。繼之，于襯底上形成導體層。接著，移除部分的導體層直到暴露出犧牲層的頂部。其中移除部分的導體層直到暴露出犧牲層的頂部的方法例如是化學機械研磨法，且此導體層的材質(zhì)與犧牲層的材質(zhì)具有不同的蝕刻選擇性。然后，移除犧牲層。
由于本發(fā)明所形成的浮置柵極其厚度與犧牲層的厚度有關(guān)，因此浮置柵極的厚度可藉由所形成的犧牲層的厚度來決定，于是浮置柵極的厚度可以獲得較好地控制。
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特舉優(yōu)選實施例，并配合附圖，作詳細說明如下。
圖1A至圖1B所繪示為現(xiàn)有一種閃速存儲器的制造流程剖面示意圖；圖2A至圖2E所繪示為本發(fā)明優(yōu)選實施例的一種閃速存儲器的制造流程剖面示意圖。
附圖標記說明100、200襯底102、214 元件隔離結(jié)構(gòu)104、204有源區(qū) 106、206、206a穿隧介電層107、212溝槽108、208、208a、218、218a導體層
110、220浮置柵極 112、222柵極間介電層114、224控制柵極 202 開口210 掩模層 216 犧牲材料層216a犧牲層具體實施方式
圖2A至圖2E所示，其繪示依照本發(fā)明一優(yōu)選實施例的一種閃速存儲器的制造流程剖面示意圖。
首先，請參照圖2A，提供襯底200，此襯底200例如是硅襯底。然后，在襯底200上依序形成穿隧介電層206、導體層208與圖案化的掩模層210。圖案化的掩模層210具有開口202，此開口202暴露后續(xù)預定形成元件隔離結(jié)構(gòu)的區(qū)域。
其中，穿隧介電層206的材質(zhì)例如是氧化硅，其形成方法例如是熱氧化法，而所形成的厚度例如是70埃至90埃。此外，導體層208的材質(zhì)例如是摻雜多晶硅，其形成方法例如是利用化學氣相沉積法形成一層未摻雜多晶硅層(未繪示)后，進行離子注入步驟以形成之，而所形成的厚度例如是500埃至1000埃。另外，掩模層210的材質(zhì)包括與導體層208、穿隧介電層206及襯底200具有不同蝕刻選擇性的材質(zhì)，其例如是氮化硅，且其厚度例如是1000埃至1500埃。構(gòu)圖掩模層210的方法例如是微影蝕刻技術(shù)。
之后，請參照圖2B，以圖案化的掩模層210為蝕刻掩模，移除部分導體層208、穿隧介電層206，并于襯底200中形成多個溝槽212，而于襯底200上留下穿隧介電層206a與導體層208a。其中，所形成的溝槽212的深度例如是3000埃至4000埃。
然后，于溝槽212中填入絕緣材料，以形成多個元件隔離結(jié)構(gòu)2 14，并定義出有源區(qū)204。元件隔離結(jié)構(gòu)214的形成方法例如是利用高密度等離子化學氣相沉積法(High Density Plasma Chemical Vapor Deposition，HDP-CVD)，形成一整層絕緣材料層(未繪示)后，再利用化學機械研磨法移除溝槽212以外的絕緣材料層以形成之。
值得注意的是，在上述的步驟中先形成穿隧介電層206，再進行形成元件隔離結(jié)構(gòu)214的相關(guān)步驟。因此可以避免因先形成元件隔離結(jié)構(gòu)214，而于后續(xù)進行熱工藝以形成穿隧介電層206的過程中，造成在鄰近元件隔離結(jié)構(gòu)214處形成鳥嘴(Bird’s Beak)，進而影響元件效能的問題。
接著，于襯底200上形成犧牲材料層216，以覆蓋掩模層210與元件隔離結(jié)構(gòu)214。其中，犧牲材料層216的材質(zhì)包括與后續(xù)所形成的導體層的材質(zhì)具有不同蝕刻選擇性的材料，例如是氮化硅。此犧牲材料層216的形成方法例如是化學氣相沉積法，而所形成的厚度例如是1000埃至2000埃。
之后，請參照圖2C，構(gòu)圖犧牲材料層216，以于元件隔離結(jié)構(gòu)214上形成犧牲層216a。在本實施例中，由于犧牲材料層216與掩模層210的材質(zhì)為相同(例如皆為氮化硅)，因此在構(gòu)圖犧牲材料層216的過程，一并移除掩模層210。而導體層208a由于與犧牲材料層216及掩模層210具有不同的蝕刻選擇性，因此可以被保留下來。
然后，于襯底200上形成導體層218。由于導體層218下方已先形成有導體層208a，因此導體層218可更易形成于其上。此外，導體層218的材質(zhì)例如是摻雜多晶硅，其形成方法例如是利用化學氣相沉積法形成一層未摻雜多晶硅層(未繪示)后，進行離子注入步驟以形成之。
之后，請參照圖2D，移除部分的導體層218直到暴露出犧牲層216a的頂部，且保留下來的導體層218a與導體層208a構(gòu)成浮置柵極220。其中，移除部分的導體層218直到暴露出犧牲層216a的頂部的方法例如是化學機械研磨法，且在研磨的過程中以與其具有不同蝕刻選擇性的犧牲層216a作為研磨終止層，因此所保留下來的導體層218a的厚度會與犧牲層216a的厚度相同。于是，浮置柵極220的厚度可以獲得較好地控制。換言之，在每一次工藝中，導體層218a的厚度可以藉由形成相同厚度的犧牲層216a而保持一致，進而使得浮置柵極220的厚度保持一致。
此外，在先前形成犧牲層216a的過程中，由于可以形成尺寸較小的犧牲層216a，因此可以增加導體層218a的尺寸，進而使得浮置柵極220與控制柵極之間所夾的面積增加，而使得柵極耦合率增加。
繼之，請參照圖2E，移除犧牲層216a，此犧牲層216a的移除方法包括濕式蝕刻法，其例如是利用磷酸溶液作為蝕刻液。接著，于襯底200上形成柵極間介電層222，以覆蓋浮置柵極220。其中，柵極間介電層222的材質(zhì)例如是氧化硅/氮化硅/氧化硅，且其形成方法例如是先以熱氧化法形成一層氧化硅層，再利用化學氣相沉積法形成氮化硅層與另一層氧化硅層，而所形成的氧化硅/氮化硅/氧化硅的厚度例如是40埃至50埃/45埃至70埃/50埃至70埃。當然，柵極間介電層222的材質(zhì)也可以是氧化硅/氮化硅等。
繼之，于柵極間介電層222上形成控制柵極224。其中，控制柵極224的材質(zhì)例如是摻雜多晶硅，且其形成方法例如是利用化學氣相沉積法形成一整層未摻雜多晶硅層(未繪示)后，進行離子注入步驟以形成之。之后，于控制柵極224兩側(cè)的襯底200中分別形成源極區(qū)(未繪示)與漏極區(qū)(未繪示)，其形成方法例如是進行離子注入步驟，以于控制柵極224兩側(cè)的襯底200中注入摻質(zhì)而形成之。而后續(xù)完成閃速存儲器的工藝為本領(lǐng)域內(nèi)的技術(shù)人員所公知，在此不再贅述。
值得注意的是，本發(fā)明除了上述的實施例外，在另一優(yōu)選實施例中，在如圖2C所示的移除掩模層210的步驟之后，還包括先移除導體層208a，之后再依序進行形成導體層218以及后續(xù)如圖2D至圖2E所示的步驟，以完成閃速存儲器的制作。如此所形成的閃速存儲器其浮置柵極220僅由導體層218a所構(gòu)成。另外，在又一優(yōu)選實施例中，在如圖2A所示的提供襯底200的步驟中，僅于襯底200上形成穿隧介電層206與掩模層210，因此所形成的閃速存儲器其浮置柵極220同樣僅由導體層218a所構(gòu)成。
綜上所述，本發(fā)明至少具有下面的優(yōu)點1.由于本發(fā)明所形成的閃速存儲器其浮置柵極的厚度與犧牲材料層的厚度有關(guān)，因此浮置柵極的厚度可藉由所形成的犧牲材料層的厚度來決定，于是浮置柵極的厚度可以獲得較好地控制。
2.由于本發(fā)明可以藉由形成微小尺寸的犧牲層來提升控制柵極與浮置柵極之間所夾的面積，因此柵極耦合率可以獲得提升，進而提高元件效能。
3.由于本發(fā)明先形成穿隧介電層，再進行形成元件隔離結(jié)構(gòu)的相關(guān)步驟。因此可以避免因先形成元件隔離結(jié)構(gòu)，而于后續(xù)進行熱工藝以形成穿隧介電層的過程中，造成在鄰近元件隔離結(jié)構(gòu)處形成鳥嘴，進而影響元件效能的問題。
雖然本發(fā)明已結(jié)合優(yōu)選實施例公開如上，然其并非用來限定本發(fā)明，任何本領(lǐng)域內(nèi)的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍以所附權(quán)利要求所界定的為準。
權(quán)利要求
1.一種閃速存儲器的制造方法，包括提供一襯底，且該襯底上已依序形成有一穿隧介電層與圖案化的一掩模層；以該掩模層為一蝕刻掩模，構(gòu)圖該穿隧介電層與該襯底，以于該襯底中形成多個溝槽；于該些溝槽中填入一絕緣材料，以形成多個元件隔離結(jié)構(gòu)；于該襯底上形成一犧牲材料層，以覆蓋該掩模層與該些元件隔離結(jié)構(gòu)；構(gòu)圖該犧牲材料層，以于該些元件隔離結(jié)構(gòu)上形成一犧牲層；移除該掩模層，以暴露出該穿隧介電層；于該襯底上形成一第一導體層；移除部分該第一導體層直到暴露出該犧牲層的頂部，以形成一浮置柵極；移除該犧牲層；于該襯底上形成一柵極間介電層，以覆蓋該浮置柵極；于該柵極間介電層上形成一控制柵極；以及于該控制柵極兩側(cè)的該襯底中分別形成一源極區(qū)與一漏極區(qū)。
2.如權(quán)利要求1所述的閃速存儲器的制造方法，其中該犧牲材料層的材質(zhì)與該第一導體層的材質(zhì)具有不同的蝕刻選擇性。
3.如權(quán)利要求2所述的閃速存儲器的制造方法，其中該犧牲材料層的材質(zhì)包括氮化硅。
4.如權(quán)利要求1所述的閃速存儲器的制造方法，其中移除部分該第一導體層直到暴露出該犧牲層的頂部的方法包括化學機械研磨法。
5.如權(quán)利要求1所述的閃速存儲器的制造方法，其中該犧牲材料層與該掩模層的材質(zhì)為相同，且在構(gòu)圖該犧牲材料層的過程，同時移除該掩模層。
6.如權(quán)利要求5所述的閃速存儲器的制造方法，其中該犧牲材料層與該掩模層的材質(zhì)包括氮化硅。
7.如權(quán)利要求1所述的閃速存儲器的制造方法，其中該第一導體層的材質(zhì)包括摻雜多晶硅。
8.如權(quán)利要求1所述的閃速存儲器的制造方法，其中所提供的該襯底的該穿隧介電層與該掩模層之間還包括形成有一第二導體層，且在移除該掩模層后暴露出該第二導體層。
9.如權(quán)利要求8所述的閃速存儲器的制造方法，其中在移除該掩模層之后與形成該第一導體層之前，還包括移除該第二導體層。
10.如權(quán)利要求8所述的閃速存儲器的制造方法，其中該第二導體層的材質(zhì)包括摻雜多晶硅。
11.一種浮置柵極的制造方法，包括提供一襯底，該襯底中包括有多個元件隔離結(jié)構(gòu)以定義出一有源區(qū)，且該有源區(qū)的該襯底上依序形成有一穿隧介電層與一掩模層；于該襯底上形成一犧牲層；對該犧牲層進行一微影蝕刻工藝，以保留位于該些元件隔離結(jié)構(gòu)上的該犧牲層；移除該掩模層，以暴露出該穿隧介電層；于該襯底上形成一第一導體層；移除部分該第一導體層直到暴露出該犧牲層的頂部；以及移除該犧牲層。
12.如權(quán)利要求11所述的浮置柵極的制造方法，其中該犧牲層的材質(zhì)與該第一導體層的材質(zhì)具有不同的蝕刻選擇性。
13.如權(quán)利要求12所述的浮置柵極的制造方法，其中該犧牲層的材質(zhì)包括氮化硅。
14.如權(quán)利要求11所述的浮置柵極的制造方法，其中移除部分該第一導體層直到暴露出該犧牲層的頂部的方法包括化學機械研磨法。
15.如權(quán)利要求11所述的浮置柵極的制造方法，其中該犧牲層與該掩模層的材質(zhì)為相同，且在形成該犧牲層的過程，同時移除該掩模層。
16.如權(quán)利要求15所述的浮置柵極的制造方法，其中該犧牲層與該掩模層的材質(zhì)包括氮化硅。
17.如權(quán)利要求11所述的浮置柵極的制造方法，其中該第一導體層的材質(zhì)包括摻雜多晶硅。
18.如權(quán)利要求11所述的浮置柵極的制造方法，其中所提供的該襯底的該穿隧介電層與該掩模層之間還包括形成有一第二導體層，且在移除該掩模層后暴露出該第二導體層。
19.如權(quán)利要求18所述的浮置柵極的制造方法，其中在移除該掩模層之后與形成該第一導體層之前，還包括移除該第二導體層。
20.如權(quán)利要求18所述的浮置柵極的制造方法，其中該第二導體層的材質(zhì)包括摻雜多晶硅。
全文摘要
本發(fā)明公開一種閃速存儲器的制造方法，此方法包括先提供襯底，且此襯底中包括有多個元件隔離結(jié)構(gòu)以定義出有源區(qū)，且此有源區(qū)的襯底上依序形成有穿隧介電層與掩模層。然后，于襯底上形成犧牲層。之后，對此犧牲層進行微影蝕刻工藝，以保留下位于這些元件隔離結(jié)構(gòu)上的犧牲層。繼之，在移除掩模層后，于襯底上形成導體層。接著，移除部分的導體層直到暴露出犧牲層的頂部。之后，在移除犧牲層后，于襯底上形成柵極間介電層。然后，在于柵極間介電層上形成控制柵極后，于控制柵極兩側(cè)的襯底中形成源極區(qū)與漏極區(qū)。
文檔編號H01L27/112GK1674260SQ20041003121
公開日2005年9月28日 申請日期2004年3月26日 優(yōu)先權(quán)日2004年3月26日
發(fā)明者王進忠, 杜建志, 畢嘉慧 申請人:力晶半導體股份有限公司