專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置及其制造方法，特別是涉及一種具有MOS晶體管的半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
近年來，為了更加高速化以及高集成化，對包括MOS晶體管在內(nèi)的LSI，越來越要求將該MOS晶體管細(xì)微化。
要想推動MOS晶體管的細(xì)微化，不僅需要縮小晶體管的柵長度及柵寬度等各種尺寸，而且還需要實(shí)施使源漏擴(kuò)散層的接合面變淺的淺接合化。另外，為了細(xì)微化，還需要在源漏擴(kuò)散層設(shè)置LDD(Lightly DopedDrain)結(jié)構(gòu)(參閱特開平2002-190589號公報(bào))。
另一方面，需要補(bǔ)償伴隨柵長度的縮小化而出現(xiàn)的柵電極的薄膜電阻增大，以及伴隨源漏擴(kuò)散層的縮小化和淺接合化而出現(xiàn)的擴(kuò)散層的薄膜電阻增大。
為了對付這些電阻的增大，目前大多采用撒里賽德(salicide)工藝，使柵電極上部及源漏擴(kuò)散層表面成為低電阻的硅化物化。撒里賽德工藝是采用濺射法，在用聚脂硅形成的柵電極上部和源漏擴(kuò)散層的基板的硅表面部，堆積高熔點(diǎn)金屬(例如，Co、Ti、Ni)，再通過其后的熱處理，在柵電極上部，使聚脂硅與高熔點(diǎn)金屬膜反應(yīng)，在源漏擴(kuò)散層表面，使硅與高熔點(diǎn)金屬膜反應(yīng)，形成硅化物層，將其低電阻化。
在包括MOS晶體管在內(nèi)LSI中，存在著多個(gè)電極彼此相鄰排列的區(qū)域。在這種區(qū)域堆積高熔點(diǎn)金屬后，由于濺射法的敷層不良，堆積在夾在二個(gè)柵電極間的源漏擴(kuò)散層的表面的金屬膜的厚度，就要比堆積在源漏擴(kuò)散層的位于柵電極隊(duì)列的一端、只有一側(cè)有柵電極的表面的金屬膜的厚度薄。所以，源漏擴(kuò)散層表面的硅化物層的厚度，也隨著是否在二個(gè)柵電極之間的不同而不同。
源漏擴(kuò)散層表面的硅化物層的厚度，有了上述差異后，就會帶來如下問題在硅化物層厚的部位，不能使源漏擴(kuò)散層的擴(kuò)散層深度變淺，所以進(jìn)行淺接合化后，接合漏電流就會變得非常大，成為導(dǎo)致特性劣化的原因。反之，在硅化物層薄的部位，不能充分降低薄膜電阻，過于薄后，引起斷線等的可能性也要變大。
為了減小源漏擴(kuò)散層表面的硅化物層的厚度的差異，可以降低柵電極的高度。但要一面保持晶體管特性，一面使柵電極高度即聚脂硅膜厚變薄卻非常困難。這是因?yàn)閷⒕壑枘ず褡儽『?，在形成源漏電極之際的離子注入時(shí)，沿晶粒邊界產(chǎn)生溝道效應(yīng)，使離子被不穩(wěn)定地注入到柵電極的下面，致使晶體管的源-漏間的漏電流增加的緣故。所以，不能簡單地將聚脂硅膜厚變薄。
另外，為了解決上述課題，有人提出了下述方案在堆積高熔點(diǎn)金屬膜時(shí)，作為更具有指向性的濺射法采用瞄準(zhǔn)濺射。采用瞄準(zhǔn)濺射法形成高熔點(diǎn)金屬膜時(shí)，可以使上述現(xiàn)有技術(shù)示例中的薄膜區(qū)域和厚膜區(qū)域的膜厚差異變小，所以不失為解決課題的一個(gè)手段。
可是，只減少薄膜區(qū)域和厚膜區(qū)域的膜厚差異，已不能滿足如今對半導(dǎo)體裝置細(xì)微化的需要。就是說，當(dāng)柵長度達(dá)到0.15μm以下后，由于柵長度及柵寬度均變小，所以在柵電極上形成硅化物膜就變得困難起來。硅化物形成工藝不充分時(shí)，馬上會成為斷線及成品率降低的主要原因。所以，在今后的細(xì)微化工藝中形成硅化物膜時(shí)的目標(biāo)，已成為在柵電極上盡量厚膜化，在源漏擴(kuò)散層上的硅化物膜則要薄膜化(為了使接合深度變淺)。

發(fā)明內(nèi)容
本發(fā)明，就是根據(jù)這種情況研制的，其目的在于提供源漏擴(kuò)散層中的硅化物層厚度均勻，而且柵電極上的硅化物層的厚度是無斷線之虞的厚度的半導(dǎo)體裝置及其制造方法。
本發(fā)明的第1半導(dǎo)體裝置，是具備具有柵電極的MOS晶體管的半導(dǎo)體裝置，在所述柵電極的兩側(cè)，分隔配置虛設(shè)圖案；在所述柵電極的上部，形成第1硅化物層；在位于所述柵電極和所述虛設(shè)圖案之間的區(qū)域，形成第2硅化物層；所述第1硅化物層的厚度，比所述第2硅化物層的厚度厚。
本發(fā)明的第2半導(dǎo)體裝置，是具備具有多個(gè)柵電極的MOS晶體管的半導(dǎo)體裝置，在所述柵電極的兩側(cè)，分隔配置與該柵電極不同的其它柵電極及虛設(shè)圖案中的至少一方；在所述柵電極的上部，形成第1硅化物層；在位于所述柵電極和與該柵電極不同的所述其它柵電極及所述虛設(shè)圖案中的至少一方之間的區(qū)域，形成第2硅化物層；所述第1硅化物層的厚度，比所述第2硅化物層的厚度厚。
在某種實(shí)施方式中，所述虛設(shè)圖案，是具有柵電極形狀的電極圖案的虛設(shè)柵電極，而且是不與所述半導(dǎo)體裝置中的半導(dǎo)體集成電路電連接的電極。
在某種實(shí)施方式中，所述虛設(shè)圖案，是由絕緣體構(gòu)成的圖案。
在某種實(shí)施方式中，所述虛設(shè)圖案，是具有柵電極形狀的電極圖案的虛設(shè)柵電極，而且是不與所述半導(dǎo)體裝置中的半導(dǎo)體集成電路電連接的電極，或者是由絕緣體構(gòu)成的圖案。
在某種適當(dāng)?shù)膶?shí)施方式中，所述MOS晶體管，在被元件分離絕緣膜包圍的元件區(qū)域形成；由所述絕緣體構(gòu)成的圖案，在所述元件分離絕緣膜上形成。
所述第2硅化物層的厚度，最好在所述第1硅化物層的厚度的80％以下。
所述MOS晶體管，在被元件分離絕緣膜包圍的元件區(qū)域形成；所述第2硅化物層的厚度，最好在設(shè)在所述元件區(qū)域中的該第2硅化物層最大厚度為TM，最小厚度為Tm時(shí)，滿足2(TM-Tm)/(TM+Tm)＜0.3。
所述柵電極，在至少表面具有硅層的半導(dǎo)體基板上形成，從所述柵電極的側(cè)壁面到位于該柵電極的近鄰的所述其它柵電極或所述虛設(shè)圖案的側(cè)壁面的距離A，與所述柵電極的高度B，最好具有A≤2B的關(guān)系。
在某種適當(dāng)?shù)膶?shí)施方式中，所述MOS晶體管，在被元件分離絕緣膜包圍的元件區(qū)域形成；所述柵電極，由略為平行地延伸的兩個(gè)部分，和與該兩個(gè)部分各自的一端連接的連接部分構(gòu)成；所述連接部分，位于所述元件分離絕緣膜上；從所述元件分離絕緣膜與所述元件區(qū)域的境界到所述連接部分的距離C，與所述柵電極的高度B，最好具有C≥2B的關(guān)系。
所述MOS晶體管，最好是柵長度在0.15μm以下的晶體管。
所述第1硅化物層及所述第2硅化物層，最好包含從由CoSix、TiSix、NiSix及PtSix組成的物質(zhì)群中選擇的一個(gè)，分子式中，0＜x≤2。
本發(fā)明的第3半導(dǎo)體裝置，是具備具有多個(gè)柵電極的MOS晶體管的半導(dǎo)體裝置，所述柵電極，在至少表面具有硅層的半導(dǎo)體基板上形成；所述MOS晶體管，是柵長度在0.15μm以下的晶體管，在被元件分離絕緣膜包圍的元件區(qū)域形成；在所述柵電極的兩側(cè)，分隔配置與該柵電極不同的其它柵電極及虛設(shè)圖案中的至少一方；鄰接所述柵電極及所述其它柵電極的側(cè)壁，設(shè)置側(cè)墻；在所述柵電極的上部，形成第1硅化物層；在位于所述柵電極和與該柵電極不同的所述其它柵電極及所述虛設(shè)圖案中的至少一方之間的所述元件區(qū)域中的所述半導(dǎo)體基板的表面，形成第2硅化物層；所述第1硅化物層的厚度，比所述第2硅化物層的厚度厚。
在某種實(shí)施方式中，所述虛設(shè)圖案，是具有柵電極形狀的電極圖案的虛設(shè)柵電極，在其側(cè)壁，設(shè)置側(cè)墻，而且是不與所述半導(dǎo)體裝置中的半導(dǎo)體集成電路電連接的電極。
在某種實(shí)施方式中，所述虛設(shè)圖案，是由絕緣體構(gòu)成的圖案。
在某種實(shí)施方式中，所述虛設(shè)圖案，是具有柵電極形狀的電極圖案的虛設(shè)柵電極，在其側(cè)壁，設(shè)置側(cè)墻，而且是不與所述半導(dǎo)體裝置中的半導(dǎo)體集成電路電連接的電極，或者是由絕緣體構(gòu)成的圖案。
在某種適當(dāng)?shù)膶?shí)施方式中，由所述絕緣體構(gòu)成的圖案，在所述元件分離絕緣膜上形成。
本發(fā)明的第1半導(dǎo)體裝置的制造方法，包括在至少表面具有硅層的半導(dǎo)體基板上形成柵絕緣膜，再在其上堆積非晶硅膜或聚脂硅膜的工序；在所述非晶硅膜或聚脂硅膜上布圖，形成柵電極，在該柵電極的兩側(cè)離間位置，形成與該柵電極不同的其它柵電極和虛設(shè)柵電極中的至少一方的電極的工序；向所述半導(dǎo)體基板摻入雜質(zhì)，形成成為源極和漏極的雜質(zhì)擴(kuò)散層的工序；在所述半導(dǎo)體基板和所述柵電極和所述其它柵電極或所述虛設(shè)柵電極之上，堆積金屬膜，進(jìn)行熱處理，在所述半導(dǎo)體基板上和所述柵電極上和所述其它柵電極及所述虛設(shè)柵電極中至少一方的電極上形成硅化物的工序。
最好還包括形成與所述柵電極的側(cè)壁和所述其它柵電極及所述虛設(shè)柵電極中至少一方的電極的側(cè)壁分別鄰接的側(cè)墻的工序。
本發(fā)明的第2半導(dǎo)體裝置的制造方法，包括在至少表面具有硅層的半導(dǎo)體基板上形成柵絕緣膜，再在其上堆積非晶硅膜或聚脂硅膜的工序；在所述非晶硅膜或聚脂硅膜上布圖，形成多個(gè)整齊排列的柵電極的工序；在所述半導(dǎo)體基板上摻入雜質(zhì)，形成成為源極及漏極的雜質(zhì)擴(kuò)散層的工序A；在所述半導(dǎo)體基板上堆積絕緣層的工序B；在所述整齊排列的柵電極的隊(duì)列方向的兩側(cè)，從該柵電極的離間位置，在所述絕緣層上布圖，形成虛設(shè)圖案的工序C，在所述半導(dǎo)體基板和所述柵電極和所述虛設(shè)圖案上，堆積金屬膜，進(jìn)行熱處理，在所述半導(dǎo)體基板上和所述柵電極上形成硅化物的工序。所述工序A，既可以在所述工序B及所述工序C之前進(jìn)行，也可以在其后進(jìn)行。
本發(fā)明的第3半導(dǎo)體裝置的制造方法，包括在至少表面具有硅層的半導(dǎo)體基板上，形成元件分離絕緣膜，形成被該元件分離絕緣膜包圍的元件區(qū)域的工序；在所述半導(dǎo)體基板上，形成柵絕緣膜，再在其上堆積非晶硅膜或聚脂硅膜的工序；在所述非晶硅膜或聚脂硅膜上布圖，在所述元件區(qū)域上形成柵電極，在所述元件分離絕緣膜上與該柵電極相鄰的位置形成虛設(shè)柵電極的工序；向所述半導(dǎo)體基板摻入雜質(zhì)，形成成為源極和漏極的雜質(zhì)擴(kuò)散層的工序；在所述半導(dǎo)體基板上堆積絕緣層的工序；在所述元件分離絕緣膜上與該柵電極相鄰的位置，在所述絕緣層上布圖，形成虛設(shè)圖案的工序；在所述半導(dǎo)體基板和所述柵電極和所述虛設(shè)柵電極和所述虛設(shè)圖案之上，堆積金屬膜，進(jìn)行熱處理，在所述半導(dǎo)體基板上和所述柵電極上和所述虛設(shè)柵電極上形成硅化物的工序。
最好還包括形成與所述柵電極的側(cè)壁和所述虛設(shè)柵電極的側(cè)壁分別鄰接的側(cè)墻的工序。
所述金屬膜，最好包含從由Co、Ti、Ni及Pt組成的物質(zhì)群中選擇的一個(gè)。


圖1(a)是本發(fā)明第1實(shí)施方式中的半導(dǎo)體裝置的俯視模式圖，(b)是X-X’線剖面模式圖。
圖2是第1實(shí)施方式中的半導(dǎo)體裝置的制造工序的剖面模式圖。
圖3是本發(fā)明第2實(shí)施方式涉中的半導(dǎo)體裝置的俯視模式圖。
圖4(a)是本發(fā)明第3實(shí)施方式中的半導(dǎo)體裝置的俯視模式圖，(b)是X-X’線剖面模式圖。
圖5(a)是本發(fā)明第4實(shí)施方式中的半導(dǎo)體裝置的俯視模式圖，(b)是X-X’線剖面模式圖。
圖6(a)是比較示例的半導(dǎo)體裝置的俯視模式圖，(b)是X-X’線剖面模式圖，(c)是Y-Y’線剖面模式圖。
圖7(a)是本發(fā)明第1實(shí)施方式中的半導(dǎo)體集成電路的柵電極部分的俯視模式圖，(b)是Z-Z’線剖面模式圖。
圖8(a)是本發(fā)明第5實(shí)施方式中的半導(dǎo)體裝置的俯視模式圖，(b)是A-A線剖面模式圖。
圖9是第5實(shí)施方式車的半導(dǎo)體裝置的制造工序的俯視模式圖。
圖10(a)是本發(fā)明第6實(shí)施方式中的半導(dǎo)體裝置的俯視模式圖，(b)是A-A線剖面模式圖。
圖11是第6實(shí)施方式中的半導(dǎo)體裝置的俯視模式圖。
圖12(a)是本發(fā)明第7實(shí)施方式中的半導(dǎo)體裝置的俯視模式圖，(b)是A-A線剖面模式圖。
圖中1-元件分離絕緣膜；2-柵絕緣膜；3-聚脂硅膜；4-側(cè)墻；5-源漏擴(kuò)散層；6-第1硅化物層；7-第2硅化物層；8-柵電極；8’-其它柵電極；9-虛設(shè)柵電極；10-元件區(qū)域(有源區(qū)域)；11-高熔點(diǎn)金屬膜(金屬膜)；20-MOS晶體管；21-平行延伸的柵電極部分；22-連接部分；30-半導(dǎo)體基板；31-虛設(shè)圖案；A-柵電極間、柵極-虛設(shè)柵電極間的距離或柵電極-虛設(shè)圖案間的距離；B-柵電極高度；C-從元件分離絕緣膜和元件區(qū)域的境界到柵電極連接部位的距離。
具體實(shí)施例方式
下面，根據(jù)附圖，詳細(xì)講述本發(fā)明的實(shí)施方式。
在講述本發(fā)明的實(shí)施方式之前，使用圖6，對作為比較示例而未采用本發(fā)明的半導(dǎo)體裝置作一敘述。此外，圖6(a)是俯視圖，圖6(b)是X-X’線音面圖，圖6(c)是Y-Y’線剖面圖。
在圖6所示的比較示例的半導(dǎo)體裝置中，在用元件分離絕緣膜101包圍的元件區(qū)域(形成柵電極108及源漏擴(kuò)散層105的區(qū)域)，柵電極108彎曲成字形排列。
在圖6中，元件分離絕緣膜101，是旨在將晶體管之間電氣性分離的分離絕緣膜。102是晶體管的柵絕緣膜，103是構(gòu)成柵電極108的聚脂硅膜。柵電極108，也可以用非晶硅膜，取代聚脂硅膜形成。104是在實(shí)施LDD(lightly doped drain)注入、擴(kuò)張(EX)注入、Poket注入等后形成的、由絕緣膜構(gòu)成的側(cè)墻。105是源漏擴(kuò)散層，是注入離濃度的離子，并實(shí)施熱處理后形成的。106是在成為柵電極108的聚脂硅膜上形成的硅化物膜。107a是在源漏擴(kuò)散層105上形成的硅化物膜，107b也是在源漏擴(kuò)散層105上形成的硅化物膜。
在柵電極108上及源漏擴(kuò)散層105上形成的硅化物膜106、107a、107b，是采用濺射法，堆積高熔點(diǎn)金屬(例如Co、Ti、Ni或Pt)膜后，進(jìn)行熱處理，使之與基底的聚脂硅膜103及形成源漏擴(kuò)散層105的硅基板反應(yīng)后形成的。
一般地說，堆積上述高熔點(diǎn)金屬，采用如上所述的濺射法進(jìn)行。但由濺射法堆積的高熔點(diǎn)膜的敷層不好。所是說，由濺射法堆積的高熔點(diǎn)金屬粒子的指向性不好。
所以，在圖6所示的半導(dǎo)體裝置6中，由于存在具有一定高度的柵電極108，所以在被字形的柵電極108之間包圍的擴(kuò)散層105區(qū)域(107a的區(qū)域)堆積的高熔點(diǎn)金屬膜的膜厚，比橫向的沒有其它柵電極的擴(kuò)散層105區(qū)域(107b的區(qū)域)堆積的高熔點(diǎn)金屬膜的膜厚薄。因此，經(jīng)過高熔點(diǎn)金屬膜堆積后的熱處理形成的硅化物的膜厚，被字形的柵電極108包圍的107a的區(qū)域，就比未被柵電極108包圍的107b的區(qū)域的薄。柵電極108的高度越高，或柵電極108間的距離越窄，這種現(xiàn)象就越顯著，硅化物膜107a、107b的厚度差異也就越大。
這樣，硅化物膜107a、107b的厚度差異增大后，首先在淺接合化這方面要出問題。就是說，為了提高半導(dǎo)體裝置的性能，推動MOS晶體管的細(xì)微化，不僅要縮小晶體管的柵長度及柵寬度等各種尺寸，而且要需要使源漏擴(kuò)散層105的接合面變淺的淺接合化。但在上述的現(xiàn)存技術(shù)的半導(dǎo)體裝置中，由于107b的區(qū)域的硅化物膜厚比較厚，所以不能使107b的區(qū)域的擴(kuò)散層深度變淺。這時(shí)，如果硬要將擴(kuò)散層深度變淺，在將擴(kuò)散層105淺接合時(shí)，接合漏電流就會變得非常大，出現(xiàn)引起特性劣化的問題。
另外，在硅化物膜厚相對薄膜化的區(qū)域107a，薄膜電阻的降低不太大，而且薄膜化加大后，出現(xiàn)斷線等問題的可能性增大。
進(jìn)而還如圖6(c)所示，在三面均被被柵電極108包圍的區(qū)域——107a2的部位，即使在被柵電極108的平行部分夾住的107a的區(qū)域中，它的硅化物膜厚也比較薄。即硅化物膜厚成為107a3＜107a2＜107a1的狀況，硅化物的膜厚區(qū)域和薄膜區(qū)域的差異越發(fā)增大。
為了解決這些問題，如果將用濺射堆積的高熔點(diǎn)金屬膜的膜厚變薄，那么，在柵電極108上堆積的高熔點(diǎn)金屬膜的膜厚，以及在柵電極108的平行部分之間的源漏擴(kuò)散層105上的硅化物膜(107a的區(qū)域)的膜厚就要變得更薄，減小薄膜電阻就更加困難。特別是在柵電極108上形成的硅化物膜106，由于基底的聚脂硅膜103具有晶粒，以及被高濃度地?fù)诫s，所以難以形成硅化物，出現(xiàn)斷線的問題。
特別是在設(shè)計(jì)控制成為0.15μm以下后，例如目前柵長度已經(jīng)非常細(xì)，達(dá)到60～70nm，即使是現(xiàn)有技術(shù)的高熔點(diǎn)金屬膜，在柵電極108上形成硅化物膜106也已非常困難。硅化物形成工序不完善后，就成為馬上斷線、降低材料利用率的重要原因。
為了解決上述問題，本專利發(fā)明人想到只要消除源漏擴(kuò)散層105上的硅化物膜107a、107b的厚度差異即可，并對比展開一系列研究，結(jié)果想出了在堆積高熔點(diǎn)金屬膜之際，使源漏擴(kuò)散層105的所有部位都成為相同的堆積條件的方法，從而產(chǎn)生了本發(fā)明。
下面。參閱附圖，講述采用本發(fā)明的實(shí)施方式。在以下的圖紙中，為了使講述簡潔， 用相同的符號表示實(shí)質(zhì)上具有相同功能的構(gòu)成要素。此外，本發(fā)明并不限于示以下的實(shí)施方式。
(第1實(shí)施方式)
圖1(a)是本發(fā)明的第1實(shí)施方式中的半導(dǎo)體裝置的俯視圖，圖1(b)是圖1(a)的X-X’線剖面圖。
本實(shí)施方式的半導(dǎo)體裝置，是具有在用元件分離絕緣膜1包圍的元件區(qū)域10(是形成柵電極8及源漏擴(kuò)散層5的區(qū)域，也稱作“有源區(qū)域”)形成MOS晶體管20的半導(dǎo)體裝置，在半導(dǎo)體基板30上，形成2根柵電極8、8’。而且，在柵電極8、8’中的一方的一側(cè)，配置著虛設(shè)柵電極9、9。虛設(shè)柵電極9、9，配置在元件分離絕緣膜1上。
在本實(shí)施方式的半導(dǎo)體裝置中，元件分離絕緣膜1，旨在將晶體管之間電氣性分離。形成在被該元件分離絕緣膜1包圍的元件區(qū)域10上構(gòu)成柵電極8的聚脂硅膜3，以及在元件分離絕緣膜1上構(gòu)成虛設(shè)柵電極9的聚脂硅膜3。在這里，2是晶體管的柵絕緣膜。聚脂硅膜3，在膜的堆積時(shí)，也可以是非晶硅膜。在該的聚脂硅膜3上，形成第1硅化物層6。4是實(shí)施LDD注入、擴(kuò)張(EX)注入、Pocket注入等后形成的絕緣膜——側(cè)墻。另外，在元件區(qū)域10的未形成柵電極8、8’的部分，存在著注入高濃度的離子后實(shí)施熱處理而形成的源漏擴(kuò)散層(雜質(zhì)擴(kuò)散層)。進(jìn)而，在該源漏擴(kuò)散層5上，形成第2硅化物層7。
在本實(shí)施方式的半導(dǎo)體裝置中，虛設(shè)柵電極9、9是與柵電極8、8’具有相同形狀的電極圖案，除了有無柵絕緣膜2的差異外，結(jié)構(gòu)也和柵電極8、8’相同。就是說，虛設(shè)柵電極9、9是一種不構(gòu)成半導(dǎo)體集成電路的元件(電極、電阻、電容等)或元件的一部分的虛設(shè)圖案。半導(dǎo)體集成電路的動作，不隨有無該虛設(shè)圖案而變化。就是說，即使沒有虛設(shè)圖案，半導(dǎo)體集成電路也正常動作。另外，如圖7所示，柵電極8、8’通過集極電極40、40，與在層間絕緣膜44上形成的上層布線42、42連接，與半導(dǎo)體裝置中的半導(dǎo)體集成電路電連接。不過，虛設(shè)柵電極9、9，不與半導(dǎo)體裝置中的半導(dǎo)體集成電路電連接，它是為了提高第2硅化物層7的厚度的均勻性而形成的。
在圖中左側(cè)的柵電極8的兩側(cè)，成為分別分隔配置著其它柵電極8’和虛設(shè)柵電極9的結(jié)構(gòu)，右側(cè)的柵電極8’也同樣，兩側(cè)分別分隔配置著其它柵電極8和虛設(shè)柵電極9。由于采用這種配置，所以在源漏擴(kuò)散層5上形成的第2硅化物層7的厚度就能均勻地形成。就是說，由于將濺射時(shí)的環(huán)境在源漏擴(kuò)散層5的任意部位都相同，所以在源漏擴(kuò)散層5上的所有的地方的高熔點(diǎn)金屬膜，實(shí)質(zhì)上都很均勻，而且與柵電極8、8’上的膜厚相比，能用薄膜堆積。
進(jìn)而，在本實(shí)施方式中，相鄰的柵電極間的距離，以及柵電極-虛設(shè)柵電極間的距離(兩電極的側(cè)壁間的距離)，被統(tǒng)一成A值，所以可以使第2硅化物層7的厚度更加均勻。如果設(shè)元件區(qū)域10中的第2硅化物層7的最大厚度為TM，最小厚度為Tm，該厚度的均勻性，最好能滿足下列關(guān)系式2(TM-Tm)/(TM+Tm)＜0.3。該式的值在0.3以上后，在將源漏擴(kuò)散層5淺接合化之際，接合漏電流就會變得非常大，降低薄膜電阻也十分困難，所以就要引起特性劣化。如果該值小于0.2，那么接合漏電流的離差就相當(dāng)小，薄膜電阻也能降低，比較適宜；如果小于0.1，則是理想狀態(tài)，更加適宜。
另一方面，在柵電極8、8’及虛設(shè)柵電極9、9上堆積的高熔點(diǎn)金屬膜的膜厚，用對應(yīng)于源漏擴(kuò)散層5上的高熔點(diǎn)金屬膜的膜厚堆積。因?yàn)檫@樣能象擴(kuò)散層5上的那樣，不妨礙兩肋的堆積。就是說，在采用濺射法進(jìn)行的高熔點(diǎn)金屬膜的形成工序中，由于敷層不良，所以柵電極8、8’及虛設(shè)柵電極9、9上的高熔點(diǎn)金屬膜的膜厚，厚于源漏擴(kuò)散層5上形成的高熔點(diǎn)金屬膜的膜厚，于是第1硅化物層6就比第2硅化物層7厚。
這樣，由于能夠?qū)⒌?硅化物層6的厚度大于第2硅化物層7的厚度，所以柵電極8、8’斷線的危性就非常小，兩層6、7的厚度比最好是第2硅化物層7的厚度在第1硅化物層6的厚度的80％以下，如果在50％以下，柵電極8、8’斷線的危性就更小，所以更好。但由于第2硅化物層7也需要具有一定的厚度，所以不希望在20％以下。
下面，對本發(fā)明涉及的半導(dǎo)體裝置的制造方法作一敘述。
圖2(a)～(e)依次示出半導(dǎo)體裝置的各制造工序的剖面圖。
圖2(a)是表示在半導(dǎo)體基板30上，形成將MOS晶體管元件之間電氣性分離的元件絕緣膜1，實(shí)施注入臨界值電壓控制用的雜質(zhì)等，再在半導(dǎo)體基板30上形成柵絕緣膜2后，堆積聚脂硅膜3的工序結(jié)束后的狀態(tài)。在這里，元素分離絕緣膜1的深度為300nm，柵絕緣膜2的厚度是2.5nm，聚脂硅膜堆積成300nm。
圖2(b)示出用圖刻蝕術(shù)做出柵電極圖案，用干蝕刻蝕刻聚脂硅膜3的工序結(jié)束后的狀態(tài)。在該工序中，對柵電極8、8’和虛設(shè)柵電極9、9同時(shí)布圖。特別是將柵電極間及柵電極-虛設(shè)柵電極間的距離A，用固定值設(shè)定成300nm后進(jìn)行布圖。此外，第1硅化物層6形成后的最終的柵電極8、8’的高度及虛設(shè)柵電極9、9的高度B，設(shè)定為與柵電極間距離A(＝柵電極-虛設(shè)柵電極距離)大致相等。
圖2(C)示出實(shí)施注入LDD及注入EX、注入Pocket等后，堆積絕緣膜，利用RIE(reactive ion etching)干蝕刻該絕緣膜，形成側(cè)壁的工序，和然后注入源漏雜質(zhì)，實(shí)施激活，形成源漏擴(kuò)散層5的工序結(jié)束后的狀態(tài)。側(cè)墻4，還與虛設(shè)柵電極9、9的側(cè)壁相鄰設(shè)置。
圖2(d)表示作為高熔點(diǎn)金屬膜11，用8nm的膜厚堆積Co膜，再在其上采用濺射法以20nm的膜厚堆積防止Co膜氧化的TiN膜后的狀態(tài)。此外，因?yàn)橛脼R射法堆積了高熔點(diǎn)金屬11，所以敷層不好，在柵電極8、8’及虛設(shè)柵電極9、9上堆積得厚，在柵電極間以及柵電極-虛擬柵電極間的源漏擴(kuò)散層5上則比它堆積得薄。在本實(shí)施方式中，在TiN膜下堆積的Co的膜厚，在柵電極8、8’上的目標(biāo)膜厚為8nm，而在源漏擴(kuò)散層5上的膜厚是其一半，4nm。
圖2(e)是表示利用RTA(Rapid Thermal Anneal)法進(jìn)行450℃、90秒的熱處理，然后選擇浸潤蝕刻，去掉絕緣膜上未反應(yīng)的Co膜和TiN膜，再實(shí)施作為第2熱處理的850℃、30秒的熱處理工序后的狀態(tài)。這樣，就形成了本實(shí)施方式的半導(dǎo)體裝置，這時(shí)，第1硅化物層的厚度是30nm，第2硅化物層7的厚度是其一半的15nm。另外，第2硅化物層7的厚度的均勻性2(TM-Tm)/(TM+Tm)是0.2。
在本實(shí)施方式的半導(dǎo)體裝置中，將柵電極間距離及柵電極-虛設(shè)柵電極間距離A，設(shè)置得與柵電極高度及虛設(shè)柵電極高度B大致相等。但該電極間距離A越小、或者電極高度B越大，就能使第1硅化物層6和第2硅化物層7的厚度差異越大。在這里，如果滿足關(guān)系式A≤2B，就能使第1硅化物層6和第2硅化物層7的厚度差異，成為實(shí)用性的大小。
另外，在本實(shí)施方式的半導(dǎo)體裝置中，柵長度比0.15μm小，設(shè)計(jì)成0.1μm。這樣，即使柵長度變小，在本實(shí)施方式的半導(dǎo)體裝置中，也能將第1硅化物層6做成足夠厚，能夠防止斷線。
這樣，在本實(shí)施方式中，關(guān)于硅化物層6、7的厚度，可以在柵電極8、8’和源漏擴(kuò)散層5上，產(chǎn)生約2倍的膜厚差。但柵電極高度高度B越高，或柵電極間距離A(柵電極-虛設(shè)柵電極間距離)越短，就能使膜厚差越大，進(jìn)而在正個(gè)柵電極區(qū)域?qū)⒕嚯xA統(tǒng)一時(shí)，也能使擴(kuò)散層5上的硅化物膜厚成為均勻狀態(tài)。
所以，可以同時(shí)實(shí)現(xiàn)伴隨著細(xì)微化而要求的柵電極8、8’上的硅化物膜6的厚膜化(降低薄膜電阻、防止斷線)和伴隨著源漏擴(kuò)散層5的淺接合化而要求的硅化物膜7的薄膜化(防止接合漏電流上升)的雙重效果。
此外，在本實(shí)施方式中，沒有將虛設(shè)柵電極9和柵電極8電連接。但也可以將二者電連接。
(第2實(shí)施方式)下面，參閱附圖，講述本發(fā)明的第2實(shí)施方式。本實(shí)施方式與第1實(shí)施方式的不同之處，僅在于柵電極8的結(jié)構(gòu)不同，所以在此講述不同的部分。另外，因其結(jié)構(gòu)與圖6的比較示例類似，所以還示出與比較示例的對比。
圖3示出本發(fā)明的第2實(shí)施方式中的半導(dǎo)體裝置的俯視圖。
在圖3的半導(dǎo)體裝置中，示出和第1實(shí)施方式一樣，在用元件分離絕緣膜包圍的元件區(qū)域10上，形成與字形的柵電極8平行排列的2個(gè)部分21、22的示例，虛設(shè)柵電極9、9也設(shè)置在元件分離絕緣膜上。另外，在元件分離絕緣膜上，形成與柵電極8平行排列的2個(gè)部分21、22的連接部分22。
本實(shí)施方式與圖6所示的比較示例的不同之處是不是在元件區(qū)域10上將與柵電極8平行排列的2個(gè)部分21、22連接，而是在元件分離絕緣膜上將它們連接。
本實(shí)施示例的特征是將可以改變柵電極8的延伸方向即能將其彎曲的位置，設(shè)在距元件區(qū)域10和元件分離絕緣膜的境界的距離為C以上的位置。該距離C，與柵電極的高度B具有如下關(guān)系C≥2B。
這樣設(shè)定柵電極間的彎曲及連接的位置后，就在3個(gè)方向上被柵電極8包圍，可以將高熔點(diǎn)金屬膜堆積得比只有兩側(cè)有柵電極或虛設(shè)柵電極的區(qū)域薄的部位，從元件區(qū)域10上離開。所以可以使第2硅化物層的厚度在元件區(qū)域10上的所有部位都實(shí)質(zhì)上均勻。
(第3實(shí)施方式)本發(fā)明的第3實(shí)施方式與第1實(shí)施方式不同之點(diǎn)是，柵電極8僅有一根，所以在此講述該不同點(diǎn)。
如圖4所示，本實(shí)施方式的半導(dǎo)體裝置，在元件區(qū)域10上形成一根柵電極8，在其兩側(cè)，離間形成虛設(shè)柵電極9、9。另外，虛設(shè)柵電極9、9在元件分離絕緣膜1上形成。在本實(shí)施方式中，雖然在柵電極8的兩肋形成虛設(shè)柵電極9、9，但本實(shí)施方式也和第1實(shí)施方式一樣，能夠獲得以均勻的厚度形成第2硅化物層7，以及使第1硅化物層6遠(yuǎn)比第2硅化物層7厚這樣的兩個(gè)效果。
(第4實(shí)施方式)本發(fā)明的第4實(shí)施方式與第3實(shí)施方式不同之點(diǎn)是在元件區(qū)域10上形成虛設(shè)柵電極9、9，所以講述這個(gè)不同點(diǎn)。
如圖5所示，本實(shí)施方式的半導(dǎo)體裝置，在元件區(qū)域10形成一根柵電極8，在其兩側(cè)離間形成虛設(shè)柵電極9、9。另外，虛設(shè)柵電極9、9也在元件區(qū)域10上形成。
在本實(shí)施方式中，在虛設(shè)柵電極9、9和元件絕緣膜1間的元件區(qū)域10上，也形成硅化物層17。該硅化物層17的厚度，比第2硅化物層7的厚度大?？墒窃摴杌飳?7與MOS晶體管20的動作無關(guān)，所以與第2硅化物層的厚度不同也不會帶來問題。
在本實(shí)施方式中，雖然在柵電極8的兩肋形成虛設(shè)柵電極9、9，但本實(shí)施方式也和第1實(shí)施方式一樣，能夠獲得以均勻的厚度形成第2硅化物層7，以及使第1硅化物層6遠(yuǎn)比第2硅化物層7厚這樣的兩個(gè)效果。
(第5實(shí)施方式)本發(fā)明的第5實(shí)施方式與第1實(shí)施方式不同之處是使用由絕緣體構(gòu)成的虛設(shè)圖案，取代虛設(shè)柵電極這一點(diǎn)，和設(shè)置電阻元件這一點(diǎn)。其它結(jié)構(gòu)都相同，所以講述這兩個(gè)不同點(diǎn)。
正如圖8所示，本實(shí)施方式的半導(dǎo)體裝置，在元件區(qū)域10上形成2根整齊排列的柵電極8、8’的隊(duì)列的兩側(cè)，設(shè)置著虛設(shè)圖案31、31。這些虛設(shè)圖案31、31在元件分離絕緣膜1上形成。鄰接的柵電極8和虛設(shè)圖案31之間(或柵電極8’和虛設(shè)圖案31之間)的距離，與2個(gè)柵電極8、8’之間的距離相同，都是A。另外，虛設(shè)圖案31的高度和柵電極8、8’的高度大致相等。這些高度與2個(gè)柵電極8、8’之間距離大致相同。此外，該虛設(shè)圖案31，是為了使第2硅化物層的厚度均勻和使第1硅化物層的厚度遠(yuǎn)比第1硅化物層的厚度厚而設(shè)置的，毫無半導(dǎo)體集成電路的元件的功能。在元件分離絕緣膜1上，除了虛設(shè)圖案31之外，還形成電阻元件34。電阻元件34由聚脂硅層構(gòu)成的電阻部32和側(cè)墻4組成，在其上形成絕緣體33。絕緣體33，是與構(gòu)成虛設(shè)圖案31、31的物質(zhì)相同的物質(zhì)。絕緣體33最好是氧化硅、氮化硅或氮氧化硅。
下面，參閱圖9(a)～(e)，講述本實(shí)施方式的半導(dǎo)體裝置的制造方法。
正如圖9(a)所示，在半導(dǎo)體基板30上形成元件分離絕緣膜1、柵絕緣膜2和聚脂硅膜3的工序，與第1實(shí)施方式相同。
接著，如圖9(b)所示，利用圖刻蝕術(shù)，在聚脂硅膜3上布圖，再進(jìn)行干蝕刻，形成柵電極8、8’和電阻元件34的電阻部32。
然后，如圖9(C)所示，在注入LDD及EX，注入Pocket等后，進(jìn)行堆積絕緣膜，采用RIE對該絕緣膜進(jìn)行干蝕刻，形成側(cè)墻4的工序，和其后的注入源漏雜質(zhì)，實(shí)施激活，形成源漏擴(kuò)散層5的工序。側(cè)墻4還與電阻部32的側(cè)壁鄰接設(shè)置。
再接著如圖9(d)所示，采用CVD法或?yàn)R射法，在半導(dǎo)體基板30的上方全面形成絕緣層，然后在該絕緣層上布圖及蝕劑，形成由絕緣體構(gòu)成的虛設(shè)圖案31、31。這時(shí)，還在電阻部32和其側(cè)墻4上形成絕緣體33。
下面，如圖9(e)所示，作為高熔點(diǎn)金屬膜11，在半導(dǎo)體基板30的上方全面形成Co膜。其形成方法及膜厚，與第1實(shí)施方式相同。
最后，如圖9(f)所示，采用和第1實(shí)施方式相同的方法，形成第1及第2硅化物層6、7。此外，硅化物，在硅層和Co膜接觸的部位生成，在絕緣層和Co膜接觸的部位不生成。硅化物的厚度及均勻性，與第1實(shí)施方式相同。
在本實(shí)施方式中，也可以同時(shí)實(shí)現(xiàn)伴隨著細(xì)微化而要求的、柵電極8、8’上的硅化物膜6的厚膜化(降低薄膜電阻、防止斷線)和伴隨著源漏擴(kuò)散層5的淺接合化而要求的硅化物膜7的薄膜化(防止接合漏電流上升)的雙重效果。
(第6實(shí)施方式)本發(fā)明的第6實(shí)施方式涉及的半導(dǎo)體裝置，如圖10(a)所示，俯視模式圖與第5實(shí)施方式相同，但制造方法卻與第5實(shí)施方式不同。所以在此對制造方法進(jìn)行講述。
首先，如圖11(a)所示，在半導(dǎo)體基板30上形成元件分離絕緣膜1、柵絕緣膜2和聚脂硅膜3的工序，與第5實(shí)施方式相同。
接著，如圖11(b)所示，利用圖刻蝕術(shù)，在聚脂硅膜3上布圖，再進(jìn)行干蝕刻，形成柵電極8、8’和電阻元件34的電阻部32的工序，也與第5實(shí)施方式相同。
然后，如圖11(C)所示，采用CVD法或?yàn)R射法，在半導(dǎo)體基板30的上方全面形成絕緣層，然后在該絕緣層上布圖及蝕劑，形成由絕緣體構(gòu)成的虛設(shè)圖案31、31。該工序與第5實(shí)施方式不同。這時(shí)，還在電阻部32上形成絕緣體33。另外，同時(shí)在柵電極8、8’的聚脂硅膜3、3的兩肋，形成側(cè)墻4。與第5實(shí)施方式不同，在本實(shí)施方式中，在電阻部33的兩肋沒有形成側(cè)墻4。
再接著如圖11(d)所示，注入LDD及EX，注入Pocket等，然后進(jìn)行注入源漏雜質(zhì)，實(shí)施激活，形成源漏擴(kuò)散層5的工序。該工序與第5實(shí)施方式不同，在形成側(cè)墻的工序之后進(jìn)行。
下面，如圖11(e)所示，作為高熔點(diǎn)金屬膜11，在半導(dǎo)體基板30的上方全面形成Co膜。其形成方法及膜厚，與第1實(shí)施方式相同。
最后，如圖11(f)所示，采用和第1實(shí)施方式相同的方法，形成第1及第2硅化物層6、7。硅化物的厚度及均勻性，與第1實(shí)施方式相同。
在本實(shí)施方式中，也可以同時(shí)實(shí)現(xiàn)伴隨著細(xì)微化而要求的、柵電極8、8’上的硅化物膜6的厚膜化(降低薄膜電阻、防止斷線)和伴隨著源漏擴(kuò)散層5的淺接合化而要求的硅化物膜7的薄膜化(防止接合漏電流上升)的雙重效果。
(第7實(shí)施方式)
本發(fā)明的第7實(shí)施方式涉及的半導(dǎo)體裝置，具有在整齊排列的2個(gè)柵電極的隊(duì)列方向的兩側(cè)，在與該柵電極離間的位置，分別各配置一個(gè)虛設(shè)柵電極和圖案的結(jié)構(gòu)。就是說，可以看作第1實(shí)施方式和第5實(shí)施方式的混合方式。
本實(shí)施方式涉及的半導(dǎo)體裝置，如圖12所示，從左側(cè)依次排列著虛設(shè)柵電極9、柵電極8、8’、虛設(shè)圖案31、電阻元件33。虛設(shè)柵電極9和柵電極8的距離，以及柵電極8’和虛設(shè)圖案31的距離，與2個(gè)柵電極8，8’之間的距離A大致相等。虛設(shè)圖案31由絕緣體構(gòu)成，虛設(shè)柵電極9不與半導(dǎo)體集成電路的元件電連接。另外，虛設(shè)柵電極9和虛設(shè)圖案31，在元件分離絕緣膜1上形成，它們的高度，與柵電極8、8’的高度B大致相等。
在本實(shí)施方式中，也可以同時(shí)實(shí)現(xiàn)伴隨著細(xì)微化而要求的、柵電極8、8’上的硅化物膜6的厚膜化(降低薄膜電阻、防止斷線)和伴隨著源漏擴(kuò)散層5的淺接合化而要求的硅化物膜7的薄膜化(防止接合漏電流上升)的雙重效果。
本實(shí)施方式涉及的半導(dǎo)體裝置的制造方法，是將第1實(shí)施方式和第5實(shí)施方式的制造方法組合而成的，所以不再贅述。此外，也可以采用第6實(shí)施方式的制造方法，取代第5實(shí)施方式的制造方法。這時(shí)，電阻元件34的結(jié)構(gòu)稍有變化。
在至此為止講述的實(shí)施方式中，作為高熔點(diǎn)金屬，使用Co；作為硅化物，使用CoSi2。但既可以作為高熔點(diǎn)金屬，使用Ti；作為硅化物，使用TiSi2。還可以作為高熔點(diǎn)金屬，使用Ni；作為硅化物，使用NiSi。另外，也可以作為高熔點(diǎn)金屬，使用Pt；作為硅化物，使用PtSi2。此外，在這些硅化物中，金屬與Si的組成，隨著熱處理的溫度而變。但將硅化物用CoSix、TiSix、NiSix或PtSix表示時(shí)，只要使0＜x≤2，就能使電阻值變小。
另外，為了形成柵電極，也可以使用非晶硅膜，取代聚脂硅膜。
進(jìn)而，第7實(shí)施方式是將第1實(shí)施方式和第5實(shí)施方式組合而成，但也可以將第2、3或4實(shí)施方式，和第5或6實(shí)施方式組合而成。
采用本發(fā)明涉及的半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法后，可以使源漏擴(kuò)散層上的硅化物膜厚實(shí)質(zhì)上均勻，而且在柵電極上和源漏擴(kuò)散區(qū)上這兩者之間，產(chǎn)生硅化物膜厚差。柵電極高度B越高，或柵電極間距離A(柵電極-虛設(shè)圖案間距離)越短，就能使柵電極上和源漏擴(kuò)散區(qū)上這兩者之間的膜厚差越大。
所以可以同時(shí)實(shí)現(xiàn)伴隨著細(xì)微化而要求的、柵電極上的硅化物膜的厚膜化(降低薄膜電阻、防止斷線)和伴隨著源漏擴(kuò)散層的淺接合化而要求的硅化物膜的薄膜化(防止接合漏電流上升)的雙重效果。
權(quán)利要求
1.一種半導(dǎo)體裝置，是具備具有柵電極的MOS晶體管的半導(dǎo)體裝置，其特征在于在所述柵電極的兩側(cè)，分隔配置虛設(shè)圖案；在所述柵電極的上部，形成第1硅化物層；在位于所述柵電極和所述虛設(shè)圖案之間的區(qū)域，形成第2硅化物層；所述第1硅化物層的厚度，比所述第2硅化物層的厚度厚。
2.一種半導(dǎo)體裝置，是具備具有多個(gè)柵電極的MOS晶體管的半導(dǎo)體裝置，其特征在于在所述柵電極的兩側(cè)，分隔配置與該柵電極不同的其它柵電極及虛設(shè)圖案中的至少一方；在所述柵電極的上部，形成第1硅化物層；在位于所述柵電極與不同于該柵電極的所述其它柵電極及所述虛設(shè)圖案中的至少一方之間的區(qū)域，形成第2硅化物層；所述第1硅化物層的厚度，比所述第2硅化物層的厚度厚。
3.如權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于所述虛設(shè)圖案，是具有柵電極形狀的電極圖案的虛設(shè)柵電極，而且是不與所述半導(dǎo)體裝置中的半導(dǎo)體集成電路電連接的電極。
4.如權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于所述虛設(shè)圖案，是由絕緣體構(gòu)成的圖案。
5.如權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于所述虛設(shè)圖案，是具有柵電極形狀的電極圖案的虛設(shè)柵電極，而且是不與所述半導(dǎo)體裝置中的半導(dǎo)體集成電路電連接的電極，或者是由絕緣體構(gòu)成的圖案。
6.如權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于所述MOS晶體管，形成在被元件分離絕緣膜所包圍的元件區(qū)域；由所述絕緣體構(gòu)成的圖案，形成在所述元件分離絕緣膜上。
7.如權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于所述MOS晶體管，形成在被元件分離絕緣膜所包圍的元件區(qū)域；由所述絕緣體構(gòu)成的圖案，形成在所述元件分離絕緣膜上。
8.如權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于所述第2硅化物層的厚度，在所述第1硅化物層的厚度的80％以下。
9.如權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于所述MOS晶體管，形成在被元件分離絕緣膜所包圍的元件區(qū)域；所述第2硅化物層的厚度，當(dāng)設(shè)在所述元件區(qū)域中的該第2硅化物層最大厚度為TM，最小厚度為Tm時(shí)，滿足2(TM-Tm)/(TM+Tm)＜0.3。
10.如權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于所述柵電極，形成在至少表面具有硅層的半導(dǎo)體基板上；從所述柵電極的側(cè)壁面到位于該柵電極相鄰的所述其它柵電極或所述虛設(shè)圖案的側(cè)壁面的距離A，與所述柵電極的高度B，具有A≤2B的關(guān)系。
11.如權(quán)利要求10所述的半導(dǎo)體裝置，其特征在于所述MOS晶體管，形成在被元件分離絕緣膜所包圍的元件區(qū)域；所述柵電極，由大致平行地延伸的兩個(gè)部分、和將該兩個(gè)部分各自的一端連接的連接部分構(gòu)成；所述連接部分，位于所述元件分離絕緣膜上；從所述元件分離絕緣膜與所述元件區(qū)域的境界到所述連接部分的距離C，與所述柵電極的高度B，具有C≥2B的關(guān)系。
12.如權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于所述MOS晶體管，是柵長度在0.15μm以下的晶體管。
13.如權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于所述第1硅化物層及所述第2硅化物層，包含從由CoSix、TiSix、NiSix及PtSix組成的物質(zhì)群中選擇的一個(gè)，分子式中，0＜x≤2。
14.一種半導(dǎo)體裝置，是具備具有多個(gè)柵電極的MOS晶體管的半導(dǎo)體裝置，其特征在于所述柵電極，形成在至少表面具有硅層的半導(dǎo)體基板上；所述MOS晶體管，是柵長度在0.15μm以下的晶體管，并形成在被元件分離絕緣膜所包圍的元件區(qū)域；在所述柵電極的兩側(cè)，分隔配置與該柵電極不同的其它柵電極及虛設(shè)圖案中的至少一方；鄰接所述柵電極及所述其它柵電極的側(cè)壁，設(shè)置側(cè)墻；在所述柵電極的上部，形成第1硅化物層；在位于所述柵電極與不同于該柵電極的所述其它柵電極及所述虛設(shè)圖案中的至少一方之間的所述元件區(qū)域中的所述半導(dǎo)體基板的表面，形成第2硅化物層；所述第1硅化物層的厚度，比所述第2硅化物層的厚度厚。
15.如權(quán)利要求14所述的半導(dǎo)體裝置，其特征在于所述虛設(shè)圖案，是具有柵電極形狀的電極圖案的虛設(shè)柵電極，在其側(cè)壁設(shè)置側(cè)墻，而且是不與所述半導(dǎo)體裝置中的半導(dǎo)體集成電路電連接的電極。
16.如權(quán)利要求14所述的半導(dǎo)體裝置，其特征在于所述虛設(shè)圖案，是由絕緣體構(gòu)成的圖案。
17.如權(quán)利要求14所述的半導(dǎo)體裝置，其特征在于所述虛設(shè)圖案，是具有柵電極形狀的電極圖案的虛設(shè)柵電極，在其側(cè)壁設(shè)置側(cè)墻，而且是不與所述半導(dǎo)體裝置中的半導(dǎo)體集成電路電連接的電極，或者是由絕緣體構(gòu)成的圖案。
18.如權(quán)利要求16或17所述的半導(dǎo)體裝置，其特征在于由所述絕緣體構(gòu)成的圖案，形成在所述元件分離絕緣膜上。
19.一種半導(dǎo)體裝置的制造方法，其特征在于，包括在至少表面具有硅層的半導(dǎo)體基板上形成柵絕緣膜，并在其上堆積非晶硅或聚脂硅膜的工序；對所述非晶硅或聚脂硅膜進(jìn)行圖案化，形成柵電極、和分隔位于該柵電極的兩側(cè)的與該柵電極不同的其它柵電極及虛設(shè)柵電極中的至少一方的電極的工序；向所述半導(dǎo)體基板摻入雜質(zhì)，形成成為源極和漏極的雜質(zhì)擴(kuò)散層的工序；以及在所述半導(dǎo)體基板、所述柵電極、以及所述其它柵電極或所述虛設(shè)柵電極之上，堆積金屬膜并進(jìn)行熱處理，在所述半導(dǎo)體基板上、所述柵電極上、以及所述其它柵電極及所述虛設(shè)柵電極中至少一方的電極上形成硅化物的工序。
20.如權(quán)利要求19所述的半導(dǎo)體裝置的制造方法，其特征在于還包括形成與所述柵電極的側(cè)壁、和所述其它柵電極及所述虛設(shè)柵電極中至少一方的電極的側(cè)壁分別鄰接的側(cè)墻的工序。
21.一種半導(dǎo)體裝置的制造方法，其特征在于，包括在至少表面具有硅層的半導(dǎo)體基板上形成柵絕緣膜，并在其上堆積非晶硅或聚脂硅膜的工序；對所述非晶硅或聚脂硅膜圖案化，形成多個(gè)整齊排列的柵電極的工序；在所述半導(dǎo)體基板上摻入雜質(zhì)，形成成為源極及漏極的雜質(zhì)擴(kuò)散層的工序；在所述半導(dǎo)體基板上堆積絕緣層的工序；在所述整齊排列的柵電極的隊(duì)列方向的兩側(cè)，從該柵電極隔開的位置，對所述絕緣層圖案化形成虛設(shè)圖案的工序；以及在所述半導(dǎo)體基板、所述柵電極、所述虛設(shè)圖案之上，堆積金屬膜并進(jìn)行熱處理，在所述半導(dǎo)體基板上和所述柵電極上形成硅化物的工序。
22.一種半導(dǎo)體裝置的制造方法，其特征在于，包括在至少表面具有硅層的半導(dǎo)體基板上形成元件分離絕緣膜，形成被該元件分離絕緣膜包圍的元件區(qū)域的工序；在所述半導(dǎo)體基板上形成柵絕緣膜，并在其上堆積非晶硅或聚脂硅膜的工序；對所述非晶硅或聚脂硅膜圖案化，在所述元件區(qū)域上形成柵電極，并在所述元件分離絕緣膜上的與該柵電極相鄰的位置形成虛設(shè)柵電極的工序；向所述半導(dǎo)體基板摻入雜質(zhì)，形成成為源極和漏極的雜質(zhì)擴(kuò)散層的工序；在所述半導(dǎo)體基板上堆積絕緣層的工序；在所述元件分離絕緣膜上的與該柵電極相鄰的位置，對所述絕緣層進(jìn)行圖案化，形成虛設(shè)圖案的工序；以及在所述半導(dǎo)體基板、所述柵電極、所述虛設(shè)柵電極、以及所述虛設(shè)圖案之上，堆積金屬膜并進(jìn)行熱處理，在所述半導(dǎo)體基板上、所述柵電極上、以及所述虛設(shè)柵電極之上形成硅化物的工序。
23.如權(quán)利要求22所述的半導(dǎo)體裝置的制造方法，其特征在于還包括形成與所述柵電極的側(cè)壁和所述虛設(shè)柵電極的側(cè)壁分別鄰接的側(cè)墻的工序。
24.如權(quán)利要求19～23中任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其特征在于所述金屬膜，包含從由Co、Ti、Ni及Pt組成的物質(zhì)群中選擇的一個(gè)。
全文摘要
本發(fā)明提供源漏擴(kuò)散層中的硅化物層均勻，而且柵電極上的硅化物層的厚度是無斷線之虞的厚度的半導(dǎo)體裝置及其制造方法。在柵電極(8)的兩側(cè)，設(shè)置其它柵電極(8’)和虛設(shè)柵電極(9)。在形成高熔點(diǎn)金屬膜時(shí)，在柵電極8及其它柵電極(8’)之間，和柵電極(8)及虛設(shè)柵電極(9)之間，由于以同樣的膜厚形成高熔點(diǎn)金屬膜，所以在源漏擴(kuò)散層(5)上形成的第2硅化物層(7)也在元件區(qū)域(10)中成為大致均勻的膜厚。另外，在柵電極(8、8’)上，也同樣形成高熔點(diǎn)金屬膜，它成為第1硅化物層(6)。但第1硅化物層(6)比第1硅化物層(7)厚，所以無斷線之虞。
文檔編號H01L21/336GK1531108SQ20041000668
公開日2004年9月22日 申請日期2004年2月25日 優(yōu)先權(quán)日2003年3月5日
發(fā)明者松元道一 申請人:松下電器產(chǎn)業(yè)株式會社