專利名稱：多芯片封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體組件封裝結(jié)構(gòu)，且特別是有關(guān)于一種多芯片封裝結(jié)構(gòu)。
背景技術(shù)：
以目前的半導(dǎo)體封裝技術(shù)而言，通常會(huì)使用一封膠體來(lái)包覆多個(gè)芯片，以達(dá)到兩倍以上的容量或更多功能的需求，即所謂的多芯片封裝結(jié)構(gòu)。舉例來(lái)說(shuō)，將兩個(gè)8MB容量的內(nèi)存芯片結(jié)合封裝，即可得到一個(gè)16MB容量的封裝結(jié)構(gòu)，并不需要直接去制造16MB容量的單芯片。
請(qǐng)參照?qǐng)D1，其繪示為美國(guó)專利案號(hào)No.5,323,060所揭露的多芯片封裝結(jié)構(gòu)的剖面圖。在圖1中，多芯片封裝結(jié)構(gòu)10包括基板11、芯片12a、12b及12c、黏著層13a及13b、導(dǎo)線14a、14b、15a、15b、16a及16b和封膠體17。芯片12a的非作用面系與基板11的正面黏接，而芯片12b的非作用面系藉由黏著層13a與芯片12a的作用面的中央部分黏接，且芯片12c的非作用面系藉由黏著層13b與芯片12b的作用面的中央部分黏接。導(dǎo)線14a及14b用以電性芯片12a的作用面的周邊部分的焊墊及基板11的正面，導(dǎo)線15a及15b用以電性連接芯片12b的作用面的周邊部分的焊墊及基板11的正面，導(dǎo)線16a及16b用以電性連接芯片12c的作用面的周邊部分的焊墊及基板11的正面。此外，封膠體17用以包覆部分的基板11的正面、芯片12a～12c和導(dǎo)線14a～16b。
需要注意的是，基于導(dǎo)線14a～16b的打線的作業(yè)空間考慮，黏著層13a及13b的厚度必須夠大，且封膠體17必須包覆導(dǎo)線14a～16b，導(dǎo)致多芯片封裝結(jié)構(gòu)10的整體厚度、寬度及體積增加許多。此外，由于芯片12a～12c設(shè)置于基板11的正面上，且封膠體17的正面必須高于芯片12c的作用面和導(dǎo)線16a及16b的最高轉(zhuǎn)折處，導(dǎo)致芯片12a～12c所產(chǎn)生的熱量無(wú)法有效地逸散至外界，影響多芯片封裝結(jié)構(gòu)10的散熱效果甚巨。
發(fā)明內(nèi)容有鑒于此，本發(fā)明的目的就是在提供一種多芯片封裝結(jié)構(gòu)。其芯片的芯片通孔貫穿焊墊的設(shè)計(jì)，讓導(dǎo)電材料填充于所堆棧的芯片的芯片組通孔內(nèi)，使得這些芯片的焊墊與引腳達(dá)到電性連接的功效。一方面可以省去打線的考慮及成本，并有效縮短芯片與芯片或引腳電性連接途徑，提高整體電性特性；另一方面可以縮小多芯片封裝結(jié)構(gòu)的整體厚度、寬度及體積。
根據(jù)本發(fā)明的目的，提出一種多芯片封裝結(jié)構(gòu)，包括數(shù)個(gè)芯片、一導(dǎo)線架、數(shù)個(gè)第一導(dǎo)電材料及數(shù)個(gè)第二導(dǎo)電材料。各芯片具有相對(duì)的一作用面及一非作用面、數(shù)個(gè)芯片通孔和數(shù)個(gè)絕緣層，各作用面的周邊部分具有數(shù)個(gè)焊墊。在各芯片中，各芯片通孔系貫穿各焊墊及非作用面，各絕緣層系涂布于各焊墊以外的各芯片通孔的內(nèi)壁上。部分的芯片系依序黏著堆棧成一第一芯片組，另一部分的芯片系依序黏著堆棧成一第二芯片組。第一芯片組具有相對(duì)的一第一連接面及一第一非連接面，第二芯片組具有相對(duì)的一第二連接面及一第二非連接面。任意相鄰的二芯片的一芯片的芯片通孔系與另一芯片的芯片通孔對(duì)應(yīng)地貫通，第一芯片組及第二芯片組的芯片通孔分別形成數(shù)個(gè)第一芯片組通孔及數(shù)個(gè)第二芯片組通孔。第一芯片組通孔系貫穿第一連接面及第一非連接面，第二芯片組通孔系貫穿第二連接面及第二非連接面。導(dǎo)線架具有數(shù)個(gè)引腳，各引腳具有相對(duì)的一第一引腳表面及一第二引腳表面。各第一引腳表面及各第二引腳表面系分別黏著于第一連接面及第二連接面，并分別對(duì)應(yīng)于各第一芯片組通孔及各第二芯片組通孔。各第一導(dǎo)電材料系填充于各第一芯片組通孔中，使得第一芯片組的各芯片的焊墊對(duì)應(yīng)地與引腳電性連接。各第二導(dǎo)電材料系填充于各第二芯片組通孔中，使得第二芯片組的各芯片的焊墊對(duì)應(yīng)地與引腳電性連接。
根據(jù)本發(fā)明的再一目的，提出一種多芯片封裝結(jié)構(gòu)，包括一導(dǎo)線架、一芯片組、數(shù)個(gè)導(dǎo)電材料。導(dǎo)線架具有數(shù)個(gè)引腳，各引腳具有一引腳表面。芯片組具有數(shù)個(gè)芯片，各芯片具有數(shù)個(gè)芯片通孔、數(shù)個(gè)絕緣層和相對(duì)的一作用面及一非作用面。在各芯片中，作用面的周邊部分具有數(shù)個(gè)焊墊，各芯片通孔系貫穿各焊墊及非作用面，各絕緣層系涂布于各焊墊以外的各芯片通孔的內(nèi)壁上。這些芯片依序黏著堆棧，使得芯片組具有相對(duì)的一連接面與一非連接面。任意相鄰的二芯片的一芯片的芯片通孔系與另一芯片的芯片通孔對(duì)應(yīng)地貫通，芯片組的這些芯片通孔形成數(shù)個(gè)芯片組通孔。芯片組通孔系貫穿連接面及非連接面，連接面系黏著于各引腳表面，芯片組通孔系對(duì)應(yīng)于引腳。各導(dǎo)電材料系填充于各芯片組通孔中，使得各芯片的焊墊對(duì)應(yīng)地與引腳電性連接。
為讓本發(fā)明的上述目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下圖1繪示乃美國(guó)專利案號(hào)No.5,323,060所揭露的多芯片封裝結(jié)構(gòu)的剖面圖。
圖2A繪示乃依照本發(fā)明的實(shí)施例一的多芯片封裝結(jié)構(gòu)的剖面圖。
圖2B繪示乃圖2A的芯片的剖面圖。
圖2C繪示乃圖2B的芯片的俯視圖。
圖2D繪示乃圖2A的芯片組、導(dǎo)線架及導(dǎo)電材料的俯視圖。
圖2E繪示乃依照本發(fā)明的實(shí)施例二的多芯片封裝結(jié)構(gòu)的剖面圖。
圖2F繪示乃依照本發(fā)明的實(shí)施例三的多芯片封裝結(jié)構(gòu)的剖面圖。
圖2G繪示乃依照本發(fā)明的實(shí)施例四的多芯片封裝結(jié)構(gòu)的剖面圖。
圖2H繪示乃依照本發(fā)明的實(shí)施例五的多芯片封裝結(jié)構(gòu)的剖面圖。
圖3A繪示乃依照本發(fā)明的實(shí)施例六的多芯片封裝結(jié)構(gòu)的剖面圖。
圖3B繪示乃依照本發(fā)明的實(shí)施例七的多芯片封裝結(jié)構(gòu)的剖面圖。
圖3C繪示乃依照本發(fā)明的實(shí)施例八的多芯片封裝結(jié)構(gòu)的剖面圖。
圖4A繪示乃依照本發(fā)明的實(shí)施例九的多芯片封裝結(jié)構(gòu)的剖面圖。
圖4B繪示乃圖4A的第一芯片的剖面圖。
圖4C繪示乃圖4A的第二芯片的倒立剖面圖。
圖4D繪示乃依照本發(fā)明的實(shí)施例十的多芯片封裝結(jié)構(gòu)的剖面圖。
圖4E繪示乃依照本發(fā)明的實(shí)施例十一的多芯片封裝結(jié)構(gòu)的剖面圖。
圖4F繪示乃依照本發(fā)明的實(shí)施例十二的多芯片封裝結(jié)構(gòu)的剖面圖。
圖5A繪示乃依照本發(fā)明的實(shí)施例十三的多芯片封裝結(jié)構(gòu)的剖面圖。
圖5B繪示乃圖5A的芯片的剖面圖。
圖5C繪示乃依照本發(fā)明的實(shí)施例十四的多芯片封裝結(jié)構(gòu)的剖面圖。
具體實(shí)施方式實(shí)施例一請(qǐng)參照?qǐng)D2A，其繪示乃依照本發(fā)明的實(shí)施例一的多芯片封裝結(jié)構(gòu)的剖面圖。在圖2A中，多芯片封裝結(jié)構(gòu)20a包括一導(dǎo)線架29a、一封膠體32a、數(shù)個(gè)導(dǎo)電材料及數(shù)個(gè)芯片，如4個(gè)芯片22、二個(gè)第一導(dǎo)電材料27及二個(gè)第二導(dǎo)電材料28。如圖2B及圖2C所示，各芯片22具有相對(duì)的一作用面22a及一非作用面22b、數(shù)個(gè)芯片通孔22c和數(shù)個(gè)絕緣層22d，各芯片22的作用面22a的周邊部分具有數(shù)個(gè)焊墊22e。各芯片22的各芯片通孔22c系貫穿各焊墊22e及非作用面22b，各芯片22的各絕緣層22d系涂布于各焊墊22e以外的各芯片通孔22c的內(nèi)壁上。請(qǐng)?jiān)賲⒖紙D2A，二芯片22系依序黏著堆棧成一第一芯片組23a，另二芯片22系依序黏著堆棧成一第二芯片組23b。第一芯片組23a具有相對(duì)的一第一連接面24a及一第一非連接面24b，第二芯片組23b具有相對(duì)的一第二連接面25a及一第二非連接面25b。在第一芯片組23a及第二芯片組23b中，任意上下相鄰的二芯片22的一芯片22的芯片通孔22c系與另一芯片22的芯片通孔22c對(duì)應(yīng)地貫通。第一芯片組23a的這些芯片通孔22c形成數(shù)個(gè)第一芯片組通孔26a，且第二芯片組23b的這些芯片通孔22c形成數(shù)個(gè)第二芯片組通孔26b。這些第一芯片組通孔26a系貫穿第一連接面24a及第一非連接面24b，這些第二芯片組通孔26b系貫穿第二連接面25a及第二非連接面25b。
導(dǎo)線架29a具有數(shù)個(gè)引腳21a，各引腳21a具有相對(duì)的一第一引腳表面21b及一第二引腳表面21c。如圖2D所示，各引腳21a的第一引腳表面21b系黏著于第一芯片組23a的第一連接面24a的周邊部分，并對(duì)應(yīng)于各第一芯片組通孔26a。同樣地，各引腳21a的第二引腳表面21c系黏著于第二芯片組23b的第二連接面25a的周邊部分，并對(duì)應(yīng)于各第二芯片組通孔26b。
請(qǐng)?jiān)賲⒖紙D2A及圖2D，各第一導(dǎo)電材料27系填充于各第一芯片組通孔26a中，使得第一芯片組23a的各芯片22的焊墊22e對(duì)應(yīng)地與引腳21a電性連接。此外，各第二導(dǎo)電材料28系填充于各第二芯片組通孔26b中，使得第二芯片組23b的各芯片22的焊墊22e對(duì)應(yīng)地與引腳21a電性連接。需要注意的是，第一導(dǎo)電材料27及第二導(dǎo)電材料28可以為同一種導(dǎo)電材料。另外，封膠體32a用以包覆第一芯片組23a、第二芯片組23b及部分的引腳21a。第一芯片組23a及第二芯片組23b系可藉由相對(duì)應(yīng)的導(dǎo)電材料與不同的引腳電性連接，不局限只與同一引腳電性連接。
實(shí)施例二請(qǐng)參照?qǐng)D2E，其繪示乃依照本發(fā)明的實(shí)施例二的多芯片封裝結(jié)構(gòu)的剖面圖。在圖2E中，本實(shí)施例的多芯片封裝結(jié)構(gòu)20b與實(shí)施例一的多芯片封裝結(jié)構(gòu)20a不同的處在于導(dǎo)線架29b的結(jié)構(gòu)，其余相同的構(gòu)件繼續(xù)沿用相同的標(biāo)號(hào)，且不再贅述。導(dǎo)線架29b的各引腳21a具有一引腳通孔21d，各引腳通孔21d對(duì)應(yīng)于各第一芯片組通孔26a及各第二芯片組通孔26b，使得各第一導(dǎo)電材料27或各第二導(dǎo)電材料28系又填充于各引腳通孔21d中。
實(shí)施例三請(qǐng)參照?qǐng)D2F，其繪示乃依照本發(fā)明的實(shí)施例三的多芯片封裝結(jié)構(gòu)的剖面圖。在圖2F中，本實(shí)施例的多芯片封裝結(jié)構(gòu)20c與實(shí)施例一的多芯片封裝結(jié)構(gòu)20a不同的處在于導(dǎo)線架29c的結(jié)構(gòu)。導(dǎo)線架29c的各引腳21a的第一引腳表面21b及第二引腳表面21c分別具有導(dǎo)電凸塊30a及30b，各導(dǎo)電凸塊30a系嵌入各第一芯片組通孔26a中，并與各第一導(dǎo)電材料27電性連接，以增加第一芯片組23a定位于導(dǎo)線架29c上的效果。此外，各導(dǎo)電凸塊30b嵌入各第二芯片組通孔26b中，并與各第二導(dǎo)電材料28電性連接，以增加第二芯片組23b定位于導(dǎo)線架29c上的效果。需要注意的是，導(dǎo)電凸塊30a及30b為金屬凸塊。
實(shí)施例四請(qǐng)參照?qǐng)D2G，其繪示乃依照本發(fā)明的實(shí)施例四的多芯片封裝結(jié)構(gòu)的剖面圖。在圖2G中，本實(shí)施例的多芯片封裝結(jié)構(gòu)20d與實(shí)施例一的多芯片封裝結(jié)構(gòu)20a不同的處在于導(dǎo)線架29d的結(jié)構(gòu)。導(dǎo)線架29d的各引腳21a的第一引腳表面21b及第二引腳表面21c分別具有金屬鍍層31a及31b，用以分別增加第一芯片組23a及第二芯片組23b和導(dǎo)線架29d電性連接的效果。
實(shí)施例五請(qǐng)參照?qǐng)D2H，其繪示乃依照本發(fā)明的實(shí)施例五的多芯片封裝結(jié)構(gòu)的剖面圖。在圖2H中，本實(shí)施例的多芯片封裝結(jié)構(gòu)20e與實(shí)施例一的多芯片封裝結(jié)構(gòu)20a不同的處在于導(dǎo)線架29e的結(jié)構(gòu)。導(dǎo)線架29e更包括一芯片支撐座21e，芯片支撐座21e具有相對(duì)的一第一接著面及一第二接著面，第一接著面系黏著于第一芯片組23a的第一連接面24a，第二接著面系黏著于第二芯片組23b的第二連接面25a。
實(shí)施例六請(qǐng)參照?qǐng)D3A，其繪示乃依照本發(fā)明的實(shí)施例六的多芯片封裝結(jié)構(gòu)的剖面圖。在圖3A中，本實(shí)施例的多芯片封裝結(jié)構(gòu)30a與實(shí)施例一的多芯片封裝結(jié)構(gòu)20a不同的處在于封膠體32b的包覆方式。由于第一芯片組23a的最上層的芯片22的焊墊22e未裸露于外界中，故封膠體32b包覆部分的第一芯片組23a、第二芯片組23b和部分的引腳21a，第一芯片組23a的第一非連接面24b裸露于封膠體32b的外。如此一來(lái)，可以增加多芯片封裝結(jié)構(gòu)30a的散熱效果。在本實(shí)施例中，導(dǎo)線架29a系可具有引腳通孔、導(dǎo)電凸塊、金屬鍍層或芯片支撐座等設(shè)計(jì)。
實(shí)施例七請(qǐng)參照?qǐng)D3B，其繪示乃依照本發(fā)明的實(shí)施例七的多芯片封裝結(jié)構(gòu)的剖面圖。在圖3B中，本實(shí)施例的多芯片封裝結(jié)構(gòu)30b與實(shí)施例六的多芯片封裝結(jié)構(gòu)30a不同的處在于封膠體32c的包覆方式。由于第二芯片組23b的最下層的芯片22的焊墊22e未裸露于外界中，故封膠體32c包覆第一芯片組23a、部分的第二芯片組23b和部分的引腳21a，第二芯片組23b的第二非連接面25b裸露于封膠體32c的外。在本實(shí)施例中，導(dǎo)線架29a系可具有引腳通孔、導(dǎo)電凸塊、金屬鍍層或芯片支撐座等設(shè)計(jì)。
實(shí)施例八請(qǐng)參照?qǐng)D3C，其繪示乃依照本發(fā)明的實(shí)施例八的多芯片封裝結(jié)構(gòu)的剖面圖。在圖3C中，本實(shí)施例的多芯片封裝結(jié)構(gòu)30c與實(shí)施例六的多芯片封裝結(jié)構(gòu)30a不同的處在于封膠體32d的包覆方式。封膠體32d包覆部分的第一芯片組23a、部分的第二芯片組23b和部分的引腳21a，第一非連接面24b及第二非連接面25b系裸露于封膠體32d的外。在本實(shí)施例中，導(dǎo)線架29a系可具有引腳通孔、導(dǎo)電凸塊、金屬鍍層或芯片支撐座等設(shè)計(jì)。
實(shí)施例九請(qǐng)參照?qǐng)D4A，其繪示乃依照本發(fā)明的實(shí)施例九的多芯片封裝結(jié)構(gòu)的剖面圖。在圖4A中，多芯片封裝結(jié)構(gòu)40a包括一導(dǎo)線架49、一第一芯片組43a、一第二芯片組43b、數(shù)個(gè)第一導(dǎo)電材料47、數(shù)個(gè)第二導(dǎo)電材料48及一封膠體52a。導(dǎo)線架49具有數(shù)個(gè)引腳41a，各引腳41a具有相對(duì)的一第一引腳表面41b及一第二引腳表面41c。
第一芯片組43a具有數(shù)個(gè)第一芯片42a，如圖4B所示，各第一芯片42a具有相對(duì)的一第一作用面42i及一第一非作用面42j、數(shù)個(gè)第一芯片通孔42k及數(shù)個(gè)第一絕緣層42c。在各第一芯片42a中，第一作用面42i的周邊部分具有數(shù)個(gè)第一焊墊42e，各第一芯片通孔42k系貫穿各第一焊墊42e及第一非作用面42j，各第一絕緣層42c系涂布于各第一焊墊42e以外的各第一芯片通孔42k的內(nèi)壁上。
請(qǐng)?jiān)賲⒖紙D4A，第一芯片42a依序黏著堆棧，使得第一芯片組43a具有相對(duì)的一第一連接面44a與一第一非連接面44b。任意相鄰的二第一芯片42a的一第一芯片42a的第一芯片通孔42k系與另一第一芯片42a的第一芯片通孔42k對(duì)應(yīng)地貫通。第一芯片組43a的第一芯片通孔42k形成數(shù)個(gè)第一芯片組通孔46a，第一芯片組通孔46a系貫穿第一連接面44a及第一非連接面44b。第一連接面44a的周邊部分系黏著于各第一引腳表面41b，各第一芯片組通孔46a系對(duì)應(yīng)于各引腳41a。
第二芯片組43b具有數(shù)個(gè)第二芯片42b，且第二芯片42b的尺寸與第一芯片42a的尺寸不同。如圖4C所示，各第二芯片42b具有相對(duì)的一第二作用面42m及一第二非作用面42n、數(shù)個(gè)第二芯片通孔42p及數(shù)個(gè)第二絕緣層42d。在各第二芯片42b中，第二作用面42m的周邊部分具有數(shù)個(gè)第二焊墊42f，各第二芯片通孔42p系貫穿各第二焊墊42f及第二非作用面42n，各第二絕緣層42d系涂布于各第二焊墊42f以外的各第二芯片通孔42p的內(nèi)壁上。
請(qǐng)?jiān)賲⒖紙D4A，第二芯片42b依序黏著堆棧，使得第二芯片組43b具有相對(duì)的一第二連接面45a與一第二非連接面45b。任意相鄰的二第二芯片42b的一第二芯片42b的第二芯片通孔42p系與另一第二芯片42b的第二芯片通孔42p對(duì)應(yīng)地貫通。第二芯片組43b的第二芯片通孔42p形成數(shù)個(gè)第二芯片組通孔46b，第二芯片組通孔46b系貫穿第二連接面45a及第二非連接面45b。第二連接面45a的周邊部分系黏著于各第二引腳表面41c，各第二芯片組通孔46b系對(duì)應(yīng)于各引腳41a。
各第一導(dǎo)電材料47系填充于各第一芯片組通孔46a中，使得各第一芯片42a的第一焊墊42e對(duì)應(yīng)地與引腳41a電性連接。各第二導(dǎo)電材料48系各填充于各第二芯片組通孔46b中，使得各第二芯片42b的第二焊墊42f對(duì)應(yīng)地與引腳41a電性連接。此外，封膠體52a用以包覆第一芯片組43a、第二芯片組43b及部分的引腳41a。
在本實(shí)施例中，導(dǎo)線架49系可具有對(duì)應(yīng)于第一芯片組通孔46a的引腳通孔、導(dǎo)電凸塊或金屬鍍層等設(shè)計(jì)，而導(dǎo)線架49系可具有對(duì)應(yīng)于第二芯片組通孔46b的引腳通孔、導(dǎo)電凸塊或金屬鍍層等設(shè)計(jì)，且導(dǎo)線架49系可具有芯片支撐座的設(shè)計(jì)。
實(shí)施例十請(qǐng)參照?qǐng)D4D，其繪示乃依照本發(fā)明的實(shí)施例十的多芯片封裝結(jié)構(gòu)的剖面圖。在圖4D中，本實(shí)施例的多芯片封裝結(jié)構(gòu)40b與實(shí)施例九的多芯片封裝結(jié)構(gòu)40a不同的處在于封膠體52b的包覆方式。封膠體52b包覆部分的第一芯片組43a、第二芯片組43b和部分的引腳41a，第一芯片組43a的第一非連接面44b裸露于封膠體52b的外。在本實(shí)施例中，導(dǎo)線架49系可具有引腳通孔、導(dǎo)電凸塊、金屬鍍層或芯片支撐座等設(shè)計(jì)。
實(shí)施例十一請(qǐng)參照?qǐng)D4E，其繪示乃依照本發(fā)明的實(shí)施例十一的多芯片封裝結(jié)構(gòu)的剖面圖。在圖4E中，本實(shí)施例的多芯片封裝結(jié)構(gòu)40c與實(shí)施例九的多芯片封裝結(jié)構(gòu)40a不同的處在于封膠體52c的包覆方式。封膠體52c包覆第一芯片組43a、部分的第二芯片組43b和部分的引腳41a，第二芯片組43b的第二非連接面45b裸露于封膠體52c的外。在本實(shí)施例中，導(dǎo)線架49系可具有引腳通孔、導(dǎo)電凸塊、金屬鍍層或芯片支撐座等設(shè)計(jì)。
實(shí)施例十二請(qǐng)參照?qǐng)D4F，其繪示乃依照本發(fā)明的實(shí)施例十二的多芯片封裝結(jié)構(gòu)的剖面圖。在圖4F中，本實(shí)施例的多芯片封裝結(jié)構(gòu)40d與實(shí)施例九的多芯片封裝結(jié)構(gòu)40a不同的處在于封膠體52d的包覆方式。封膠體52d包覆部分的第一芯片組43a、部分的第二芯片組43b和部分的引腳41a，第一非連接面44b及第二非連接面45b裸露于封膠體52d的外。在本實(shí)施例中，導(dǎo)線架49系可具有引腳通孔、導(dǎo)電凸塊、金屬鍍層或芯片支撐座等設(shè)計(jì)。
實(shí)施例十三請(qǐng)參照?qǐng)D5A，其繪示乃依照本發(fā)明的實(shí)施例十三的多芯片封裝結(jié)構(gòu)的剖面圖。在圖5A中，多芯片封裝結(jié)構(gòu)60a包括一導(dǎo)線架69、一芯片組63、數(shù)個(gè)導(dǎo)電材料67及一封膠體72a。導(dǎo)線架69具有數(shù)個(gè)引腳61a，各引腳61a具有一引腳表面61b。芯片組63具有數(shù)個(gè)芯片62，如圖5B所示，各芯片62具有數(shù)個(gè)芯片通孔62d、數(shù)個(gè)絕緣層62e和相對(duì)的一作用面62a及一非作用面62b。在各芯片62中，作用面62a的周邊部分具有數(shù)個(gè)焊墊62c，各芯片通孔62d系貫穿各焊墊62c及非作用面62b，各絕緣層62e系涂布于各焊墊62c以外的各芯片通孔62d的內(nèi)壁上。請(qǐng)參考圖5A，這些芯片62依序黏著堆棧，使得芯片組63具有相對(duì)的一連接面64與一非連接面65，任意相鄰的二芯片62的一芯片62的芯片通孔62d系與另一芯片62的芯片通孔62d對(duì)應(yīng)地貫通。芯片組63的芯片通孔62d形成數(shù)個(gè)芯片組通孔66，芯片組通孔66系貫穿連接面64及非連接面65。連接面64系黏著于各引腳表面61b，芯片組通孔66系對(duì)應(yīng)于引腳61a。
各導(dǎo)電材料67系填充于各芯片組通孔66中，使得各芯片62的焊墊62c對(duì)應(yīng)地與引腳61a電性連接。此外，封膠體72a用以包覆芯片組63及部分的引腳61a。在本實(shí)施例中，導(dǎo)線架69系可具有引腳通孔、導(dǎo)電凸塊、金屬鍍層或芯片支撐座等設(shè)計(jì)。
實(shí)施例十四請(qǐng)參照?qǐng)D5C，其繪示乃依照本發(fā)明的實(shí)施例十四的多芯片封裝結(jié)構(gòu)的剖面圖。在圖5C中，本實(shí)施例的多芯片封裝結(jié)構(gòu)60b與實(shí)施例十三的多芯片封裝結(jié)構(gòu)60a不同的處在于封膠體72b的包覆方式。封膠體72b包覆部分的芯片組63和部分的引腳61a，芯片組63的非連接面65裸露于封膠體72b的外。在本實(shí)施例中，導(dǎo)線架69系可具有引腳通孔、導(dǎo)電凸塊、金屬鍍層或芯片支撐座等設(shè)計(jì)。
本發(fā)明上述實(shí)施例所揭露的多芯片封裝結(jié)構(gòu)，其芯片的芯片通孔貫穿焊墊的設(shè)計(jì)，讓導(dǎo)電材料填充于所堆棧的芯片的芯片組通孔內(nèi)，使得這些芯片的焊墊與引腳達(dá)到電性連接的功效。一方面可以省去打線的考慮及成本，并有效縮短芯片與芯片或引腳電性連接途徑，提高整體電性特性；另一方面可以縮小多芯片封裝結(jié)構(gòu)的整體厚度、寬度及體積。
綜上所述，雖然本發(fā)明已以一較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟悉該技術(shù)的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤(rùn)飾，因此本發(fā)明之的保護(hù)范圍應(yīng)根據(jù)權(quán)利要求書的范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種多芯片封裝結(jié)構(gòu)，包括多個(gè)芯片，系各具有相對(duì)的一作用面及一非作用面、多個(gè)芯片通孔和多個(gè)絕緣層，各該作用面的周邊部分具有多個(gè)焊墊，各該芯片通孔系貫穿各該焊墊及該非作用面，各該絕緣層系涂布于各該焊墊以外的各該芯片通孔的內(nèi)壁上，部分的該些芯片系依序黏著堆棧成一第一芯片組，另一部分的該些芯片系依序黏著堆棧成一第二芯片組，使得該第一芯片組具有相對(duì)的一第一連接面及一第一非連接面，該第二芯片組具有相對(duì)的一第二連接面及一第二非連接面，任意相鄰的二該芯片的一芯片的該些通孔系與另一芯片的該些通孔對(duì)應(yīng)地貫通，該第一芯片組及該第二芯片組的該些通孔分別形成多個(gè)第一芯片組通孔及多個(gè)第二芯片組通孔，該些第一芯片組通孔系貫穿該第一連接面及該第一非連接面，該些第二芯片組通孔系貫穿該第二連接面及該第二非連接面；一導(dǎo)線架，具有多個(gè)引腳，各該引腳具有相對(duì)的一第一引腳表面及一第二引腳表面，各該第一引腳表面及各該第二引腳表面系分別黏著于該第一連接面及該第二連接面，并分別對(duì)應(yīng)于各該第一芯片組通孔及各該第二芯片組通孔；多個(gè)第一導(dǎo)電材料，系各填充于各該第一芯片組通孔中，使得該第一芯片組的各該芯片的該些焊墊對(duì)應(yīng)地與該些引腳電性連接；以及多個(gè)第二導(dǎo)電材料，系各填充于各該第二芯片組通孔中，使得該第二芯片組的各該芯片的該些焊墊對(duì)應(yīng)地與該些引腳電性連接。
2.根據(jù)權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，各該引腳更具有一引腳通孔，各該引腳通孔系貫穿各該引腳，各該第一導(dǎo)電材料或各該第二導(dǎo)電材料系又填充于各該引腳通孔中。
3.根據(jù)權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，各該第一引腳表面具有一導(dǎo)電凸塊，各該導(dǎo)電凸塊嵌入各該第一芯片組通孔中，并與各該第一導(dǎo)電材料電性連接。
4.根據(jù)權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，各該第二引腳表面具有一導(dǎo)電凸塊，各該導(dǎo)電凸塊嵌入各該第二芯片組通孔中，并與各該第二導(dǎo)電材料電性連接。
5.根據(jù)權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，各該第一引腳表面具有一金屬鍍層。
6.根據(jù)權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，各該第二引腳表面具有一金屬鍍層。
7.根據(jù)權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，該導(dǎo)線架更包括一芯片支撐座，具有相對(duì)的一第一接著面及一第二接著面，該第一接著面系黏著于該第一連接面，該第二接著面系黏著于該第二連接面。
8.根據(jù)權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，該多芯片封裝結(jié)構(gòu)更包括一封膠體，用以包覆該第一芯片組、該第二芯片組及部分的該些引腳。
9.根據(jù)權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，該多芯片封裝結(jié)構(gòu)更包括一封膠體，用以至少包覆部分的該第一芯片組、部分的該第二芯片組及部分的該些引腳，該第一非連接面或該第二非連接面系裸露于該封膠體外。
10.根據(jù)權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，該多芯片封裝結(jié)構(gòu)更包括一封膠體，用以包覆部分的該第一芯片組、部分的該第二芯片組及部分的該些引腳，該第一非連接面及該第二非連接面系裸露于該封膠體外。
11.一種多芯片封裝結(jié)構(gòu)，包括一導(dǎo)線架，具有多個(gè)引腳，各該引腳具有相對(duì)的一第一引腳表面及一第二引腳表面；一第一芯片組，具有多個(gè)第一芯片，各該第一芯片具有多個(gè)第一芯片通孔、多個(gè)第一絕緣層和相對(duì)的一第一作用面及一第一非作用面，該第一作用面的周邊部分具有多個(gè)第一焊墊，各該第一芯片通孔系貫穿各該第一焊墊及該第一非作用面，各該第一絕緣層系涂布于各該第一焊墊以外的各該第一芯片通孔的內(nèi)壁上，該些第一芯片依序黏著堆棧，使得該第一芯片組具有相對(duì)的一第一連接面與一第一非連接面，任意相鄰的二該第一芯片的一第一芯片的該些第一芯片通孔系與另一第一芯片的該些第一芯片通孔對(duì)應(yīng)地貫通，該第一芯片組的該些第一芯片通孔形成多個(gè)第一芯片組通孔，該些第一芯片組通孔系貫穿該第一連接面及該第一非連接面，該第一連接面系黏著于各該第一引腳表面，該些第一芯片組通孔系對(duì)應(yīng)于該些引腳；一第二芯片組，具有多個(gè)第二芯片，各該第二芯片具有多個(gè)第二芯片通孔、多個(gè)第二絕緣層和相對(duì)的一第二作用面及一第二非作用面，該第二作用面的周邊部分具有多個(gè)第二焊墊，各該第二芯片通孔系貫穿各該第二焊墊及該第二非作用面，各該第二絕緣層系涂布于各該第二焊墊以外的各該第二芯片通孔的內(nèi)壁上，該些第二芯片依序黏著堆棧，使得該第二芯片組具有相對(duì)的一第二連接面與一第二非連接面，任意相鄰的二該第二芯片的一第二芯片的該些第二芯片通孔系與另一第二芯片的該些第二芯片通孔對(duì)應(yīng)地貫通，該第二芯片組的該些第二芯片通孔形成多個(gè)第二芯片組通孔，該些第二芯片組通孔系貫穿該第二連接面及該第二非連接面，該第二連接面系黏著于各該第二引腳表面，該些第二芯片組通孔系對(duì)應(yīng)于該些引腳；多個(gè)第一導(dǎo)電材料，系各填充于各該第一芯片組通孔中，使得各該第一芯片的該些第一焊墊對(duì)應(yīng)地與該些引腳電性連接；以及多個(gè)第二導(dǎo)電材料，系各填充于各該第二芯片組通孔中，使得各該第二芯片的該些第二焊墊對(duì)應(yīng)地與該些引腳電性連接。
12.根據(jù)權(quán)利要求11所述的多芯片封裝結(jié)構(gòu)，其特征在于，各該引腳更具有一引腳通孔，各該引腳通孔系貫穿各該引腳，各該第一導(dǎo)電材料或各該第二導(dǎo)電材料系又對(duì)應(yīng)地填充于各該引腳通孔中。
13.根據(jù)權(quán)利要求11所述的多芯片封裝結(jié)構(gòu)，其特征在于，各該引腳更具有二引腳通孔，該二引腳通孔系貫穿各該引腳，各該第一導(dǎo)電材料及各該第二導(dǎo)電材料系又對(duì)應(yīng)地填充于各該引腳的該二引腳通孔中。
14.根據(jù)權(quán)利要求11所述的多芯片封裝結(jié)構(gòu)，其特征在于，各該第一引腳表面具有一導(dǎo)電凸塊，各該導(dǎo)電凸塊嵌入各該第一芯片組通孔中，并與各該第一導(dǎo)電材料電性連接。
15.根據(jù)權(quán)利要求11所述的多芯片封裝結(jié)構(gòu)，其特征在于，各該第二引腳表面具有一導(dǎo)電凸塊，各該導(dǎo)電凸塊嵌入各該第二芯片組通孔中，并與各該第二導(dǎo)電材料電性連接。
16.根據(jù)權(quán)利要求11所述的多芯片封裝結(jié)構(gòu)，其特征在于，各該第一引腳表面具有一金屬鍍層。
17.根據(jù)權(quán)利要求11所述的多芯片封裝結(jié)構(gòu)，其特征在于，各該第二引腳表面具有一金屬鍍層。
18.根據(jù)權(quán)利要求11所述的多芯片封裝結(jié)構(gòu)，其特征在于，該導(dǎo)線架更包括一芯片支撐座，具有相對(duì)的一第一接著面及一第二接著面，該第一接著面系黏著于該第一連接面，該第二接著面系黏著于該第二連接面。
19.根據(jù)權(quán)利要求11所述的多芯片封裝結(jié)構(gòu)，該多芯片封裝結(jié)構(gòu)更包括一封膠體，用以包覆該第一芯片組、該第二芯片組及部分的該些引腳。
20.根據(jù)權(quán)利要求11所述的多芯片封裝結(jié)構(gòu)，其特征在于，該多芯片封裝結(jié)構(gòu)更包括一封膠體，用以至少包覆部分的該第一芯片組、部分的該第二芯片組及部分的該些引腳，該第一非連接面或該第二非連接面系裸露于該封膠體外。
21.根據(jù)權(quán)利要求11所述的多芯片封裝結(jié)構(gòu)，其特征在于，該多芯片封裝結(jié)構(gòu)更包括一封膠體，用以包覆部分的該第一芯片組、部分的該第二芯片組及部分的該些引腳，該第一非連接面及該第二非連接面系裸露于該封膠體外。
22.一種多芯片封裝結(jié)構(gòu)，包括一導(dǎo)線架，具有多個(gè)引腳，各該引腳具有一引腳表面；一芯片組，具有多個(gè)芯片，各該芯片具有多個(gè)芯片通孔、多個(gè)絕緣層和相對(duì)的一作用面及一非作用面，該作用面的周邊部分具有多個(gè)焊墊，各該芯片通孔系貫穿各該焊墊及該非作用面，各該絕緣層系涂布于各該焊墊以外的各該芯片通孔的內(nèi)壁上，該些芯片依序黏著堆棧，使得該芯片組具有相對(duì)的一連接面與一非連接面，任意相鄰的二該芯片的一芯片的該些芯片通孔系與另一芯片的該些芯片通孔對(duì)應(yīng)地貫通，該芯片組的該些芯片通孔形成多個(gè)芯片組通孔，該些芯片組通孔系貫穿該連接面及該非連接面，該連接面系黏著于各該引腳表面，該些芯片組通孔系對(duì)應(yīng)于該些引腳；以及多個(gè)導(dǎo)電材料，系各填充于各該芯片組通孔中，使得各該芯片的該些焊墊對(duì)應(yīng)地與該些引腳電性連接。
23.根據(jù)權(quán)利要求22所述的多芯片封裝結(jié)構(gòu)，其特征在于，各該引腳更具有一引腳通孔，各該引腳通孔系貫穿各該引腳，各該導(dǎo)電材料系又填充于各該引腳通孔中。
24.根據(jù)權(quán)利要求22所述的多芯片封裝結(jié)構(gòu)，其特征在于，各該引腳表面具有一導(dǎo)電凸塊，各該導(dǎo)電凸塊嵌入各該芯片組通孔中，并與各該導(dǎo)電材料電性連接。
25.根據(jù)權(quán)利要求22所述的多芯片封裝結(jié)構(gòu)，其特征在于，各該引腳表面具有一金屬鍍層。
26.根據(jù)權(quán)利要求22所述的多芯片封裝結(jié)構(gòu)，其特征在于，該導(dǎo)線架更包括一芯片支撐座，具有一接著面，該接著面系黏著于該連接面。
27.根據(jù)權(quán)利要求22所述的多芯片封裝結(jié)構(gòu)，該多芯片封裝結(jié)構(gòu)更包括一封膠體，用以包覆該芯片組及部分的該些引腳。
28.根據(jù)權(quán)利要求22所述的多芯片封裝結(jié)構(gòu)，其特征在于，該多芯片封裝結(jié)構(gòu)更包括一封膠體，用以包覆部分的該芯片組及部分的該些引腳，該非連接面系裸露于該封膠體外。
全文摘要
一種多芯片封裝結(jié)構(gòu)，包括數(shù)個(gè)芯片、一導(dǎo)線架及數(shù)個(gè)導(dǎo)電材料。芯片的表面具有數(shù)個(gè)焊墊，芯片通孔系貫穿焊墊，絕緣層系涂布于焊墊以外的芯片通孔的內(nèi)壁上。芯片系依序黏著堆棧成二芯片組，任意相鄰的二芯片的一芯片的芯片通孔系與另一芯片的芯片通孔對(duì)應(yīng)地貫通，各芯片組的所有通孔形成數(shù)個(gè)芯片組通孔。導(dǎo)線架具有數(shù)個(gè)引腳，各引腳具有相對(duì)的二引腳表面。此二引腳表面系對(duì)應(yīng)地黏著于各芯片組的連接面。這些導(dǎo)電材料系對(duì)應(yīng)地填充于所有的芯片組通孔中，使得各芯片的焊墊與引腳電性連接。
文檔編號(hào)H01L21/58GK1655333SQ20041000551
公開(kāi)日2005年8月17日 申請(qǐng)日期2004年2月13日 優(yōu)先權(quán)日2004年2月13日
發(fā)明者蔡振榮, 林志文 申請(qǐng)人:旺宏電子股份有限公司