專利名稱：具有自身觸發(fā)效能的靜電放電防護電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種具有自我觸發(fā)特性的靜電放電防護電路，特別有關(guān)于一種可被均勻觸發(fā)的靜電放電防護電路。
背景技術(shù)：
靜電放電是在一集成電路浮接之下，大量的電能由外向內(nèi)灌入集成電路的瞬時過程，整個過程大約耗時100ns。此外，在靜電放電時會產(chǎn)生數(shù)百甚至數(shù)千伏特的高壓，如此的高壓將會打穿集成電路中輸入級所使用的閘極氧化層，而導致電路錯誤。隨著集成電路不斷地微縮化，閘極氧化層的厚度也越來越薄，在此種趨勢下，使用保護組件來疏導靜電放電能量以保護閘極氧化層不受損害是十分必需的。
靜電放電現(xiàn)象的模式主要有四種人體放電模式(HBM)、機械放電模式(MM)、組件充電模式(CDM)及電場感應模式(FIM)。對一般集成電路產(chǎn)品來說，在靜電放電的表現(xiàn)上，均被要求要能通過人體放電模式、機械放電模式及組件充電模式的測試，例如高于±2000伏特的人體放電模式、高于±200伏特的機械放電模式及高于±1000伏特的充電組件放電模式。為了能夠承受如此高的靜電放電電壓，集成電路產(chǎn)品通常必需使用具有高效能、高耐受力的靜電放電保護組件，這些組件亦通常占據(jù)了相當大的布局面積。
為了達成上述的目的，目前已有多種靜電放電保護組件被提出(1)閘極接地N型金氧半裝置(GGNMOS)或閘極接供應電位的P型金氧半裝置(Gate-to-VDD PMOS)。如圖1所示，在集成電路正常操作下，靜電放電保護組件是處于關(guān)閉的狀態(tài)，并不會影響集成電路輸出入接合墊上的電位。在所有互補金氧半導體(CMOS)的制程技術(shù)中，汲極接合面的崩潰電壓幾乎是小于閘極氧化層的崩潰電壓，此種現(xiàn)象亦為靜電放電保護組件設(shè)計的基本特性。隨著閘極長度不斷地減短，汲極接合面與閘極氧化層的崩潰電壓差值也越來越小，因此設(shè)計誤差的容許量也越來越小。意即，如果靜電放電保護組件的設(shè)計或制程沒有達到最佳狀態(tài)，閘極氧化層很可能在汲極接合面崩潰之前就已被損壞。在進行正向(與VSS反向)電壓的靜電放電測試時，對VDD放電，寄生二極管Dp(P+汲極/N井)是處于順偏狀態(tài)而導通靜電放電電流，但其并非導因于任何崩潰現(xiàn)象的產(chǎn)生。對VSS放電，閘極接地的NMOS Mn將在汲極端發(fā)生崩潰，而產(chǎn)生基體電流。由于此基體電流會在基體電阻兩端產(chǎn)生壓差，此壓差將進一步使寄生雙載子晶體管NPN(汲極/基體/源極)的基極電位被拉高。一旦寄生雙載子晶體管的基極/射極接合面因基極電位拉高而產(chǎn)生順偏現(xiàn)象時，此晶體管將被開啟而開始導通靜電放電電流。另外，輸出入接合墊的電位將會被鉗制于此晶體管的保持電位值。另一方面，在進行負向電壓(與VDD反向)的靜電放電測試時，對VSS放電，寄生二極管Dn(P型基體/N+汲極)是處于順偏狀態(tài)而導通靜電放電電流，但其亦非導因于任何崩潰現(xiàn)象的產(chǎn)生。對VDD放電，閘極接至供應電位的PMOS Mp的汲極將產(chǎn)生崩潰現(xiàn)象。此時與閘極接地的NMOS類似，其寄生雙載子晶體管PNP(汲極/N井/源極)亦發(fā)生順偏而導通靜電放電電流。
(2)具有相同基體電阻值的輸入保護電路。在傳統(tǒng)多指結(jié)構(gòu)的NMOS中，由于位于中央的指狀元件具有稍高的基體電阻值，因此該指狀元件通常是第一個被觸發(fā)的。當中央的指狀元件導通時，接合墊上的電位將被鉗制于一較低的電位且使得其它的指狀元件不作用。所有的靜電放電電流將匯集于中央部的指狀元件，而造成因過熱所引發(fā)的損壞。對于NMOS來說，使用這種布局方式時，是無法經(jīng)由增加保護電路的布局面積而達成提高靜電放電耐受力的。因此，在臺灣集成電路公司的美國專利第5811856號中，提出了一種新的布局方法，如圖2所示。此種新布局法是借由在每一個指狀元件的源極旁增加一個P+摻雜區(qū)，而使得每一個寄生雙載子晶體管的基極電阻約略相同。當輸出入接合墊遭靜電放電襲擊時，所有的寄生晶體管將同時被觸發(fā)且導通等量的靜電放電電流，因而避免了因電流集中而發(fā)生過熱損毀的現(xiàn)象。
(3)使用閘極耦合技術(shù)的靜電放電保護組件。如圖3所示，此種組件包含了電容Cp1及Cn1、電阻Rp及Rn、一NMOS晶體管Mn、以及一PMOS晶體管Mp。NMOS晶體管Mn的汲極是耦接至輸出入接合墊21，其源極是耦接至VSS；而PMOS晶體管Mp的汲極亦耦接至輸出入接合墊21，其源極則耦接至VDD。電容Cn1及Cp1則分別耦接于輸出入接合墊21與NMOS晶體管Mn的閘極、及PMOS晶體管Mp的閘極之間。電阻Rn及Rp則分別耦接于VSS及VDD與NMOS晶體管Mn的閘極、及PMOS晶體管Mp的閘極之間。電容Cn1、Cp1及電阻Rn、Rp是用以在靜電放電發(fā)生時，將部分電壓耦合至NMOS晶體管Mn及PMOS晶體管Mp的閘極，因此其值可依所需耦合的電壓大小而調(diào)整。此種靜電放電保護組件可具有一低觸發(fā)電壓，適于做為薄閘極氧化層集成電路的保護組件。此外，在NMOS中會發(fā)生的非均勻觸發(fā)現(xiàn)象亦被改善。
(4)使用基體觸發(fā)技術(shù)的靜電放電保護組件。如圖4所示，與使用閘極耦合的靜電放電保護組件類似，其具有一電容C1、一電阻R1及一NMOS晶體管M5。晶體管M5的汲極是耦接至輸出入接合墊8，其源極是耦接至VSS，其閘極則與源極耦接。電容C1是耦接于輸出入接合墊8與晶體管M5的基體間。電阻R1是耦接于VSS及晶體管M5的基體間。電容C1及電阻R1是用以在靜電放電發(fā)生時，將部分電壓耦合至NMOS晶體管M5的基體，其值可依所需耦合的電壓大小而調(diào)整。因此，其中的寄生雙載子晶體管可以不經(jīng)由崩潰現(xiàn)象的產(chǎn)生即能被觸發(fā)導通。此外，借由此種技術(shù)，NMOS晶體管的觸發(fā)電壓也因而被降低，非均勻觸發(fā)的現(xiàn)象亦獲得改善。
然而，以上所提及的靜電放電保護組件均需要較大的布局面積才能提供足夠的靜電耐受度且其非均勻觸發(fā)的現(xiàn)象僅獲得改善但依舊存在。因此，目前仍需要對于靜電放電防護電路進行改良而使其能夠具有面積小、可均勻觸發(fā)的特性。

發(fā)明內(nèi)容
為了解決上述問題，本發(fā)明提供一種面積小、可均勻觸發(fā)的靜電放電防護電路。
本發(fā)明的第一目的在于提供一種靜電放電防護電路，適用于一具有輸出入接合墊的集成電路，該靜電放電防護電路包括一金氧半(MOS)晶體管，具有多指狀元件，其中指狀元件均具有寄生雙載子晶體管，該指狀元件的汲極是耦接至該輸出入接合墊而源極耦接至一電位，且在所有指狀元件中至少一個具有最大基體電阻的指狀元件的源極耦接至該些寄生雙載子晶體管的基極。
本發(fā)明的第二目的在于提供一種靜電放電防護電路，適用于一具有輸出入接合墊的集成電路，該靜電放電防護電路包括一金氧半(MOS)晶體管，具有多指狀元件，其中指狀元件均具有寄生雙載子晶體管，該指狀元件的汲極是耦接至該輸出入接合墊而源極耦接至一電位，且在所有指狀元件中至少一個具有最大基體電阻的指狀元件的源極耦接至其它指狀元件的閘極。
本發(fā)明的第三目的在于提供一種靜電放電防護電路，適用于一具有輸出入接合墊的集成電路，該靜電放電防護電路包括一金氧半(MOS)晶體管，具有多指狀元件，其中指狀元件均具有寄生雙載子晶體管，該指狀元件的汲極是耦接至該輸出入接合墊，閘極耦接至一電位，源極耦接至一接地電位，且在所有指狀元件中至少一個具有最大基體電阻的指狀元件的源極耦接至所有該些寄生雙載子晶體管的基極以及所有其它指狀元件的閘極。
本發(fā)明的第四目的在于提供一種靜電放電防護電路，適用于一具有輸出入接合墊的集成電路，該靜電放電防護電路包括一金氧半(MOS)晶體管，具有多指狀元件，其中指狀元件均具有寄生雙載子晶體管，該指狀元件的汲極是耦接至該輸出入接合墊，而源極與門極共同耦接至一接地電位，且在所有指狀元件中有一定數(shù)量的具有最大基體電阻的指狀元件被選擇將其源極耦接至所有該些寄生雙載子晶體管的基極。
本發(fā)明的此種新的靜電放電防護電路并不會使用較多的布局面積，但卻大大地增加了靜電放電的耐受力。


圖1顯示了傳統(tǒng)閘極接地NMOS與閘極接供應電位的PMOS靜電放電防護電路；圖2顯示了傳統(tǒng)具有相同基體電阻值的靜電放電防護電路；圖3顯示了傳統(tǒng)使用閘極耦合技術(shù)的靜電放電防護電路；圖4顯示了傳統(tǒng)基體觸發(fā)技術(shù)的靜電放電防護電路；圖5顯示了本發(fā)明第一實施例中的靜電放電防護電路；圖6顯示了本發(fā)明第一實施例中的另一靜電放電保電路；圖7顯示了圖5中靜電放電保電路的剖面圖；圖8顯示了本發(fā)明第二實施例中的靜電放電防護電路；圖9顯示了本發(fā)明第二實施例中的另一靜電放電防護電路；圖10顯示了圖8中靜電放電保電路的剖面圖；
圖11顯示了本發(fā)明第三實施例中的靜電放電防護電路；圖12顯示了圖11中靜電放電防護電路的剖面圖；圖13顯示本發(fā)明第四實施例中的另一靜電放電防護電路。
符號說明200、21、8～輸出入接合墊223～MOS晶體管224～寄生二極管5～基體50、120、130、140、221、225、RG1-RGn～電阻222～電容100、110、150～寄生雙載子晶體管40～接地點10a、20、60、70、72、77、80、10b～摻雜區(qū)90～閘極層95～閘極氧化層23、9～內(nèi)部電路10～靜電放電防護電路100～前置驅(qū)動器F1-Fn～指狀元件具體實施方式
以下，就圖式說明本發(fā)明的靜電放電防護電路的實施例。
本發(fā)明揭露了一種以基體自我觸發(fā)的靜電放電防護電路，可均勻地使多指狀的閘極接地NMOS被觸發(fā)。位于中央的指狀元件，其源極并非接地，而是耦接至寄生雙載子晶體管的基極，而形成一可觸發(fā)其它指狀元件中寄生雙載子晶體管的組件。此種新的靜電放電防護電路并不會使用較多的布局面積，但卻大大地增加了靜電放電的耐受力。
第一實施例(基體觸發(fā))閘極接地NMOS晶體管在I-V特性曲線上具有一個明顯地“跳回”(snap-back)現(xiàn)象，這是造成多指結(jié)構(gòu)的NMOS無法被均勻觸發(fā)的主因。此外，在傳統(tǒng)的布局法中，中央部指狀元件的寄生雙載子晶體管通常具有最大的基體電阻值，因此非常容易被觸發(fā)。一旦中央部的寄生雙載子晶體管被觸發(fā)，輸出入接合墊上的電位就被鉗制在一低電位上，不可能高過汲極與基體(井區(qū))接合面的崩潰電壓值。換句話說，所有的靜電放電電流都將經(jīng)由中央部的指狀元件排放，而造成此指狀元件的損毀。最后將導致整個靜電放電保護組件失去作用，而使用此保護組件的集成電路將無法通過靜電放電的測試。只要這種非均勻觸發(fā)現(xiàn)象存在，靜電放電保護組件的耐受力即使在增加布局面積下，也無法提高其耐受度。本發(fā)明直接使用了這種“中央部指狀元件被首先觸發(fā)”的現(xiàn)象來間接觸發(fā)其它的指狀元件共同分擔靜電放電電流，避免中央部的指狀元件損毀。
圖5顯示了本發(fā)明第一實施例中的靜電放電防護電路。其包括了閘極接地NMOS指狀元件F1～Fn，除了中央部的指狀元件Fn/2外，每一個指狀元件形成有一個寄生雙載子晶體管，且其汲極耦接至輸出入接合墊200，閘極及源極接地。在這些指狀元件中，至少有一個會具有最大基體電阻值(通常為中央部的指狀元件)，這個指狀元件的源極是耦接至所有寄生雙載子晶體管的基極而非接地，如圖5所示的中央部指狀元件Fn/2。
圖6顯示了本發(fā)明第一實施例中的另一種靜電放電防護電路。其包括了指狀NMOSF1～Fn，除了中央部的指狀元件Fn/2外，每一個指狀元件形成有一個寄生雙載子晶體管，且其汲極耦接至輸出入接合墊200，閘極耦接至一前置驅(qū)動器(pre-driver)100，而源極接地。同樣地，在這些指狀元件中，至少有一個會具有最大基體電阻值(通常為中央部的指狀元件)，這個指狀元件的源極是耦接至所有寄生雙載子晶體管的基極而非接地，如圖6所示的中央部指狀元件Fn/2。
圖5及圖6所示的電路結(jié)構(gòu)相似，其觸發(fā)原理亦相似。當一靜電放電脈沖在輸出入接合墊200上產(chǎn)生時，中央部的指狀元件Fn/2被觸發(fā)而導通靜電放電電流。靜電放電電流經(jīng)由汲極、通道區(qū)及源極而流向所有寄生雙載子晶體管的基極。這個從中央部指狀元件流出的靜電放電電流會在基體電阻兩端產(chǎn)生壓差，而拉高所有寄生雙載子晶體管基極的電位。如此將使所有寄生雙載子晶體管發(fā)生導通現(xiàn)象，而共同分擔靜電放電電流，提高了整體靜電放電的耐受度。圖7顯示了本發(fā)明第一實施例中的靜電放電防護電路的剖面圖。其所使用的布局面積與傳統(tǒng)閘極接地NMOS的靜電放電保護組件相同，意即，本實施例可在不增加布局面積的條件下，提高靜電放電防護電路的耐受度。
第二實施例(閘極觸發(fā))圖8顯示了本發(fā)明第二實施例中的靜電放電防護電路。其包括了NMOS指狀元件F1～Fn，除了中央部的指狀元件Fn/2外，每一個指狀元件形成有一個寄生雙載子晶體管，且其汲極耦接至輸出入接合墊200，源極接地，閘極透過電阻接地。在這些指狀元件中，至少有一個會具有最大基體電阻值(通常為中央部的指狀元件)，這個指狀元件的源極是耦接至所有指狀元件的閘極而非接地，如圖8所示的中央部指狀元件Fn/2。
圖9顯示了本發(fā)明第二實施例中的另一種靜電放電防護電路。其包括了NMOS指狀元件F1～Fn，除了中央部的指狀元件Fn/2外，每一個指狀元件形成有一個寄生雙載子晶體管，且其汲極耦接至輸出入接合墊200，閘極耦接至一前置驅(qū)動器(pre-driver)100而源極接地。同樣地，在這些指狀元件中，至少有一個會具有最大基體電阻值(通常為中央部的指狀元件)，這個指狀元件的源極是耦接至所有指狀元件的閘極而非接地，如圖9所示的中央部指狀元件Fn/2。
圖8及圖9所示的電路結(jié)構(gòu)相似。若中央部指狀元件Fn/2的閘極及源極是耦接至前置驅(qū)動器100，當其閘極電位為高電位時，其它指狀元件會將輸出入接合墊200的電位鉗制在一低電位上。由于源極與閘極相連，中央部指狀元件Fn/2起初是處于關(guān)閉的狀態(tài)。然而由于晶體管的源極與汲極在電性上是可互換的，一旦輸出入接合墊200的電位降低至低電位時，中央部指狀元件Fn/2便會被導通，將會有電流自前置驅(qū)動器100流向輸出入接合墊200。為了避免這種誤動作，圖9中的中央部指狀元件Fn/2的閘極是經(jīng)由一電阻RGN/2而耦接至接地點。當一正向靜電放電電壓施加于輸出入接合墊200時，圖8或圖9中的中央部指狀元件Fn/2將被觸發(fā)而導通一電流，流向所有其它指狀元件的閘極電阻RG1～RGN，或是流向所有其它指狀元件所連接的前置驅(qū)動器100。由于電阻RGi上會因此而產(chǎn)生壓差，此一壓差會使得所有其它指狀元件的閘極電位被提高，而進一步降低了寄生雙載子晶體管的觸發(fā)電壓值，同時也加大了閘極-源極壓差Vgs。因此，所有的指狀元件將被更快速、更有效地觸發(fā)而導通靜電放電電流。圖10顯示了此靜電放電防護電路相對的剖面圖。
第三實施例(同時利用基體與門極觸發(fā))圖11顯示了本發(fā)明第三實施例的靜電放電防護電路，其結(jié)合了圖5及圖8中靜電放電防護電路設(shè)計的概念，同時使用了閘極及基體觸發(fā)的機制，包括了NMOS指狀元件F1～Fn，除了中央部的指狀元件Fn/2外，每一個指狀元件形成有一個寄生雙載子晶體管，且其汲極耦接至輸出入接合墊200，源極接地，閘極透過電阻接地。在這些指狀元件中，至少有一個會具有最大基體電阻值(通常為中央部的指狀元件)，這個指狀元件的源極并非接地，而是同時耦接至所有指狀元件的閘極以及所有寄生雙載子晶體管的基極，如圖11所示的中央部指狀元件Fn/2。圖12則顯示了其相對的剖面圖。
其操作原理與第一及第二實施類似，當靜電放電脈沖在輸出入接合墊200上產(chǎn)生時，中央部指狀元件Fn/2的電流將同時提高所有指狀元件的閘極電位及所有寄生雙載子晶體管的基極電位，如此使得整個靜電放電電路的觸發(fā)電壓值降低，均勻地觸發(fā)了每一指狀元件而提高靜電放電的耐受力。
第四實施例(以多指組件做為觸發(fā)組件)圖13顯示了本發(fā)明第四實施例中的靜電放電防護電路。其與圖5中的靜電放電防護電路類似，不同的處在于其具有最大基體電阻的指狀元件非僅中央部指狀元件而已，而是有多個指狀元件均具有最大基體電阻值。
本實施例中的靜電放電保護組件較第一、二、三實施中的靜電放電防護電路具有的優(yōu)點為其做為觸發(fā)組件的指狀元件數(shù)目可以依設(shè)計需要調(diào)整，而非僅有一個。在需要更快速或更大觸發(fā)電流時，可選擇中央部附近兩個、三個或更多的指狀元件做為觸發(fā)組件，以使靜電放電防護電路的表現(xiàn)最佳化而符合靜電放電測試規(guī)格的要求。此外，第一、第二及第三實施例中的靜電放電防護電路亦可同樣地選擇多個指狀元件做為觸發(fā)組件。
權(quán)利要求
1.一種具有自身觸發(fā)效能的靜電放電防護電路，適用于一具有輸出入接合墊的集成電路，其特征在于該靜電放電防護電路包括一金氧半(MOS)晶體管，具有多指狀元件結(jié)構(gòu)，其中指狀元件均具有寄生雙載子晶體管，該指狀元件的汲極是耦接至該輸出入接合墊而源極耦接至一電位，且在所有指狀元件中至少一個具有最大基體電阻的指狀元件的源極耦接至該些寄生雙載子晶體管的基極。
2.根據(jù)權(quán)利要求1所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于該具有最大基體電阻的指狀元件是位于該些指狀元件的中央。
3.根據(jù)權(quán)利要求1所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于該些指狀元件中有具有最大基體電阻的指狀元件被選擇用以使該靜電放電保護組件的觸發(fā)電流最佳化。
4.根據(jù)權(quán)利要求2所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于當該輸出入接合墊遭受靜電襲擊時，該位于中央的指狀元件被觸發(fā)導通并引發(fā)一電流，導通所有其它的寄生雙載子晶體管。
5.根據(jù)權(quán)利要求1所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于該些指狀元件的閘極是與源極共同耦接至該電位。
6.根據(jù)權(quán)利要求1所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于該些指狀元件的閘極是耦接至一前置驅(qū)動器(pre-driver)。
7.根據(jù)權(quán)利要求1所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于該具有最大基體電阻的指狀元件的源極是耦接至其它指狀元件的閘極。
8.根據(jù)權(quán)利要求7所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于該些指狀元件中有具有最大基體電阻且其源極耦接至其它指狀元件閘極的指狀元件被選擇用以使該靜電放電保護組件的觸發(fā)電流最佳化。
9.一種具有自身觸發(fā)效能的靜電放電防護電路，適用于一具有輸出入接合墊的集成電路，其特征在于該靜電放電防護電路包括一金氧半(MOS)晶體管，具有多指狀元件，其中指狀元件均具有寄生雙載子晶體管，該指狀元件的汲極是耦接至該輸出入接合墊而源極耦接至一電位，且在所有指狀元件中至少一個具有最大基體電阻的指狀元件的源極耦接至其它指狀元件的閘極。
10.根據(jù)權(quán)利要求9所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于該具有最大基體電阻的指狀元件是位于該些指狀元件的中央。
11.根據(jù)權(quán)利要求9所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于該些指狀元件中有具有最大基體電阻的指狀元件被選擇用以使該靜電放電保護組件的觸發(fā)電流最佳化。
12.根據(jù)權(quán)利要求9所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于當該輸出入接合墊遭受靜電襲擊時，該位于中央的指狀元件被觸發(fā)導通并引發(fā)一電流，導通所有其它的寄生雙載子晶體管。
13.根據(jù)權(quán)利要求9所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于該些指狀元件的閘極是與源極共同耦接至該電位。
14.根據(jù)權(quán)利要求9所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于該些指狀元件的閘極是耦接至一前置驅(qū)動器(pre-driver)。
15.根據(jù)權(quán)利要求9所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于該具有最大基體電阻的指狀元件的源極是耦接至該些寄生雙載子晶體管的基極。
16.根據(jù)權(quán)利要求15所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于該些指狀元件中有具有最大基體電阻且其源極耦接至該些寄生雙載子晶體管基極的指狀元件被選擇用以使該靜電放電保護組件的觸發(fā)電流最佳化。
17.一種具有自身觸發(fā)效能的靜電放電防護電路，適用于一具有輸出入接合墊的集成電路，其特征在于該靜電放電防護電路包括一金氧半(MOS)晶體管，具有復數(shù)指狀元件，其中部分指狀元件具有復數(shù)寄生雙載子晶體管，該些部分指狀元件的汲極是耦接至該輸出入接合墊而源極耦接至一電位、汲極耦接至一接地電位，且在所有指狀元件中至少一個具有最大基體電阻的指狀元件的源極耦接至所有該些寄生雙載子晶體管的基極以及所有其它指狀元件的閘極。
18.根據(jù)權(quán)利要求17所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于該具有最大基體電阻的指狀元件是位于該些指狀元件的中央。
19.根據(jù)權(quán)利要求17所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于該些指狀元件中有具有最大基體電阻的指狀元件被選擇用以使該靜電放電保護組件的觸發(fā)電流最佳化。
20.根據(jù)權(quán)利要求17所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于當該輸出入接合墊遭受靜電襲擊時，該位于中央的指狀元件被觸發(fā)導通并引發(fā)一電流，導通所有其它的寄生雙載子晶體管。
21.一種具有自身觸發(fā)效能的靜電放電防護電路，適用于一具有輸出入接合墊的集成電路，其特征在于該靜電放電防護電路包括一金氧半(MOS)晶體管，具有復數(shù)指狀元件，其中部分指狀元件具有復數(shù)寄生雙載子晶體管，該些部分指狀元件的汲極是耦接至該輸出入接合墊而源極及汲極共同耦接至一接地電位，且在所有指狀元件中有具有最大基體電阻的指狀元件被選擇將其源極耦接至所有該些寄生雙載子晶體管的基極。
22.根據(jù)權(quán)利要求21所述的具有自身觸發(fā)效能的靜電放電防護電路，其特征在于該些被選擇的指狀元件數(shù)量是依使該靜電放電保護組件的觸發(fā)電流最佳化的考量而決定。
全文摘要
本發(fā)明是有關(guān)于一種具有自我觸發(fā)特性的靜電放電防護電路，特別有關(guān)于一種可被均勻觸發(fā)的靜電放電防護電路。本發(fā)明是利用中央指狀元件先導通的特性去觸發(fā)其它指狀元件的寄生雙載子晶體管導通。在多指狀的閘極接地N型金氧半晶體管結(jié)構(gòu)中，將中央指狀元件原本應接地的源極端，改接到其它寄生雙載子晶體管的基極端。在靜電放電發(fā)生時，便能利用中央指狀元件先導通去觸發(fā)所有其它指狀元件的寄生雙載子晶體管導通，而達到均勻?qū)ǖ奶匦?。借由此種方式，由多指結(jié)構(gòu)所形成的靜電放電防護電路(NMOS或PMOS)可以均勻地被觸發(fā)而導通靜電放電電流。此發(fā)明不會增加組件布局面積，卻能大大地增加靜電放電耐受度。
文檔編號H01L27/00GK1510749SQ0315606
公開日2004年7月7日 申請日期2003年8月29日 優(yōu)先權(quán)日2002年12月23日
發(fā)明者柯明道, 徐國鈞, 羅文裕 申請人:矽統(tǒng)科技股份有限公司