專利名稱：非易失雙晶體管半導(dǎo)體存儲(chǔ)單元及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明系關(guān)于一種非易失雙晶體管半導(dǎo)體存儲(chǔ)單元及其制造方法，及特別是關(guān)于一種具連接于其的存儲(chǔ)晶體管及選擇晶體管的非易失半導(dǎo)體存儲(chǔ)單元。
第1圖顯示此種已知非易失雙晶體管半導(dǎo)體存儲(chǔ)單元的簡(jiǎn)化區(qū)段視圖，在此情況下，于半導(dǎo)體襯底1，其為如p-摻雜，選擇晶體管AT及存儲(chǔ)晶體管ST形成及經(jīng)由共同源極/及漏極區(qū)域2彼此連接。
該存儲(chǔ)晶體管ST一般包括絕緣穿隧氧化物層3、傳導(dǎo)浮動(dòng)?xùn)艠O層4、絕緣介電層5及傳導(dǎo)控制柵極層6。為儲(chǔ)存資料，電荷被自半導(dǎo)體襯底1引入該浮動(dòng)?xùn)艠O層4，引入電荷進(jìn)入該浮動(dòng)?xùn)艠O層4的方法之實(shí)例為熱電荷載子的注入及Fowler-Nordheim穿隧。
為選擇或驅(qū)動(dòng)實(shí)際存儲(chǔ)晶體管ST，該雙晶體管半導(dǎo)體存儲(chǔ)單元進(jìn)一步具選擇晶體管AT，做為場(chǎng)效晶體管，其基本上具柵極氧化物層3’及位于后者上方的控制柵極層4。該存儲(chǔ)晶體管的浮動(dòng)?xùn)艠O層及該選擇晶體管的控制柵極層一般由相同材料組成，如多晶硅，其為如n+-摻雜的。
在此種非易失雙晶體管半導(dǎo)體存儲(chǔ)單元的情況下，電荷留置性質(zhì)，特別是對(duì)使用及可靠性為極重要的。該電荷留置性質(zhì)一般受限于因泄漏現(xiàn)象產(chǎn)生的電荷(反常)損失。該電荷損失因在穿隧氧化物3內(nèi)的捕獲或不完美而發(fā)生，穿隧機(jī)構(gòu)由該不完美或捕獲協(xié)助(捕獲協(xié)助穿隧)。為避免此種漏電流或?yàn)楦纳齐姾闪糁眯再|(zhì)，穿隧氧化物層3及/或介電層5的層厚度一般被增加，然而，其結(jié)果為存儲(chǔ)單元的電性質(zhì)被損壞及必須增加特別是操作電壓以讀取、寫至及/或消除該存儲(chǔ)單元。
所以，本發(fā)明系基于提供一種非易失雙晶體管半導(dǎo)體存儲(chǔ)單元及制造方法之目的，其具改良的電荷留置性質(zhì)。
根據(jù)本發(fā)明，此目的可藉由根據(jù)權(quán)利要求第1項(xiàng)關(guān)于存儲(chǔ)單元的特征及藉由根據(jù)權(quán)利要求第8項(xiàng)關(guān)于該方法的方法而達(dá)到。
特別是對(duì)相關(guān)閾值電壓的獨(dú)立最適化，藉由在存儲(chǔ)晶體管電荷儲(chǔ)存層及在該選擇晶體管的選擇晶體管控制層的不同結(jié)構(gòu)，可實(shí)現(xiàn)在存儲(chǔ)晶體管的電荷留置性質(zhì)的改良而不會(huì)損壞存儲(chǔ)單元的電性質(zhì)。
選擇晶體管控制層(4*)及電荷儲(chǔ)存層(4)較佳為具不同材料，或特別是已知相同半導(dǎo)體材料，則為不同摻雜。以此方式，場(chǎng)降低及因而在電荷留置的改良可在存儲(chǔ)晶體管以標(biāo)的方式作動(dòng)，且選擇晶體管基本上具不變的閾值電壓。
較佳為使用具增加摻雜的半導(dǎo)體襯底，該選擇晶體管控制層及電荷儲(chǔ)存層具不同摻雜的半導(dǎo)體材料。結(jié)果為，可能減少在存儲(chǔ)晶體管的電場(chǎng)及因而基于穿隧的漏電流(猶如不完美的(捕獲)所引起)，因?yàn)榇舜┧黼娏髋c電場(chǎng)指數(shù)地相依。另一方面，所得閾值電壓偏移藉由相反摻雜由在選擇晶體管控制層的功函之適應(yīng)而被補(bǔ)償，其結(jié)果為，該選擇晶體管AT的絕對(duì)閾值電壓被降低及通過整個(gè)單元的讀取電流因而被增加，此必然允許在芯片上更簡(jiǎn)單的評(píng)估電路。
做為增加在襯底中摻雜劑濃度的替代方案，亦可能更重地僅或額外摻雜該溝道區(qū)域或襯底表面，而且，做為襯底的全部摻雜或表面摻雜的替代摻雜方案，亦可能使用增加的增加井摻雜，以改良閾值電壓。
關(guān)于該方法，較佳為對(duì)選擇晶體管及對(duì)存儲(chǔ)晶體管，第一絕緣層、電傳導(dǎo)半導(dǎo)體層、第二絕緣層及進(jìn)一步電傳導(dǎo)層被形成，及以一種方式圖案化以產(chǎn)生位于其間的源極及漏極區(qū)域的雙晶體管于半導(dǎo)體襯底。在此情況下，相反摻雜僅對(duì)選擇晶體管的電傳導(dǎo)半導(dǎo)體層替代地或額外地使用，以減少閾值電壓。以此方式，具改良的電荷留置性質(zhì)之非易失雙晶體管半導(dǎo)體存儲(chǔ)單元可以特別成本有效的方式被制造。
本發(fā)明進(jìn)一步有利細(xì)節(jié)在進(jìn)一步子權(quán)利要求被特征化。
本發(fā)明參考附圖
使用示例具體實(shí)施例詳細(xì)說明于下文。
在附圖中第1圖顯示已知非易失雙晶體管半導(dǎo)體存儲(chǔ)單元的簡(jiǎn)化區(qū)段視圖；第2圖顯示根據(jù)本發(fā)明非易失雙晶體管半導(dǎo)體存儲(chǔ)單元的簡(jiǎn)化區(qū)段視圖；第3A至3D圖顯示說明根據(jù)本發(fā)明非易失雙晶體管半導(dǎo)體存儲(chǔ)單元的必要制造步驟的簡(jiǎn)化區(qū)段視圖；第4A及4B圖顯示說明因電荷流失及閾值電壓與時(shí)間的相依性之簡(jiǎn)化附圖表示；第5A至5C圖顯示說明在選擇晶體管及存儲(chǔ)晶體管功函變化在閾值電壓的作用之簡(jiǎn)化附圖表示。
第2圖顯示根據(jù)本發(fā)明非易失雙晶體管半導(dǎo)體存儲(chǔ)單元的簡(jiǎn)化區(qū)段視圖，相同參考符號(hào)表示相同或類似于在第1圖的層。
根據(jù)第2圖，經(jīng)由共同源極/漏極區(qū)域2彼此連接選擇晶體管AT及存儲(chǔ)晶體管ST形成于半導(dǎo)體襯底1，其由如p-摻雜硅半導(dǎo)體材料組成。該存儲(chǔ)晶體管ST具第一存儲(chǔ)晶體管絕緣層3，其較佳為具穿隧氧化層TOX及具厚度約10奈米。電荷儲(chǔ)存層4，其具n+-摻雜多晶硅層，做為實(shí)例，位于該第一存儲(chǔ)晶體管絕緣層3(其包括熱形成的SiO2層)的表面。排列于該層4上方的是第二存儲(chǔ)晶體管絕緣層5，其絕緣該電荷儲(chǔ)存層4與放置于其上的存儲(chǔ)晶體管控制層6。做為實(shí)例，該存儲(chǔ)晶體管控制層6同樣地具n+-摻雜多晶硅，及基本上表示該存儲(chǔ)單元的字線。該第二存儲(chǔ)晶體管絕緣層5亦稱為多晶硅間介電體及做為實(shí)例，可具ONO層序列(氧化物-氮化物-氧化物)。
對(duì)其部分，該選擇晶體管AT包括于該襯底1的表面或位于源極及漏極區(qū)域2之間的溝道區(qū)域的第一選擇晶體管絕緣層3’，及選擇晶體管控制層4*。該選擇晶體管絕緣層3’較佳為包括柵極氧化物層GOX。該選擇晶體管控制層4*同樣地包括電傳導(dǎo)層及，做為實(shí)例，p+-摻雜多晶硅層。
則根據(jù)本發(fā)明存儲(chǔ)單元的基本不同在于經(jīng)改良的襯底摻雜及所得經(jīng)改良自然閾值電壓合并該電荷儲(chǔ)存層4及該選擇晶體管控制層4*的不同材料或不同摻雜的選擇。該存儲(chǔ)晶體管ST的增加閾值電壓因自p-至p或p+的增加襯底1的摻雜而得到且對(duì)該電荷儲(chǔ)存層4及該存儲(chǔ)晶體管控制層6摻雜維持相同的。如詳細(xì)于下文敘述，在該存儲(chǔ)晶體管ST的閾值電壓之適應(yīng)形成最適化該電荷留置性質(zhì)的可能性。在另一方面，在選擇晶體管AT，閾值電壓的減少系藉由對(duì)該電荷儲(chǔ)存層4的相反摻雜達(dá)到，更精確言之，該選擇晶體管控制層4*的p+-形式摻雜補(bǔ)償在其閾值電壓的增加，其結(jié)果為基本上降低的閾值電壓于該選擇晶體管產(chǎn)生及用于評(píng)估該存儲(chǔ)單元的評(píng)估電路(未說明)可以更簡(jiǎn)單方式實(shí)現(xiàn)。
因此，對(duì)本觀念基本的是，在該存儲(chǔ)晶體管ST，該閾值電壓可藉由襯底、井及/或溝道摻雜而關(guān)于電荷留置被最適化且該選擇晶體管的所得缺點(diǎn)可藉由對(duì)該電荷儲(chǔ)存層的相反摻雜而被補(bǔ)償。其結(jié)果為，可減少負(fù)責(zé)在該存儲(chǔ)晶體管穿隧的電場(chǎng)，由此產(chǎn)生改良的電荷留置性質(zhì)，關(guān)于外部電路的單元電性質(zhì)維持不變化的，因此閾值偏移在該選擇晶體管AT再次被補(bǔ)償。
雖然具不同結(jié)構(gòu)(摻雜)的相同材料(多晶硅)已于上文被使用，當(dāng)使用不同材料(不同金屬、半導(dǎo)體等)于該電荷儲(chǔ)存層4及該選擇晶體管控制層4*亦可得到相同的效果。
敘述于上文的關(guān)系被解釋于下文，但首先敘述為制造此種非易失雙晶體管半導(dǎo)體存儲(chǔ)單元的一個(gè)可能方法。
第3A至3D圖顯示說明根據(jù)本發(fā)明非易失雙晶體管半導(dǎo)體存儲(chǔ)單元的必要制造步驟的簡(jiǎn)化區(qū)段視圖，相同參考符號(hào)表示相同或類似層及重復(fù)敘述于下文被免除。
根據(jù)第3A圖，首先第一絕緣層3皆形成于在該襯底1的選擇晶體管區(qū)域及存儲(chǔ)晶體管區(qū)域，做為實(shí)例，其具擁有增加的p-形式摻雜的硅半導(dǎo)體襯底。做為實(shí)例，該第一絕緣層3或3’由熱形成二氧化硅所組成。在該選擇晶體管區(qū)域的足夠厚度的第一絕緣層或門極氧化物層3’之正向作用為避免摻雜劑(如硼)穿入襯底1，其可因后續(xù)摻雜造成。
電傳導(dǎo)半導(dǎo)體層4或4*(如多晶硅層)后續(xù)地形成于該表面，此層具與1襯底1的摻雜相反的摻雜，如n+-形式摻雜，如做為在該存儲(chǔ)晶體管ST區(qū)域的屏蔽之結(jié)果。相反地，藉由如屏蔽，該電傳導(dǎo)半導(dǎo)體層4*可以與該襯底1相同的第一傳導(dǎo)形式的摻雜(如p+-形式摻雜)摻雜之。以此方式，該上述閾值電壓不同地設(shè)定于不同區(qū)域，在該選擇晶體管區(qū)域的閾值電壓較佳為以一種方式被設(shè)定使得與在已知非易失雙晶體管半導(dǎo)體存儲(chǔ)單元的選擇晶體管沒有任何差異，其結(jié)果為如現(xiàn)存評(píng)估電路或觀念可被沒有任何困難地采用。
然而，做為替代方案，疊置的摻雜亦可進(jìn)行，在此情況下，做為實(shí)例，首先n-摻雜電傳導(dǎo)層被沉積于該選擇晶體管區(qū)域及該存儲(chǔ)晶體管區(qū)域(如同時(shí)摻雜)及相反摻雜被接著藉由屏蔽蝕刻對(duì)該選擇晶體管區(qū)域進(jìn)行。原則上，該第一整個(gè)區(qū)域摻雜亦可由整個(gè)區(qū)域植入及一些其它摻雜進(jìn)行。
該不同摻雜的多晶硅層4及4*較佳為藉由已知光技術(shù)及植入制造，在此情況下這些的其中一個(gè)可在整個(gè)區(qū)域奏效及做為實(shí)例，僅第二個(gè)藉由光技術(shù)被屏蔽。結(jié)果，在此摻雜過程期間第一摻雜的過補(bǔ)償進(jìn)行。硼一般被用于在該選擇晶體管區(qū)域的該電傳導(dǎo)半導(dǎo)體層4*的p-形式摻雜，但磷及砷摻雜一般為在該存儲(chǔ)晶體管區(qū)域的n-形式摻雜進(jìn)行。
根據(jù)第3B圖，在后續(xù)步驟中，第二絕緣層5形成于該電傳導(dǎo)半導(dǎo)體層4或4*的表面，在此情況下，此必須至少形成于該存儲(chǔ)晶體管區(qū)域。此第二絕緣層5一般被稱為多晶硅間介電體及做為實(shí)例，可具ONO層序列，其結(jié)果為特別良好的絕緣性質(zhì)及良好的電容耦合可被進(jìn)行及，特別是，至后續(xù)形成的進(jìn)一步電傳導(dǎo)層6的漏電流可被預(yù)防。該進(jìn)一步電傳導(dǎo)層6必然包括如由已知方法所沉積或生長(zhǎng)的n+-摻雜多晶硅層。
最后，屏蔽層7形成于至少在該存儲(chǔ)晶體管區(qū)域ST的該進(jìn)一步電傳導(dǎo)層6及在該選擇晶體管區(qū)域AT的電傳導(dǎo)半導(dǎo)體層的表面及做為實(shí)例，可使用已知硬屏蔽層圖形化之。
根據(jù)第3C圖，首先該進(jìn)一步電傳導(dǎo)層6接著使用該經(jīng)圖形化屏蔽層7被部分移除，其結(jié)果為首先該存儲(chǔ)晶體管ST的字線及，而且，由進(jìn)一步移除下至該電傳導(dǎo)半導(dǎo)體層4或4*的層，亦得到該選擇晶體管的選擇柵極的線路。可個(gè)別提供的標(biāo)準(zhǔn)蝕刻方法可被用于移除這些層4或4*、5及6，不等向性蝕刻方法為適當(dāng)?shù)?，特別是，其選擇性地關(guān)于該第一絕緣層3、3’及關(guān)于該屏蔽層7作用。
根據(jù)第3D圖，在最后制造步驟，自對(duì)準(zhǔn)植入I被進(jìn)行以實(shí)現(xiàn)該源極/漏極區(qū)域2，藉由如磷或砷的n+-形式摻雜可被進(jìn)行以制造NMOS晶體管。完成該雙晶體管半導(dǎo)體存儲(chǔ)單元的進(jìn)一步制造步驟未敘述于下文，因?yàn)樗鼈優(yōu)橐话阋阎?br> 在此情況下，該選擇晶體管區(qū)域AT不需的該層5、6及7維持不連接的或是可于后續(xù)方法步驟被移除。以此方式，得到具改良的電荷留置性質(zhì)的非易失雙晶體管半導(dǎo)體存儲(chǔ)單元，其可以特別簡(jiǎn)單的方法被制造。
為說明根據(jù)本發(fā)明存儲(chǔ)單元的操作方法，在該存儲(chǔ)晶體管的閾值電壓于該電荷留置性質(zhì)的影響參考第4A及4B圖被敘述。
第4A圖顯示在存儲(chǔ)單元關(guān)鍵閾值電壓的圖標(biāo)表示及它們的時(shí)間相依性若該存儲(chǔ)單元顯現(xiàn)(反常)電荷損失作用。
根據(jù)第4A圖，Vth，uv表示在未充電狀態(tài)(如在UV消除后)該存儲(chǔ)晶體管ST的閾值電壓，分支Vth，ST表示在充電狀態(tài)該存儲(chǔ)晶體管ST的閾值電壓及該閾值電壓至一般稱的未充電狀態(tài)的瞬時(shí)數(shù)據(jù)，其中在該電荷儲(chǔ)存層4沒有電荷。此放電基本上得自由如捕獲協(xié)助穿隧所產(chǎn)生的漏電流。
Vth，A表示該存儲(chǔ)單元一般所需的評(píng)估電路之閾值電壓，其可為或多或少高或極高的。然而，原則上為正確的是該電壓Vth，A愈高，相關(guān)評(píng)估電路可被特別簡(jiǎn)單地及成本有效地制造。在另一方面，第4A圖顯示此閾值電壓Vth，A愈高，瞬時(shí)tmax愈早到達(dá)，在此時(shí)間經(jīng)儲(chǔ)存位由該評(píng)估電路被錯(cuò)誤地辨識(shí)。
本發(fā)明現(xiàn)在作動(dòng)在未充電狀態(tài)該存儲(chǔ)晶體管ST的閾值電壓Vth，uv及其相關(guān)放電曲線Vth，ST之提高，藉由如在襯底摻雜、溝道區(qū)域摻雜、及/或井摻雜的上述增加。說明于第4B圖的理想曲線因此閾值電壓Vth，uv之提高的結(jié)果而得到，因該評(píng)估電路的閾值電壓Vth，A而得到的改善電荷留置性質(zhì)與該存儲(chǔ)晶體管的閾值電壓Vth，uv一致。
第5A至5C圖顯示根據(jù)本發(fā)明因?yàn)樵撨x擇晶體管(不同結(jié)構(gòu)的電荷儲(chǔ)存層及選擇晶體管控制層)的襯底摻雜或相非門極摻雜的變化的閾值電壓的進(jìn)一步說明之附圖表示。
第5A圖顯示選擇晶體管AT及存儲(chǔ)晶體管ST的閾值電壓Vth之附圖表示，在個(gè)別閾值電壓的差已因不同絕緣層GOX及TOX的耦合效應(yīng)及該層5在個(gè)別區(qū)域的耦合效應(yīng)而產(chǎn)生。通常，在相同襯底1形成的該存儲(chǔ)晶體管ST具較該相關(guān)選擇晶體管AT為高的閾值電壓Vth。
現(xiàn)在根據(jù)第5B圖敘述增加襯底摻雜的效用，因在襯底1的增加摻雜的結(jié)果，因增加的井摻雜及/或增加的表面摻雜的結(jié)果，二者閾值電壓被相等地增加。以此方式，雖然在第4B圖的經(jīng)改善電荷留置性質(zhì)已得到，該存儲(chǔ)單元的電性質(zhì)特別是因在該選擇晶體管的增加閾值電壓而被顯著損害。
于是，在該選擇晶體管AT的閾值增加的校正根據(jù)第5C圖被作動(dòng)，做為實(shí)例，其基本上藉由相反p-形式摻雜由增加在控制層的電子功函作動(dòng)。此僅在該選擇晶體管AT的功函變化因而迫使在此區(qū)域的閾值電壓Vth倒回，其結(jié)果為類似于起始狀態(tài)的閾值電壓及，結(jié)果得到該存儲(chǔ)單元的類似良好電性質(zhì)。以此方式，在雙晶體管半導(dǎo)體存儲(chǔ)單元的電荷留置性質(zhì)可被顯著改良而不會(huì)影響電性質(zhì)或所欲評(píng)估電路。
本發(fā)明已使用NMOS存儲(chǔ)單元敘述于上。然而，本發(fā)明不限于此及以相同方式包括PMOS或PMOS及NMOS單元或晶體管的組合。以相同方式，本發(fā)明不限于硅半導(dǎo)體材料，而是包括所有可被使用以使用標(biāo)的方式改變閾值電壓以改良該電荷留置性質(zhì)的進(jìn)一步半導(dǎo)體材料。以相同方式，對(duì)該電荷儲(chǔ)存層，該存儲(chǔ)晶體管控制層該選擇晶體管控制層，可能使用不僅半導(dǎo)體材料，而是，以相同方式，替代材料如金屬。
權(quán)利要求
1.一種非易失雙晶體管半導(dǎo)體存儲(chǔ)單元，其具具預(yù)先決定的閾值電壓的存儲(chǔ)晶體管(ST)，其具擁有位于其間的溝道區(qū)域的源極及漏極區(qū)域(2)于襯底(1)、第一存儲(chǔ)晶體管絕緣層(3)、電荷儲(chǔ)存層(4)、第二存儲(chǔ)晶體管絕緣層(5)及存儲(chǔ)晶體管控制層(6)形成于該溝道區(qū)域的表面；及具預(yù)先決定的閾值電壓的選擇晶體管(AT)，其具擁有位于其間的溝道區(qū)域的源極及漏極區(qū)域(2)于襯底(1)、第一選擇晶體管絕緣層(3’)及選擇晶體管控制層(4*)形成于該溝道區(qū)域的表面，其特征在于對(duì)該存儲(chǔ)晶體管(ST)及該選擇晶體管(AT)的閾值電壓(Vth)的獨(dú)立最適化，該選擇晶體管控制層(4*)與該電荷儲(chǔ)存層(4)不同地形成。
2.根據(jù)權(quán)利要求第1項(xiàng)的非易失雙晶體管半導(dǎo)體存儲(chǔ)單元，其特征在于該選擇晶體管控制層(4*)與該電荷儲(chǔ)存層(4)具不同材料及/或不同摻雜。
3.根據(jù)權(quán)利要求第1或2項(xiàng)的非易失雙晶體管半導(dǎo)體存儲(chǔ)單元，其特征在于該襯底(1)具擁有第一傳導(dǎo)形式(p)的摻雜之半導(dǎo)體材料，該選擇晶體管控制層(4*)具擁有第一傳導(dǎo)形式(p)的摻雜之半導(dǎo)體材料，及該電荷儲(chǔ)存層(4)具擁有第二傳導(dǎo)形式(n)的摻雜之半導(dǎo)體材料，此摻雜與該第一傳導(dǎo)形式相反。
4.根據(jù)權(quán)利要求第1至3項(xiàng)其中一項(xiàng)的非易失雙晶體管半導(dǎo)體存儲(chǔ)單元，其特征在于該第一傳導(dǎo)形式(p)的摻雜劑濃度在該襯底(1)、該溝道區(qū)域或井區(qū)域增加。
5.根據(jù)權(quán)利要求第1至4項(xiàng)其中一項(xiàng)的非易失雙晶體管半導(dǎo)體存儲(chǔ)單元，其特征在于該第一存儲(chǔ)晶體管絕緣層(3)及該第一選擇晶體管絕緣層(3’)具SiO2層。
6.根據(jù)權(quán)利要求第1至5項(xiàng)其中一項(xiàng)的非易失雙晶體管半導(dǎo)體存儲(chǔ)單元，其特征在于該電荷儲(chǔ)存層(4)與該選擇晶體管控制層(4*)具多晶硅層及/或金屬層。
7.根據(jù)權(quán)利要求第1至6項(xiàng)其中一項(xiàng)的非易失雙晶體管半導(dǎo)體存儲(chǔ)單元，其特征在于該存儲(chǔ)晶體管(ST)及該選擇晶體管(AT)表示NMOS及/或PMOS晶體管。
8.一種制造非易失雙晶體管半導(dǎo)體存儲(chǔ)單元的方法，其具下列步驟a)形成第一絕緣層(3、3’)于在半導(dǎo)體襯底(1)的選擇晶體管(AT)及存儲(chǔ)晶體管(ST)，其具該第一傳導(dǎo)形式(p)的摻雜；b)形成半導(dǎo)體層(4)于該第一絕緣層(3、3’)的表面，其具該第一傳導(dǎo)形式(p)的摻雜于該選擇晶體管(AT)的區(qū)域及該第二傳導(dǎo)形式(n)，此摻雜與該第一傳導(dǎo)形式相反，的摻雜于該存儲(chǔ)晶體管(ST)的區(qū)域；c)形成第二絕緣層(5)于該電傳導(dǎo)半導(dǎo)體層(4)的表面于至少在該存儲(chǔ)晶體管(ST)的區(qū)域；d)形成進(jìn)一步電傳導(dǎo)層(6)于該第二絕緣層(5)的表面于至少在該存儲(chǔ)晶體管(ST)的區(qū)域；e)形成及圖形化該屏蔽層(7)；f)使用經(jīng)圖形化屏蔽層(7)形成層堆棧于該選擇晶體管(AT)及該存儲(chǔ)晶體管(ST)的區(qū)域；及g)使用層堆棧做為屏蔽形成具該第二傳導(dǎo)形式(n)的摻雜的源極及漏極區(qū)域(2)。
9.根據(jù)權(quán)利要求第8項(xiàng)的方法，其特征在于，在步驟a)，具該第一傳導(dǎo)形式(p)的增加的基本摻雜、井摻雜及/或表面摻雜之半導(dǎo)體材料(1)被使用。
10.根據(jù)權(quán)利要求第8或9項(xiàng)的方法，其特征在于，在步驟a)，穿隧氧化物層(TOX)形成于該存儲(chǔ)晶體管(ST)的區(qū)域與門極氧化物層(GOX)形成于該選擇晶體管(AT)的區(qū)域。
11.根據(jù)權(quán)利要求第9至10項(xiàng)其中一項(xiàng)的方法，其特征在于，在步驟b)，多晶硅層被沉積及在該選擇晶體管(AT)及該存儲(chǔ)晶體管(ST)的區(qū)域之不同摻雜系由屏蔽植入進(jìn)行。
12.根據(jù)權(quán)利要求第9至11項(xiàng)其中一項(xiàng)的方法，其特征在于，在步驟c)，ONO層序列形成。
13.根據(jù)權(quán)利要求第9至12項(xiàng)其中一項(xiàng)的方法，其特征在于，在步驟d)，進(jìn)一步多晶硅層被沉積，其具該第二傳導(dǎo)形式(n)的摻雜。
14.根據(jù)權(quán)利要求第9至13項(xiàng)其中一項(xiàng)的方法，其特征在于，在步驟e)，硬屏蔽層形成。
15.根據(jù)權(quán)利要求第9至14項(xiàng)其中一項(xiàng)的方法，其特征在于，在步驟f)，不等向性蝕刻方法進(jìn)行。
16.根據(jù)權(quán)利要求第9至15項(xiàng)其中一項(xiàng)的方法，其特征在于，在步驟g)，離子植入(I)被進(jìn)行。
全文摘要
本發(fā)明系關(guān)于一種非易失雙晶體管半導(dǎo)體存儲(chǔ)單元及其制造方法，選擇晶體管(AT)及存儲(chǔ)晶體管(ST)的源極及漏極區(qū)域(2)形成于襯底(1)。該存儲(chǔ)晶體管(ST)具第一絕緣層(3)、電荷儲(chǔ)存層(4)、第二絕緣層(5)及存儲(chǔ)晶體管控制層(6)，然而該選擇晶體管(AT)具第一絕緣層(3’)及選擇晶體管控制層(4*)。藉由使用該電荷儲(chǔ)存層(4)與該選擇晶體管控制層(4*)的不同材料，可藉由適應(yīng)該襯底摻雜顯著改良該存儲(chǔ)單元的電荷留置性質(zhì)，且電性質(zhì)維持相同的。
文檔編號(hào)H01L29/788GK1615547SQ02827164
公開日2005年5月11日 申請(qǐng)日期2002年12月10日 優(yōu)先權(quán)日2002年1月15日
發(fā)明者F·舒勒, G·坦佩爾 申請(qǐng)人:因芬尼昂技術(shù)股份公司