專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到具有非易失存儲器的半導(dǎo)體器件，確切地說是涉及到用來高速讀取存儲器信息的技術(shù)，例如能夠應(yīng)用于快速存儲器或包括芯片上提供的快速存儲器的微計算機(jī)等的技術(shù)。
背景技術(shù)：
作為非易失存儲單元，可以指出分離柵型存儲單元和疊層?xùn)判痛鎯卧７蛛x柵型存儲單元包含構(gòu)成存儲區(qū)的存儲器MOS型晶體管的二個晶體管以及用來選擇其存儲區(qū)從而從中獲取信息的選擇MOS型晶體管。已知的文獻(xiàn)1994-Proceedings of IEEE，VLSI，Technology Symposium，pp71-72描述了一種熟知的技術(shù)。下面簡要解釋一下其中所述的存儲單元的結(jié)構(gòu)和工作。此分離柵型存儲單元包含源、漏、浮柵、以及控制柵。作為電荷進(jìn)入浮柵中的注入，可以提及利用熱電子的產(chǎn)生的源側(cè)注入系統(tǒng)。儲存在浮柵中的電荷從浮柵的尖端被注入到控制柵。此時，需要對控制柵施加12V的高電壓。用作電荷注入電極的控制柵，甚至用作讀出選擇MOS型晶體管的柵電極。選擇MOS型晶體管區(qū)的柵氧化膜是一種淀積的氧化膜，它甚至起電隔離選擇MOS型晶體管的浮柵與柵電極的作用。作為其它已知的與分離柵型存儲單元有關(guān)的技術(shù)，已知有例如美國專利No.4659828和5408115以及日本未經(jīng)審查的專利公開No.Hei5(1993)-136422等。
疊層?xùn)判痛鎯卧?、漏、浮柵、以及層疊在溝道形成區(qū)上的控制柵。熱電子的產(chǎn)生被用來將電荷注入到浮柵中。儲存在浮柵中的電荷向襯底釋放。此時，需要對控制柵施加-10V的負(fù)高電壓。借助于將例如3.3V的讀出電壓施加到控制柵而執(zhí)行讀出。在日本未經(jīng)審查的專利公開No.Hei 11(1999)-232886等中，已經(jīng)描述了疊層?xùn)判痛鎯卧?br> 就提高數(shù)據(jù)處理速度而言，即使對非易失存儲器件，非易失存儲器件讀出操作的提速也變得重要。在分離柵型存儲器單元中，選擇MOS晶體管的柵電極被構(gòu)造成甚至用作擦除電極。因此，柵絕緣膜的厚度不得不被設(shè)定為相同于寫入/擦除電壓控制高電壓MOS晶體管的柵絕緣膜的厚度，以便確保承受得了其電壓。于是，選擇MOS晶體管的Gm(定義為電流供應(yīng)能力的跨導(dǎo))變小，故分離柵型存儲單元不太可能成為能夠充分得到讀出電流的結(jié)構(gòu)。若什么也不做，則分離柵型存儲單元不適合于低壓下的高速運行。由于為了實現(xiàn)高的承受電壓而對寫入/擦除時施加有高電壓的控制柵采用厚的柵氧化物膜，這降低了讀出操作時的Gm，故疊層?xùn)判蛦卧惶赡艹蔀槟軌虺浞执_保讀出電流的結(jié)構(gòu)。
已知文獻(xiàn)的美國專利No.4659828和5408115分別描述了與寫入/擦除操作有關(guān)的發(fā)明，但未曾涉及到讀出操作性能的改善。而且，雖然已知文獻(xiàn)的日本未經(jīng)審查的專利公開No.Hei 5(1993)-136422描述了最相似于本發(fā)明的一種情況，但它所提出的是涉及到對二個彼此相鄰的柵電極進(jìn)行絕緣的方法，而沒有公開讀出性能。用來使邏輯操作器件具有高性能的現(xiàn)有技術(shù)未提供的非易失存儲器件是需要的。
已經(jīng)采用了一種結(jié)構(gòu)，其中，位線被分成主位線和子位線，只有連接到待要工作和選擇的存儲單元的子位線才被選擇和連接到其相應(yīng)的主位線，且存儲單元附近的位線的寄生電容被明顯地減小，從而實現(xiàn)高速讀出操作。但本發(fā)明人已經(jīng)發(fā)現(xiàn)，如在疊層?xùn)判痛鎯卧心菢?，即使對于位線，在寫入時恐怕也必須施加高電壓，必然使用來將子位線選擇性地連接到其相應(yīng)的主位線的MOS晶體管承受高電壓，從而進(jìn)一步降低讀出路徑的Gm，致使基于主位線/子位線的分層位線結(jié)構(gòu)的提速將無法充分起作用。
本發(fā)明的目的是從存儲器信息讀出路徑中消除妨礙提速的厚膜高電壓MOS晶體管。
本發(fā)明的另一目的是提供一種半導(dǎo)體器件，它能夠從非易失存儲單元高速讀出存儲器信息。
從本說明書和附圖的描述中，本發(fā)明的上述和其它的目的以及新穎特點將變得明顯。

發(fā)明內(nèi)容
下面簡要地解釋本申請所公開的有代表性的本發(fā)明的概述[1]半導(dǎo)體器件包括多個非易失存儲單元(1)。各個非易失存儲單元包含用于信息儲存的MOS型第一晶體管區(qū)(3)以及對第一晶體管區(qū)進(jìn)行選擇的MOS型第二晶體管區(qū)(4)。第二晶體管區(qū)具有連接到位線(BL)的位線電極(16)和連接到控制柵控制線(CL)的控制柵電極(18)。第一晶體管區(qū)具有連接到源線的源線電極(10)、連接到存儲器柵控制線(ML)的存儲器柵電極(14)、以及設(shè)置在存儲器柵電極正下方的電荷儲存區(qū)(11)。第二晶體管區(qū)的柵承受電壓低于第一晶體管區(qū)的柵承受電壓。換言之，假設(shè)第二晶體管區(qū)的控制柵電極的柵絕緣膜(17)的厚度被定義為tc，且第一晶體管區(qū)的存儲器柵電極的柵絕緣膜(11，12，13)的厚度被定義為tm，則它們之間的關(guān)系為tc＜tm。此處，MOS是絕緣柵場效應(yīng)晶體管結(jié)構(gòu)的通稱。
根據(jù)上面所述，當(dāng)在數(shù)據(jù)讀出操作時使非易失存儲單元的第二晶體管區(qū)處于開通狀態(tài)時，根據(jù)電流是否按照第一晶體管區(qū)的閾值電壓狀態(tài)而流動，存儲器的信息被讀出到相應(yīng)的位線。第二晶體管區(qū)的柵氧化物膜厚度比第一晶體管區(qū)的柵氧化物膜厚度更薄，其柵承受電壓也比第一晶體管區(qū)更低。因此，與存儲器保持MOS晶體管區(qū)和選擇MOS晶體管區(qū)二者都被制作成高承受電壓的情況相比，在關(guān)于選擇MOS晶體管區(qū)的比較低的柵電壓下，能夠容易地得到比較大的Gm，且能夠相對提高整個非易失存儲單元的電流供應(yīng)能力亦即Gm，從而有助于讀出速度的提高。
在對第一晶體管區(qū)設(shè)定比較高的閾值電壓的操作時，例如高電壓被施加到其存儲器柵電極，以開通第二晶體管區(qū)，從而使電流能夠從源線流到位線，控制柵側(cè)上電荷儲存區(qū)附近產(chǎn)生的熱電子因而可以被保持在電荷儲存區(qū)中。在對第一晶體管區(qū)設(shè)定比較低的閾值電壓的操作時，例如高電壓被施加到其存儲器柵電極，以開通第二晶體管區(qū)，從而將位線電極和源線電極設(shè)定到電路的接地電位，電荷儲存區(qū)中保持的電子從而可以排向存儲器柵電極。于是，能夠?qū)崿F(xiàn)對第一晶體管區(qū)設(shè)定比較低的閾值電壓或比較高的閾值電壓的操作，而無須對控制柵的控制線和位線施加高電壓。這保證了第二晶體管區(qū)的柵承受電壓可以比較低。
為了使儲存在電荷儲存區(qū)中的電荷不容易泄漏到控制柵電極中，例如假設(shè)控制柵電極與電荷儲存區(qū)之間的絕緣膜(9)的厚度被定義為ti，建立tm≤ti的關(guān)系是可取的。
為了按器件結(jié)構(gòu)來確保第二晶體管區(qū)的低的承受電壓，例如可以防止在形成于阱區(qū)中的位線電極與源線電極之間形成高密度的雜質(zhì)區(qū)(30)。此高密度雜質(zhì)區(qū)是雜質(zhì)的擴(kuò)散區(qū)。在非易失存儲單元包含存儲器保持MONOS區(qū)和選擇MOS晶體管區(qū)的串聯(lián)電路的情況下，二個晶體管區(qū)的串聯(lián)連接的節(jié)點被構(gòu)造成二者共用的擴(kuò)散區(qū)(源-漏區(qū))。當(dāng)二個晶體管區(qū)共用的公共擴(kuò)散區(qū)被插入在其間時，寫入時高電壓被施加到MONOS區(qū)以形成溝道，致使MONOS側(cè)上的高電壓經(jīng)由二個晶體管區(qū)公共的擴(kuò)散區(qū)從溝道被施加到選擇MOS晶體管區(qū)。在MONOS型存儲單元的情況下，選擇MOS晶體管區(qū)處于高承受電壓狀態(tài)因而是至關(guān)重要的。
電荷儲存區(qū)可以采用覆蓋有絕緣膜的導(dǎo)電浮柵電極，或可以采用覆蓋有絕緣膜的電荷捕獲絕緣膜、覆蓋有絕緣膜的導(dǎo)電微細(xì)顆粒層等。
提供了開關(guān)MOS晶體管(19)，它能夠?qū)⑽痪€連接到其相應(yīng)的全局位線(GL)，并可以采用分割的位線結(jié)構(gòu)(分層的位線結(jié)構(gòu))。分割的位線結(jié)構(gòu)有助于在讀出操作時僅僅某些非易失存儲單元被連接到相應(yīng)的全局位線，從而明顯地減小位線的寄生電容并進(jìn)一步提高讀出操作速度。此時，由于在擦除/寫入操作時高電壓可以不施加到位線，故開關(guān)MOS晶體管的柵氧化物膜厚度可以被形成得比第一晶體管區(qū)的更薄。總之，容易對開關(guān)MOS晶體管提供比較大的電流供應(yīng)能力。而且，有可能利用分割的位線結(jié)構(gòu)來確保讀出操作的提速。
作為另一種詳細(xì)的情況，半導(dǎo)體器件包括對控制柵控制線進(jìn)行驅(qū)動的第一驅(qū)動器(21)、對存儲器柵控制線進(jìn)行驅(qū)動的第二驅(qū)動器(22)、將開關(guān)MOS晶體管驅(qū)動到開通狀態(tài)的第三驅(qū)動器(23)、以及對源線進(jìn)行驅(qū)動的第四驅(qū)動器(24)。第一驅(qū)動器和第三驅(qū)動器采用第一電壓作為工作電源，而第二驅(qū)動器和第四驅(qū)動器采用高于第一電壓的電壓作為工作電源。
此半導(dǎo)體器件具有控制電路(76)，當(dāng)?shù)谝痪w管區(qū)的閾值電壓取高時，此控制電路將第一驅(qū)動器的工作電源設(shè)定為第一電壓，，將第四驅(qū)動器的工作電源設(shè)定為比第一電壓高的第二電壓，并將第二驅(qū)動器的工作電源設(shè)定為比第二電壓高的第三電壓，從而使熱電子能夠從位線電極側(cè)排出到相應(yīng)的電荷儲存區(qū)中。
當(dāng)?shù)谝痪w管區(qū)的閾值電壓取低時，此控制電路將第二驅(qū)動器的工作電源設(shè)定為比第三電壓高的第四電壓，從而將電子從電荷儲存區(qū)排出到相應(yīng)的存儲器柵電極。
其閾值電壓已經(jīng)被降低了的第一晶體管區(qū)，可以被設(shè)定為例如耗盡型。其閾值電壓已經(jīng)被提高了的第一晶體管區(qū)，可以被設(shè)定為例如增強(qiáng)型。存儲器柵電極在讀出操作時可以被設(shè)定為電路的接地電壓。由于對第一晶體管區(qū)配備了對其進(jìn)行選擇的第二晶體管區(qū)，故還能夠進(jìn)行關(guān)于寫入和擦除的沒有嚴(yán)格驗證操作的選擇。
當(dāng)儲存在非易失存儲單元中的信息被讀取時，控制電路可以將第一驅(qū)動器的工作電源設(shè)定為第一電壓，并將存儲器柵電極和源線電極設(shè)定為電路的接地電位。讀出操作中電流的方向?qū)е缕浞较驈奈痪€到源線。
當(dāng)儲存在非易失存儲單元中的信息被讀取時，控制電路可以將第一驅(qū)動器的工作電源設(shè)定為第一電壓，并將存儲器柵電極和位線電極設(shè)定為電路的接地電位。與上述相反，讀出操作中電流的方向?qū)е缕浞较驈脑淳€到位線。
上述的半導(dǎo)體器件可以不僅僅是分立的非易失存儲器，也可以是諸如具有提供在芯片上的非易失存儲器的微計算機(jī)、數(shù)據(jù)處理器之類的半導(dǎo)體器件。例如，半導(dǎo)體器件還具有邏輯工作單元(61)，它以第一電壓作為工作電源來執(zhí)行邏輯操作。
當(dāng)從布局的觀點看時，各個第一驅(qū)動器和第三驅(qū)動器可以接收地址譯碼信號(51)，致使其操作被選擇，且各個第二驅(qū)動器和第四驅(qū)動器可以接收第一驅(qū)動器的輸出(52)，致使其操作被選擇。
第一驅(qū)動器和第三驅(qū)動器可以被排列在一側(cè)上，且第二驅(qū)動器和第四驅(qū)動器可以被排列在另一側(cè)上，其中至少一個非易失存儲單元陣列(50)被插入在其間。有可能將各自以高電壓作為工作電源而工作的各個驅(qū)動器與各自以比較低的電壓作為工作電源而工作的各個電路彼此分隔開。
在存儲器陣列中，各個存儲器柵控制線(ML)被與各個存儲器柵電極集成制作，并可以構(gòu)造低電阻金屬層(MGmt)，以便分別層疊在多晶硅層(MGps)上?？刂茤趴刂凭€(CL)還可以與其相應(yīng)的控制柵電極集成構(gòu)造。而且，可以構(gòu)造低電阻金屬層(CGmt)，以便層疊在其相應(yīng)的多晶硅層(CGps)上。這樣，就能夠減小布線電阻。
用來分別使各存儲器柵控制線響應(yīng)于讀出操作導(dǎo)通到電路的接地電位的放電MOS晶體管53，可以被提供在存儲器柵控制線的不同位置處。這樣有可能形成迅速的過渡到讀出操作啟動狀態(tài)。
作為位于分割位線結(jié)構(gòu)下方的開關(guān)MOS晶體管，可以采用p溝道MOS晶體管(19p)。因而有可能防止信號電平被開關(guān)MOS晶體管的閾值電壓降低，并滿意地克服相應(yīng)位線讀出信號電平的電壓降低。然而，當(dāng)使相應(yīng)的非易失存儲單元的閾值電壓高時，即使試圖過將位線設(shè)定為電路的接地電位，位線的電位也不會達(dá)到低于p溝道開關(guān)MOS晶體管閾值電壓的電平。為了解決這一問題，可以由CMOS傳送柵(19p，19n)來構(gòu)成開關(guān)MOS晶體管。
各互補(bǔ)于開關(guān)MOS晶體管進(jìn)行開關(guān)操作的n溝道放電MOS晶體管(20n)，可以被提供在其相應(yīng)的位線處。這樣，當(dāng)相應(yīng)的位線經(jīng)由開關(guān)MOS晶體管被選擇時，位線被其相應(yīng)的放電MOS晶體管完全放電，致使能夠防止開始讀出之前被預(yù)充電的全局位線的電平發(fā)生不希望的變化，從而有助于穩(wěn)定讀出信號的讀出和讀出操作的提速。
下面從稍許不同于上述的觀點來理解本發(fā)明。半導(dǎo)體器件具有以矩陣形式排列在半導(dǎo)體襯底(2)中的非易失存儲單元(1)。各個非易失存儲單元在半導(dǎo)體襯底中包括連接到源線(SL)的源線電極(10)、連接到位線(BL)的位線電極(16)、以及插入在源線電極與位線電極之間的溝道區(qū)。而且，非易失存儲單元還包括溝道區(qū)上經(jīng)由第一絕緣膜(17)排列在位線電極附近且連接到控制柵控制線(CL)的控制柵電極(18)以及經(jīng)由第二絕緣膜(12，13)和電荷儲存區(qū)(11)排列的電隔離于控制柵電極(18)且連接到存儲器柵控制線(ML)的存儲器柵電極(14)。第一絕緣膜的承受電壓低于第二絕緣膜的承受電壓。
在關(guān)于具有控制柵電極的選擇MOS晶體管比較低的柵電壓下，就容易得到比較大的Gm。能夠使整個非易失存儲單元的電流供應(yīng)能力亦即Gm比較大，從而有助于讀出速度的提高。
為了從其存儲器柵看時相對地將非易失存儲單元的閾值電壓設(shè)定為高，例如，高電壓被施加到其存儲器柵電極以開通控制柵電極側(cè)，從而使電流能夠從源線流到位線，控制柵電極側(cè)上電荷儲存區(qū)附近產(chǎn)生的電子因而可以被保持在電荷儲存區(qū)中。相反，為了設(shè)定比較低的閾值電壓，例如，高電壓被施加到其存儲器柵電極以開通控制柵電極側(cè)，從而將位線電極和源線電極設(shè)定為電路的接地電位，保持在電荷儲存區(qū)中的電子因而可以被排出到存儲器柵電極。這樣，就能夠?qū)崿F(xiàn)對非易失存儲單元設(shè)定比較低的閾值電壓或比較高的閾值電壓的操作，而無須將高電壓施加到控制柵的控制線和位線。這就保證了控制柵電極側(cè)上的柵承受電壓可以比較低。
根據(jù)另一個具體情況的具有非易失存儲單元的半導(dǎo)體器件包括各驅(qū)動控制柵控制線的控制柵驅(qū)動器、各驅(qū)動存儲器柵控制線的存儲器柵驅(qū)動器、以及各驅(qū)動源線的源驅(qū)動器。此時，控制柵驅(qū)動器可以采用第一電壓作為工作電源，且各個存儲器柵驅(qū)動器和源驅(qū)動器可以采用高于第一電壓的電壓作為工作電源。
此半導(dǎo)體器件具有控制電路，當(dāng)使從存儲器柵電極看的非易失存儲單元的閾值電壓高時，此控制電路將控制柵驅(qū)動器工作電源設(shè)定為第一電壓，將源驅(qū)動器的工作電源設(shè)定為高于第一電壓的第二電壓，并將存儲器柵驅(qū)動器的工作電源設(shè)定為高于或等于第二電壓的第三電壓，電子從而能夠從位線電極側(cè)注入到相應(yīng)的電荷儲存區(qū)中。
當(dāng)使從存儲器柵電極看的非易失存儲單元的閾值電壓低時，此控制電路將存儲器柵驅(qū)動器的工作電源設(shè)定為大于或等于第三電壓的第四電壓，電子從而從電荷儲存區(qū)排出到相應(yīng)的存儲器柵電極。
當(dāng)儲存在非易失存儲單元中的信息被讀取時，控制電路將控制柵驅(qū)動器的工作電源設(shè)定為第一電壓，并將存儲器柵電極和源線電極設(shè)定為電路的接地電位。此讀出操作中的電流方向?qū)е缕浞较驈奈痪€到源線。順便說一下，此時，存儲器柵電極的電壓可以高于接地電位。
當(dāng)儲存在非易失存儲單元中的信息被讀取時，控制電路將控制柵驅(qū)動器的工作電源設(shè)定為第一電壓，并將存儲器柵電極和位線電極設(shè)定為電路的接地電位。與上述相反，此讀出操作中的電流方向?qū)е缕浞较驈脑淳€到位線。此時，以相似于上述的方式，存儲器柵電極的電壓可以高于接地電位。
此半導(dǎo)體器件不僅可以是分立的非易失存儲器，還可以是具有提供在芯片上的非易失存儲器的微計算機(jī)、數(shù)據(jù)處理器之類。例如，此半導(dǎo)體器件具有邏輯工作單元，它以第一電壓作為工作電源來執(zhí)行邏輯操作。
控制柵驅(qū)動器可以是輸入有地址譯碼信號的驅(qū)動器，致使其操作被選擇，且各個存儲器柵驅(qū)動器和源驅(qū)動器可以是基于控制柵驅(qū)動器輸出的驅(qū)動器，致使其操作被選擇。
控制柵驅(qū)動器可以被排列在一側(cè)上，且存儲器柵驅(qū)動器和源驅(qū)動器可以被排列在另一側(cè)上，其間至少插入一個非易失存儲單元陣列。這就容易將各自以高電壓作為工作電源而工作的各個驅(qū)動器與各自以比較低的電壓作為工作電源而工作的各個電路彼此分隔開。
在非易失存儲單元陣列中，存儲器柵控制線可以與存儲器柵電極集成制作，且利用層疊在多晶硅層上，可以分別形成低電阻金屬層。這樣就能夠降低布線電阻。
來關(guān)注由存儲器柵驅(qū)動器和源驅(qū)動器形成的芯片占據(jù)面積的減小。在非易失存儲單元陣列中，存儲器柵驅(qū)動器(22A)最好被共用于存儲器柵控制線與控制柵控制線成對的多個單元中，且源驅(qū)動器(24A)最好被共用于源線與控制柵控制線成對的多個單元中。此時，被相應(yīng)存儲器柵驅(qū)動器共用的存儲器柵控制線的數(shù)目最好少于或等于被相應(yīng)源驅(qū)動器共用的源線的數(shù)目。例如，當(dāng)使電流在源與漏之間流動，從而將高電壓施加到存儲器柵作為相對于非易失存儲單元的寫入格式時，與寫入被選擇的存儲單元共用存儲器柵控制線的寫入非選擇的非易失存儲單元的源和存儲器柵之間的電場不增強(qiáng)，特別是若用來使電流在寫入被選擇的存儲單元的源與漏之間流動的源電位經(jīng)由相應(yīng)的源線被饋送。若源電位是寫入非選擇的低的源電位，則與擦除時可比擬的大電場有可能會作用在與寫入被選擇的存儲單元共用存儲器柵控制線的寫入非選擇的存儲單元的源和存儲器柵之間。出現(xiàn)一種干擾，如此大的電場不希望有地改變處于寫入狀態(tài)的存儲單元的閾值電壓。被存儲器柵驅(qū)動器共用的存儲器柵控制線的數(shù)目和被源驅(qū)動器共用的源線的數(shù)目之間的上述關(guān)系，在預(yù)先防止這種干擾方面是有用的。
可以基于構(gòu)成關(guān)于其相應(yīng)的多個控制柵控制線的選擇狀態(tài)的OR的OR電路的輸出，來驅(qū)動存儲器柵驅(qū)動器和源驅(qū)動器。此時，OR電路的輸入級可以用采用控制柵控制線延長部分作為其柵電極的晶體管，以便減小OR電路布局面積。
就讀出操作的提速而言，用來分別響應(yīng)于讀出操作而使存儲器柵控制線連接到第一電源電壓的多個充電MOS晶體管可以被提供在存儲器柵控制線的不同位置處。就讀出操作而言，能夠縮短使各個存儲器柵控制線過渡到所希望電平所需的時間。
而且，為了控制相應(yīng)存儲單元的閾值電壓，使之處于預(yù)定的電壓分布內(nèi)，在寫入操作之后可以執(zhí)行寫入驗證操作，并在擦除操作之后可以進(jìn)行擦除驗證操作。
此處按各個存儲單元的器件結(jié)構(gòu)來列出本發(fā)明的要點。不一定要提供所有的要點，也可以單獨或以各種組合的形式出現(xiàn)。順便說一下，本發(fā)明的先決條件在于，寫入/擦除時施加有高電壓的柵電極以及選擇MOS晶體管的柵電極，被構(gòu)造成彼此分隔開。(1)各個選擇MOS晶體管的柵絕緣膜的厚度被設(shè)定為薄于處置寫入/擦除電壓的高電壓MOS晶體管的柵絕緣膜厚度，從而提高選擇MOS晶體管的Gm。在柵絕緣膜的厚度最薄的情況下，選擇MOS晶體管的柵絕緣膜的厚度被設(shè)定成等于具有邏輯操作單元(核心邏輯)電荷的MOS晶體管即處置往返外界的信號的輸入/輸出的I/O MOS晶體管的柵氧化物膜厚度。而且，選擇MOS晶體管的柵電極被其相應(yīng)的高速工作的核心邏輯MOS晶體管驅(qū)動。(2)構(gòu)成單元的各個選擇MOS晶體管的擴(kuò)散層，與具有其柵氧化物膜的核心邏輯即I/O MOS晶體管的擴(kuò)散層共用，從而抑制短溝道效應(yīng)。而且，使存儲器保持MOS晶體管的擴(kuò)散層的結(jié)承受電壓高于選擇MOS晶體管擴(kuò)散層的結(jié)承受電壓。(3)用來確定選擇MOS晶體管的閾值電壓的p型溝道雜質(zhì)的密度，被設(shè)定成使晶體管的閾值電壓為正，并被設(shè)定為厚于存儲器保持MOS晶體管的。在存儲器保持MOS晶體管中，使其中性閾值為負(fù)，致使擦除時的閾值變得足夠低，從而在大范圍內(nèi)得到讀出電流。p型溝道雜質(zhì)的密度被設(shè)定為低于選擇MOS晶體管的密度。作為變通，為了將存儲器保持MOS晶體管的中性閾值設(shè)定為負(fù)，使其溝道的n型雜質(zhì)密度高于其閾值為正的選擇MOS晶體管的溝道n型雜質(zhì)密度。
這樣，就能夠得到半導(dǎo)體非易失存儲器件讀出速度的改善。因此，此半導(dǎo)體非易失存儲器件能夠被用于高速程序讀出。若采用本發(fā)明技術(shù)的半導(dǎo)體集成電路器件被使用，則能夠以低的成本實現(xiàn)高性能的信息裝置。本發(fā)明能夠用于便攜式裝置等，在這些便攜式裝置中沒有建立能夠高速讀出的暫時儲存存儲器件的空間。


圖1是剖面圖，示出了用于本發(fā)明的非易失存儲單元的一個例子；圖2是解釋圖，典型地說明了關(guān)于圖1所示非易失存儲單元的特性；圖3是解釋圖，舉例說明了非易失存儲單元的擦除和寫入狀態(tài)被設(shè)定為耗盡型和增強(qiáng)型的閾值電壓狀態(tài)；圖4是解釋圖，舉例說明了非易失存儲單元的擦除和寫入狀態(tài)都被設(shè)定為增強(qiáng)型的閾值電壓狀態(tài)；圖5是解釋圖，作為比較例子示出了有關(guān)圖2所示非易失存儲單元在其優(yōu)化之前的幾種連接形式；圖6是解釋圖，舉例說明了有關(guān)具有浮柵的疊層?xùn)判涂焖俅鎯卧钠骷^(qū)、工作電壓、以及分層位線結(jié)構(gòu)；圖7是解釋圖，舉例說明了有關(guān)分割柵型快速存儲單元的器件區(qū)、工作電壓、以及分層位線結(jié)構(gòu)；圖8是解釋圖，舉例說明了有關(guān)一晶體管/一存儲單元的MONOS疊層?xùn)判痛鎯卧钠骷^(qū)、工作電壓、以及分層位線結(jié)構(gòu)；圖9是解釋圖，舉例說明了有關(guān)2晶體管/1存儲單元的MONOS型存儲單元的器件區(qū)、工作電壓、以及分層位線結(jié)構(gòu)；圖10是剖面圖，示出了器件區(qū)，其中注意了圖2所示非易失存儲單元的寫入操作；圖11是剖面圖，示出了相似于圖10寫入電壓狀態(tài)的電壓施加狀態(tài)被提供給由存儲器保持MONOS和選擇MOS晶體管的串聯(lián)電路組成的非易失存儲單元結(jié)構(gòu)的方式；圖12是平面圖，舉例說明了圖1所示非易失存儲單元的平面結(jié)構(gòu)；圖13是平面圖，舉例說明了圖6和8所示各個非易失存儲單元的平面結(jié)構(gòu)；圖14是平面圖，舉例說明了圖7所示非易失存儲單元的平面結(jié)構(gòu)；圖15是平面圖，舉例說明了圖9所示非易失存儲單元的平面結(jié)構(gòu)；圖16是電路圖，示出了采用圖1所示非易失存儲單元的存儲單元陣列的一個例子；圖17是電路圖，示出了其中ZMOS由CMOS傳送門構(gòu)成的存儲單元陣列的一個例子；圖18是電路圖，示出了采用子位線放電晶體管的存儲單元陣列的一個例子；圖19是電路圖，舉例說明了關(guān)于采用圖1所示非易失存儲單元的存儲單元陣列的驅(qū)動器布局；圖20是電路圖，示出了存儲單元陣列的一個例子；圖21是電路圖，示出了存儲單元陣列的另一個例子；圖22是電路圖，示出了存儲單元陣列的又一個例子；圖23是時間圖，舉例說明了在非易失存儲單元的讀出操作中電流的方向從源線延伸到位線時的操作時刻；圖24是微計算機(jī)的方框圖，其中，非易失存儲器已經(jīng)采用了非易失存儲單元被提供在芯片上；圖25是方框圖，示出了快速存儲器模塊的詳細(xì)例子；圖26是電路圖，舉例說明了關(guān)于非易失存儲單元的正向讀出操作形式；圖27是時間圖，舉例說明了圖26的正向讀出操作的主要信號波形；圖28是電路圖，舉例說明了關(guān)于非易失存儲單元的反向讀出操作形式；圖29是時間圖，舉例說明了在讀出放大器輸入側(cè)上的主位線已經(jīng)被預(yù)充電之后，當(dāng)圖28的反向讀出操作開始時的主要信號波形；圖30是時間圖，舉例說明了在讀出放大器輸入側(cè)上的主位線未被預(yù)充電的圖28的反向讀出操作開始時的主要信號波形；圖31是解釋圖，舉例說明了關(guān)于非易失存儲單元的其它寫入電壓條件等；圖32是電路圖，示出了另一個例子，說明了已經(jīng)采用非易失存儲單元的存儲單元陣列以及驅(qū)動器的布局；圖33是電路圖，舉例說明了一種電路格式，其中，存儲器柵控制線被其相應(yīng)的驅(qū)動器根據(jù)圖19所示控制柵控制線的選擇而分別驅(qū)動；圖34是電路圖，原則上示出了相應(yīng)于圖32的存儲器柵控制線的驅(qū)動格式；圖35是解釋圖，詳細(xì)示出了電壓以可允許的干擾狀態(tài)被施加到存儲單元的狀態(tài)；圖36是電路圖，舉例說明了一種結(jié)構(gòu)，此結(jié)構(gòu)需要選定控制柵控制線的路線作為存儲器柵控制線的驅(qū)動形式；圖37是電路圖，舉例說明了邏輯電路的一種具體結(jié)構(gòu)；圖38是平面圖，舉例說明了NOR門的一種布局結(jié)構(gòu)；圖39是解釋圖，舉例說明了根據(jù)是否采用源線耦合的MOS晶體管而得到的效果之間的差別；圖40是根據(jù)本發(fā)明第一實施方案的存儲單元的剖面圖；圖41是用來描述根據(jù)本發(fā)明第一實施方案的存儲單元的工作以及施加到其上的電壓的曲線；
圖42是剖面圖，示出了根據(jù)本發(fā)明第一實施方案的存儲單元與其它MOS晶體管混合的情況；圖43是根據(jù)本發(fā)明第二實施方案的存儲單元的剖面圖；圖44是用來描述根據(jù)本發(fā)明第二實施方案的存儲單元的工作以及施加到其上的電壓的曲線；圖45是根據(jù)本發(fā)明第二實施方案的存儲單元的一種修正的剖面圖；圖46是剖面圖，示出了根據(jù)本發(fā)明第二實施方案的存儲單元中溝道密度的差別；圖47是根據(jù)本發(fā)明第三實施方案的存儲單元的剖面圖；圖48是根據(jù)本發(fā)明第四實施方案的存儲單元的剖面圖；圖49是根據(jù)本發(fā)明第五實施方案的存儲單元的剖面圖；圖50是有關(guān)半導(dǎo)體集成電路制造工藝的第一剖面圖，在此半導(dǎo)體集成電路中，根據(jù)本發(fā)明的存儲單元與其它MOS晶體管混合；圖51是有關(guān)半導(dǎo)體集成電路制造工藝的第二剖面圖，在此半導(dǎo)體集成電路中，根據(jù)本發(fā)明的存儲單元與其它MOS晶體管混合；圖52是有關(guān)半導(dǎo)體集成電路制造工藝的第三剖面圖，在此半導(dǎo)體集成電路中，根據(jù)本發(fā)明的存儲單元與其它MOS晶體管混合；圖53是有關(guān)半導(dǎo)體集成電路制造工藝的第四剖面圖，在此半導(dǎo)體集成電路中，根據(jù)本發(fā)明的存儲單元與其它MOS晶體管混合；圖54是有關(guān)半導(dǎo)體集成電路制造工藝的第五剖面圖，在此半導(dǎo)體集成電路中，根據(jù)本發(fā)明的存儲單元與其它MOS晶體管混合；圖55是有關(guān)半導(dǎo)體集成電路制造工藝的第六剖面圖，在此半導(dǎo)體集成電路中，根據(jù)本發(fā)明的存儲單元與其它MOS晶體管混合；圖56是有關(guān)半導(dǎo)體集成電路制造工藝的第七剖面圖，在此半導(dǎo)體集成電路中，根據(jù)本發(fā)明的存儲單元與其它MOS晶體管混合；圖57是有關(guān)半導(dǎo)體集成電路制造工藝的第八剖面圖，在此半導(dǎo)體集成電路中，根據(jù)本發(fā)明的存儲單元與其它MOS晶體管混合；圖58是電路圖，舉例說明了根據(jù)本發(fā)明的各個存儲單元被應(yīng)用于其中的存儲器陣列的構(gòu)造；圖59是根據(jù)本發(fā)明第六實施方案的存儲單元的剖面圖；圖60是有關(guān)根據(jù)本發(fā)明第六實施方案的存儲單元的制造工藝的第一剖面圖；圖61是有關(guān)根據(jù)本發(fā)明第六實施方案的存儲單元的制造工藝的第二剖面圖；圖62是有關(guān)根據(jù)本發(fā)明第六實施方案的存儲單元的制造工藝的第三剖面圖；圖63是根據(jù)本發(fā)明第七實施方案的存儲單元的剖面圖。
具體實施例方式
圖1示出了非易失存儲單元(以下也簡稱為存儲單元)的一個例子。非易失存儲單元1包括其中提供在硅襯底上的p型阱區(qū)2、用于信息儲存的MOS型第一晶體管區(qū)3、以及對第一晶體管區(qū)3進(jìn)行選擇的MOS型第二晶體管區(qū)4(選擇MOS晶體管區(qū))。第一晶體管區(qū)3包括用作連接到源線的源線電極的n型擴(kuò)散層(n型雜質(zhì)區(qū))、電荷儲存區(qū)(例如氮化硅膜)11、排列在電荷儲存區(qū)11正面和背面上的絕緣膜(例如氧化硅膜)12和13、在寫入和擦除時用來施加高電壓的存儲器柵電極(例如n型多晶硅層)14、以及用來保護(hù)存儲器柵電極的氧化物膜(例如氧化硅膜)15。絕緣膜12被形成為5nm厚，電荷儲存區(qū)11被形成為10nm厚(氧化硅膜轉(zhuǎn)換)，而氧化物膜13被形成為3nm厚。第二晶體管區(qū)4具有用作連接到位線的位線電極的n型擴(kuò)散層(n型雜質(zhì)區(qū))16、柵絕緣膜(例如氧化硅膜)17、控制柵電極(例如n型多晶硅層)18、以及使控制柵電極18與存儲器柵電極14彼此隔離的絕緣膜(例如氧化硅膜)9。
假設(shè)第一晶體管區(qū)3的電荷儲存區(qū)11的厚度和排列在其正面和背面上的絕緣膜12和絕緣膜13的厚度的總和(總稱為存儲器柵絕緣膜11、12、13)被示為tm，控制柵電極18的柵絕緣膜17的厚度被示為tc，且控制柵電極18與電荷儲存區(qū)11之間的絕緣膜的厚度被示為ti，則有關(guān)系tc＜tm≤ti。第二晶體管區(qū)4的柵承受電壓被設(shè)定為比第一晶體管區(qū)3的柵承受電壓低了柵絕緣膜17與存儲器柵絕緣膜11、12、13之間尺寸的差值。圖12舉例說明了圖1所示非易失存儲單元1的平面結(jié)構(gòu)。
順便說一下，擴(kuò)散層16部分中所述的術(shù)語漏，意味著擴(kuò)散層16在數(shù)據(jù)讀出操作時用作晶體管的漏電極，而擴(kuò)散層10部分中所述的術(shù)語源，意味著擴(kuò)散層10在數(shù)據(jù)讀出時用作晶體管的源電極。在擦除/寫入操作中，漏電極和源電極的功能相對于漏和源的標(biāo)注可能互換。
圖2典型地示出了有關(guān)圖1所示非易失存儲單元的特性。圖2舉例說明了分層位線結(jié)構(gòu)中非易失存儲單元1的一種連接形式。擴(kuò)散層16被連接到子位線BL(以下也簡稱為位線BL)，擴(kuò)散層10被連接到源線SL，存儲器柵電極14被連接到存儲器柵控制線ML，而控制柵電極18被連接到控制柵控制線CL。子位線BL經(jīng)由n溝道開關(guān)MOS晶體管(ZMOS)19，被連接到主位線(也稱為全局位線)GL。雖然圖中未特別示出，但多個非易失存儲單元1被連接到子位線BL，且多個位線BL經(jīng)由ZMOS 19被連接到一個主位線GL。
對控制柵控制線CL進(jìn)行驅(qū)動的第一驅(qū)動器(字驅(qū)動器)21、對存儲器柵控制線ML進(jìn)行驅(qū)動的第二驅(qū)動器22、對ZMOS 19進(jìn)行開關(guān)驅(qū)動的第三驅(qū)動器(Z驅(qū)動器)23、以及對源線SL進(jìn)行驅(qū)動的第四驅(qū)動器24，被典型地示于圖2中。驅(qū)動器22和24由采用其柵承受電壓為高電壓的MOS晶體管的高電壓MOS驅(qū)動器構(gòu)成。驅(qū)動器21和23由采用其柵承受電壓比較低的MOS晶體管的驅(qū)動器構(gòu)成。
例如，在對非易失存儲單元1的第一晶體管區(qū)3設(shè)定比較高的閾值電壓的寫入操作時，存儲器柵電壓Vmg和源線電壓Vs分別被設(shè)定為高電壓，1.8V被饋送作為控制柵電壓Vcg，寫入選擇位線被設(shè)定為0V(電路的接地電位)，而寫入非選擇位線被設(shè)定為1.8V。在此狀態(tài)下，寫入選擇位線的第二晶體管區(qū)4被開通，從而使電流從擴(kuò)散層10流到擴(kuò)散層16。此電流在控制柵電極18側(cè)上電荷儲存區(qū)11附近引起的熱電子，可以被保持在電荷儲存區(qū)11中。當(dāng)用大約幾微安到大約幾十微安范圍內(nèi)的恒定電流作為寫入電流進(jìn)行寫入時，寫入選擇位線的電位不局限于接地電位。例如，可以對其施加大約0.8V，以便提供溝道電流。在寫入操作時，擴(kuò)散層10用作n溝道存儲單元中的漏，而擴(kuò)散層16用作源。這種寫入格式導(dǎo)致熱電子的源側(cè)注入。
例如，在對第一晶體管區(qū)3設(shè)定比較低的閾值電壓的擦除操作中，施加高電壓作為存儲器柵電壓Vmg，以便使保持在電荷儲存區(qū)11中的電子放電到存儲器柵電極14中。此時，擴(kuò)散層10被設(shè)定為電路的接地電位。此時可以使第二晶體管區(qū)4成為開通狀態(tài)。
如從上述作用于第一晶體管區(qū)3的寫入/擦除操作可見，上述的操作能夠?qū)崿F(xiàn)而無須對控制柵控制線CL和位線BL施加高電壓。這保證了第二晶體管區(qū)4的柵承受電壓可以比較低。ZMOS 19也無須具有高承受電壓。
如圖3舉例說明的那樣，雖然沒有特別的限制，但保持在其閾值電壓被降低了的擦除狀態(tài)中的第一晶體管區(qū)3，被設(shè)定為耗盡型，而保持在其閾值電壓被提高了的寫入狀態(tài)中的第一晶體管區(qū)3，被設(shè)定為增強(qiáng)型。在圖3的擦除和寫入狀態(tài)中，存儲器柵電極4在讀出操作時可以被設(shè)定為電路的接地電位。而且，例如當(dāng)讀出操作被提速時，電源電壓Vdd可以被加到存儲器柵電極14。另一方面，例如當(dāng)如圖4所示擦除和寫入狀態(tài)二者都被設(shè)定為增強(qiáng)型時，電源電壓Vdd在讀出操作時被加到存儲器柵電極14。在圖3和4二者的閾值狀態(tài)下，對第一晶體管區(qū)3進(jìn)行選擇的MOS型第二晶體管區(qū)4，在本發(fā)明的情況下，與用于信息儲存的MOS型第一晶體管區(qū)3相關(guān)地被提供。因此，沒有必要對寫入和擦除執(zhí)行驗證操作。當(dāng)必須對存儲單元減輕寫入和擦除操作例如寫入次數(shù)增加所造成的應(yīng)力時，可以進(jìn)行驗證操作。
在圖2的非易失存儲單元1于圖3的閾值狀態(tài)下的讀出操作中，源線電壓Vs和存儲器柵電壓Vmg可以被設(shè)定為0V，而各個被讀取和選擇的存儲單元的控制柵電壓Vcg可以被設(shè)定為1.8V的選擇電平。當(dāng)使第二晶體管區(qū)4開通時，根據(jù)電流是否按照第一晶體管區(qū)3的閾值電壓狀態(tài)流動，存儲器信息被讀入到相應(yīng)的位線BL。由于第二晶體管區(qū)4的柵氧化物膜比第一晶體管區(qū)4的柵氧化物膜更薄，且柵承受電壓也更低，故與存儲器保持MOS晶體管和選擇晶體管都被制作成高承受電壓的情況相比，能夠相對增大非易失存儲單元1的整個電流供應(yīng)能力，于是有可能提高數(shù)據(jù)讀出的速度。
在非易失存儲單元1的讀出操作時，電流的方向可以被設(shè)定為與正向相反的方向(反向)。如圖23舉例說明的那樣，源線電壓Vs被設(shè)定為1.8V而位線電壓Vd設(shè)定為0V。在關(guān)于各個讀出和被選擇存儲單元的圖23的時刻t0，控制柵電壓Vcg被設(shè)定為選擇電平(1.8V)。由于在本例子情況下存儲單元處于擦除狀態(tài)而降低了閾值電壓，故位線電壓Vd升高。此電壓的變化由未示出的讀出放大器探測。
圖26以電路圖的形式舉例說明了有關(guān)非易失存儲單元1的正向讀出操作的形式。Iread表示讀出電流的方向。圖27舉例說明了饋送Iread時的主信號波形。圖28以電路圖的形式舉例說明了有關(guān)非易失存儲單元1的反向讀出操作的形式。圖29和30舉例說明了此時的主信號波形。圖29示出了讀出放大器輸入側(cè)上的GL被預(yù)充電然后開始讀出操作的情況，而圖30示出了不預(yù)充電讀出放大器輸入側(cè)上的GL而開始讀出操作的情況。圖26和28所示的讀出放大器可以是微分輸入型。在此情況下，各個讀出放大器的參考輸入是圖27、29、30中數(shù)據(jù)輸入側(cè)上的存儲器Vth的高電壓側(cè)與低電壓側(cè)之間的電壓。
作為比較例，圖5示出了圖2所示非易失存儲單元2在其優(yōu)化之前的幾種連接狀態(tài)。有關(guān)本發(fā)明的比較例1示出了一種模式，其中使寫入電流的方向(Iprog)與本發(fā)明相反。在此情況下，由于寫入高電壓6V必須施加到子位線BL，故需要將ZMOS設(shè)定為高電壓MOS晶體管且將Z驅(qū)動器設(shè)定為高電壓MOS驅(qū)動器。在分層位線結(jié)構(gòu)中，與本發(fā)明的形式相比，存儲器信息的讀出操作變慢。
比較例2示出了一種結(jié)構(gòu)，其中第一晶體管區(qū)3被連接到子位線BL，而第二晶體管區(qū)4被連接到源線SL，從而使寫入電流從源線SL側(cè)流到子位線BL側(cè)。由于此情況下寫入高電壓被施加到源線SL側(cè)，故需要將第二晶體管區(qū)4構(gòu)造成高承受電壓結(jié)構(gòu)，并將字驅(qū)動器構(gòu)造成高電壓MOS驅(qū)動器。在此方面，本例子是不適合于讀出操作提速的。
比較例3示出了一種構(gòu)造，其中第一晶體管區(qū)3被連接到子位線BL，而第二晶體管區(qū)4被連接到源線SL，從而使寫入電流從位線BL側(cè)流到源線SL側(cè)。即使在此情況下，也需要以相似于比較例1的方式將ZMOS和Z驅(qū)動器構(gòu)造成高電壓MOS晶體管。在此方面，本例子是不適合于讀出操作提速的。
如從圖5可見，為了提高非易失存儲單元1的讀出操作的速度，第一晶體管區(qū)3被連接到源線SL，第二晶體管區(qū)4被連接到位線BL，且寫入電流的方向被設(shè)定為從源線SL側(cè)延伸到位線BL側(cè)。這導(dǎo)致最佳的條件。
作為比較例子，圖6-9示出了不同于圖2所示非易失存儲單元的非易失存儲單元。圖6舉例說明了有關(guān)具有浮柵的疊層?xùn)判涂焖俅鎯卧钠骷^(qū)、工作電壓、以及分層位線結(jié)構(gòu)。圖7舉例說明了有關(guān)分割柵型快速存儲單元的器件區(qū)、工作電壓、以及分層位線結(jié)構(gòu)。圖8舉例說明了有關(guān)1Tr(晶體管)/1MC(存儲單元)型MONOS(金屬-氧化物-氮化物-氧化物-半導(dǎo)體)疊層?xùn)判涂焖俅鎯卧钠骷^(qū)、工作電壓、以及分層位線結(jié)構(gòu)。圖9舉例說明了有關(guān)2Tr/1MC型MONOS型存儲單元的器件區(qū)、工作電壓、以及分層位線結(jié)構(gòu)。圖13舉例說明了圖6和8所示各種非易失存儲單元的平面結(jié)構(gòu)，圖14舉例說明了圖7所示非易失存儲單元的平面結(jié)構(gòu)，而圖15舉例說明了圖9所示非易失存儲單元的平面結(jié)構(gòu)。
在寫入和擦除操作時，疊層?xùn)判?、分割柵型、以及MONOS型分別需要施加高電壓作為位線電壓Vd或控制柵電壓Vcg。于是，由于高電壓如所需被施加到構(gòu)成用來驅(qū)動控制柵電極的字驅(qū)動器的MOS晶體管、存儲單元控制柵電極正下方的MOS晶體管區(qū)、連接到其漏的ZMOS、以及構(gòu)成用來驅(qū)動ZMOS的Z驅(qū)動器的MOS晶體管，故它們由厚膜高電壓MOS晶體管構(gòu)成。這些厚膜高電壓MOS晶體管被包含在讀取路徑中對讀出速度進(jìn)行速率控制。因此，這些非易失存儲單元的使用使得難以執(zhí)行高速讀出操作。
圖6所示的疊層?xùn)判头且资Т鎯卧牟脸僮鲗?dǎo)致從浮柵FG抽出電子，這些電子被F-N隧穿作用儲存到襯底的操作。其寫入操作導(dǎo)致這些電子被熱電子儲存在浮柵FG中的操作。圖7所示分割柵型非易失存儲單元的擦除操作導(dǎo)致從浮柵FG抽出電子，這些電子被F-N隧穿作用儲存到控制柵的操作。其寫入操作導(dǎo)致這些電子由于控制柵末端處產(chǎn)生的熱電子注入到源側(cè)而儲存在浮柵FG中的操作。圖8所示的1Tr/1單元型MONOS型非易失存儲單元的擦除操作導(dǎo)致從電荷存儲層ONO的氮化物膜N抽出電子，這些電子被F-N隧穿作用儲存到控制柵的操作。其寫入操作導(dǎo)致將電壓施加到源端子(在晶體管層面內(nèi)，源和漏互換)，并將熱電子儲存在電荷儲存區(qū)ONO的氮化物膜中的操作。2Tr/1單元型MONOS型非易失存儲單元的擦除操作導(dǎo)致將負(fù)電壓施加到存儲器柵，從而從電荷存儲層ONO的氮化物膜N抽出F-N隧穿電子，將這些電子儲存到襯底的操作。其寫入操作利用隧穿作用由存儲器柵正下方的溝道的電位導(dǎo)致將電子儲存在電荷存儲層ONO的氮化物膜N中。
顯然，圖6-9所示各個比較例所述的疊層?xùn)判?、分割柵型、以及MONOS型中的任何一種，都在存儲器信息讀取路徑中插入了高電壓MOS晶體管，并限制讀出操作提速。
圖10示出了注意圖2所示非易失存儲單元的寫入操作時的器件區(qū)。在圖中所示的寫入電壓狀態(tài)中，在電荷儲存區(qū)11正下方的控制柵電極18附近形成了6V的溝道。另一方面，控制柵電極18正下方的溝道為0V。于是，在電荷儲存區(qū)11的存儲器柵電極18正下方形成了陡峭的電場(突變電場)，從而有可能控制流過源-漏溝道的電流。熱電子由于突變電場而產(chǎn)生，并被儲存在電荷儲存區(qū)11中。由于控制柵電極18正下方的溝道為0V，故控制柵電極18的絕緣膜17有保證被減薄到與例如無高承受電壓的邏輯電路等那樣的大多數(shù)MOS晶體管完全相同或基本上相等的程度。當(dāng)電流減小時，控制柵電極18正下方的溝道約為0.8V。
控制柵電極18正下方的溝道在寫入操作時不被設(shè)定為6V的理由是，沒有高密度雜質(zhì)區(qū)例如擴(kuò)散層被形成在制作于阱區(qū)2中的位線電極16與源線電極10之間。假設(shè)由存儲器保持MONOS和選擇MOS晶體管的串聯(lián)電路組成的非易失存儲單元(等效于圖9的MONOS)的結(jié)構(gòu)被構(gòu)造成如圖11舉例所述的例子那樣，則二種晶體管的串聯(lián)連接節(jié)點被構(gòu)造成二者共用的擴(kuò)散區(qū)(源-漏區(qū))30。當(dāng)被二者晶體管共用的公共擴(kuò)散區(qū)30被插入在其間時，高電壓在寫入時被施加到MONOS以形成溝道，致使MONOS側(cè)上的高電壓經(jīng)由二種晶體管共用的擴(kuò)散區(qū)30從溝道被施加到選擇MOS晶體管。在圖11中示出了相似于圖10的寫入電壓狀態(tài)的電壓施加狀態(tài)，接近5V的電壓被施加到位于控制柵電極31與存儲器柵電極32之間的擴(kuò)散層30，且在漏末端產(chǎn)生熱電子，并被引入電荷存儲層33中。由于控制柵電極31與存儲器柵電極32之間的擴(kuò)散層30導(dǎo)致5V，故控制柵電極31的絕緣膜需要達(dá)到各個高電壓MOS的絕緣膜的厚度。因此，無法執(zhí)行高速讀出操作。如在圖9的情況中那樣，在MONOS型存儲單元的情況下，重要的是選擇MOS晶體管是高承受電壓型的。
圖16示出了采用非易失存儲單元1的存儲單元陣列的一個例子。非易失存儲單元1被排列成具有1024行×2048列并以16行×2048列為單位共用源線SL。對應(yīng)于1列的64個非易失存儲單元，被連接到子位線BL，并經(jīng)由p溝道ZMOS 19p分別被連接到主位線GL。當(dāng)p溝道型MOS晶體管被采用作為ZMOS 19p時，在ZMOS之前和之后，傳播信號電平未被降低一個閾值電壓。從而有可能克服相應(yīng)位線BL讀出信號電平的電壓降低。
然而，當(dāng)執(zhí)行非易失存儲單元1的寫入或擦除時，即使已經(jīng)試圖將位線BL設(shè)定為電路的接地電位(0V)，位線的電位也不達(dá)到低于p溝道型ZMOS 19p的閾值電壓的電平。為了解決這一問題，可以采用CMOS傳送門，其中，p溝道型ZMOS 19p與n溝道型ZMOS 19n被并聯(lián)連接，如圖17舉例說明的那樣。構(gòu)成CMOS傳送門的ZMOS 19p和19n，分別由地址譯碼器的譯碼信號開關(guān)控制。參考號40所指的邏輯意味著地址譯碼器的譯碼輸出末級。
圖18示出了采用非易失存儲單元1的存儲單元陣列的另一個例子。在此圖所示的例子中，與p溝道型ZMOS 19p互補(bǔ)開關(guān)工作的n溝道型放電MOS晶體管20n，被提供在其相應(yīng)的子位線BL處。于是，當(dāng)子位線BL經(jīng)由ZMOS 19p被選擇時，子位線BL就被相應(yīng)的放電MOS晶體管20n完全放電。因此有可能防止在開始讀出之前預(yù)充電了的主位線GL的電平發(fā)生不希望有的變化，有可能利用微分讀出放大器等來穩(wěn)定讀出信號的讀出操作，并有可能有助于讀出操作的提速。ZMOS 19p和放電MOS晶體管20n受地址譯碼器的譯碼信號開關(guān)控制。參考號41所指的邏輯意味著地址譯碼器的譯碼輸出末級。
圖19舉例說明了與采用非易失存儲單元1的存儲單元陣列相關(guān)的驅(qū)動器的布局。各個存儲單元陣列50和50具有例如圖16所解釋的那種結(jié)構(gòu)。第一驅(qū)動器21和第三驅(qū)動器23被排列在一側(cè)上，而第二驅(qū)動器22和第四驅(qū)動器24被排列在另一側(cè)上，以二個存儲單元陣列50和50插入在其間。第一驅(qū)動器21和第三驅(qū)動器23分別接收地址譯碼信號51，致使其操作被選擇。第二驅(qū)動器22和第四驅(qū)動器24分別接收第一驅(qū)動器21的輸出信號52，致使其操作被選擇。于是有可能將各以高電壓作為工作電源而工作的驅(qū)動器與各以比較低的電壓作為工作電源而工作的電路彼此分隔開。
順便說一下，在圖19所示結(jié)構(gòu)中的控制柵或存儲器柵部件中，能夠執(zhí)行寫入操作。此時，源線被對應(yīng)于16行作為單位的存儲單元共用。而且，用16個控制柵控制線52上的OR信號來驅(qū)動控制源線。Prog是寫入操作控制信號。
在存儲單元陣列50和50中，存儲器柵控制線ML分別與存儲器柵電極集成制作，并借助于將低電阻金屬層MGmt層疊在多晶硅層MGps上而構(gòu)成。使多晶硅層MGps和低電阻金屬層MGmt在適當(dāng)?shù)攸c相接觸。控制柵控制線CL也與控制柵電極集成制作，并借助于將低電阻金屬層CGmt層疊在多晶硅層CGps上而構(gòu)成。也使多晶硅層CGps和低電阻金屬層CGmt在適當(dāng)位置相接觸。借助于采用其中多晶硅布線被形成在低電阻金屬層背面的短路結(jié)構(gòu)，能夠減小布線電阻。
用來響應(yīng)于讀出操作而使存儲器柵控制線ML導(dǎo)通到電路的接地電位Vss(0V)的放電MOS晶體管53，被提供在存儲器柵控制線ML的不同位置處。即使存在著由各個存儲器柵控制線ML的寄生電容和布線電阻等產(chǎn)生的比較大的延遲組成部分，存儲器柵控制線ML也能夠為了讀出操作而被迅速放電，故能夠得到向讀出操作啟動狀態(tài)的迅速過渡。
在圖16-19所述的存儲單元陣列50的構(gòu)造中，位(8位)寫入被啟動為寫入單位。而且，由于與正常熱電子相比，因為如上所述源側(cè)注入而寫入電流小，在控制柵控制線(字線)部件中的諸如128位的寫入也被啟動。雖然擦除部件基本上被用作字線部件，但擦除部件可以是共用圖16舉例說明的源線SL的部件?；蛘?，多個源線SL的部件可以被成批收集。
順便說一下，當(dāng)考慮到沿字線方向的缺陷釋放時，缺陷釋放的部件導(dǎo)致采用共用至少源線SL的部件。為了進(jìn)行缺陷釋放，雖然在圖中未特別示出，但提供了用缺陷部分代替的釋放存儲器陣列、儲存要通過非易失存儲器等釋放的地址的釋放地址程序電路、對釋放地址程序電路中儲存的地址和存取地址進(jìn)行比較的地址比較器、以及釋放選擇電路。當(dāng)?shù)刂繁容^器的比較結(jié)果表示它們彼此符合時，釋放選擇電路就根據(jù)存取地址而禁止訪問，并利用與此符合有關(guān)的釋放地址作為其變通而操作釋放存儲器陣列。
圖20-22示出了根據(jù)本發(fā)明的非易失存儲單元1的其它剖面結(jié)構(gòu)。如圖20舉例說明的那樣，電荷儲存區(qū)11和存儲器柵電極14可以被排列在控制柵電極18上。如圖21所示，電荷儲存區(qū)11和存儲器柵電極14被排列在控制柵電極18附近，且存儲器柵電極14可以被制作成側(cè)壁柵?；蛘?，如圖22所示，控制柵電極18可以被制作成側(cè)壁柵。
雖然在圖中未特別示出，但電荷儲存區(qū)11不局限于采用覆蓋有如上所述的氮化硅膜那樣的絕緣膜的電荷捕獲絕緣膜。作為變通，可以采用覆蓋有絕緣膜的導(dǎo)電浮柵電極(例如多晶硅電極)或覆蓋有絕緣膜的導(dǎo)電顆粒層等。導(dǎo)電顆粒層可以由例如納米點構(gòu)成，其中多晶硅被形成為點狀。
圖24示出了半導(dǎo)體器件例如微計算機(jī)的整個構(gòu)造，其中，采用了上述非易失存儲單元的非易失存儲器被提供在芯片上。雖然沒有特別的限制，但利用CMOS集成電路制造技術(shù)，此微計算機(jī)60被制作在如單晶硅的一個半導(dǎo)體襯底(半導(dǎo)體芯片)上。微計算機(jī)60包括CPU(中央處理器)61、用作易失存儲器的RAM 62、用作非易失存儲器的快速存儲器模塊63、快速存儲器控制器64、總線狀態(tài)控制器65、諸如輸入/輸出端口電路之類的輸入/輸出電路(I/O)66、以及其它的外圍電路67。這些電路模塊被連接到內(nèi)部總線68。內(nèi)部總線68包括分別用于地址、數(shù)據(jù)、以及控制信號的信號線。CPU 61包括指令控制器和執(zhí)行裝置，并對獲取的指令進(jìn)行譯碼，且根據(jù)譯碼結(jié)果而執(zhí)行算術(shù)處理?？焖俅鎯ζ髂K63中儲存CPU 61的操作程序和數(shù)據(jù)。RAM 62用作CPU的工作區(qū)或數(shù)據(jù)暫存區(qū)?？焖俅鎯ζ髂K63的工作根據(jù)CPU 61設(shè)定到快速控制器64的控制數(shù)據(jù)而被控制?？偩€狀態(tài)控制器65經(jīng)由內(nèi)部總線68控制著關(guān)于存取和外部總線存取的存取周期的數(shù)目、中間狀態(tài)插入、總線寬度等。
圖24中用雙虛線圍繞的區(qū)域69所示的電路意味著由柵氧化物膜比較薄的MOS晶體管構(gòu)成的電路部分。區(qū)域69之外的電路導(dǎo)致由柵氧化物膜比較厚的高電壓MOS晶體管構(gòu)成的電路部分。作為此電路部分，指出了例如快速存儲器模塊63中的制作有高電壓驅(qū)動器22和24的區(qū)域。
圖25示出了快速存儲器模塊的詳細(xì)例子。存儲器陣列70具有圖16和19等所示的構(gòu)造。驅(qū)動器電路71是配備有驅(qū)動器23和21等的電路區(qū)。待要根據(jù)編碼信號進(jìn)行輸出工作的驅(qū)動器被饋自X地址譯碼器(XDCR)73的相應(yīng)地址選擇。驅(qū)動器電路72包括驅(qū)動器22和24等。待要進(jìn)行輸出工作的驅(qū)動器根據(jù)控制柵控制線CL的狀態(tài)等被選擇。讀出放大器電路和寫入控制器78被連接到全局位線GL。讀出放大器電路78對讀出到相應(yīng)全局位線GL的讀出數(shù)據(jù)進(jìn)行放大和鎖存。寫入控制器78對寫入操作時要施加到相應(yīng)全局位線的寫入控制信息進(jìn)行鎖存。讀出放大器電路和寫入控制器78經(jīng)由Y選擇電路(YG)79被連接到數(shù)據(jù)輸入/輸出緩沖器(DTB)80，因而能夠與包括在內(nèi)部總線68中的數(shù)據(jù)總線68D形成界面。在讀出操作時，Y選擇電路78根據(jù)從Y地址譯碼器(YDCR)74輸出的地址譯碼信號，對鎖存在讀出放大器電路78中的讀出數(shù)據(jù)進(jìn)行選擇。被選擇的讀出數(shù)據(jù)能夠經(jīng)由數(shù)據(jù)輸入/輸出緩沖器80被輸出到外部。在寫入操作中，Y選擇電路78控制著使饋自數(shù)據(jù)輸入/輸出緩沖器80的寫入數(shù)據(jù)相應(yīng)于哪個全局位線以及寫入數(shù)據(jù)是否鎖存在寫入控制器78中。
地址信號從地址總線68A饋送到地址緩沖器75，從地址緩沖器被饋送到X地址譯碼器73和Y地址譯碼器74。電壓發(fā)生器(VS)77根據(jù)外部電源Vdd和Vss而產(chǎn)生讀出、擦除、以及寫入所需的工作電源。例如，考慮到圖2所示的寫入工作電壓，它們導(dǎo)致Vdd＝1.8V，VCCE＝12V，VCCP＝8V，以及VCCD＝6V。
控制器(CONT)76執(zhí)行快速存儲器模塊63的讀出操作、擦除操作、以及寫入操作的控制程序以及根據(jù)對快速存儲器控制器64設(shè)定的控制信息而對其工作電源的開關(guān)控制。對工作電源的轉(zhuǎn)換控制相當(dāng)于根據(jù)圖2工作模式按照讀出操作、擦除操作、以及寫入操作來控制為轉(zhuǎn)換驅(qū)動器21-24的工作電源。
圖31舉例說明了關(guān)于非易失存儲單元的其它寫入電壓條件等。圖31與圖2的基本差別在于，電源電壓Vdd從1.8V改變到了1.5V，且讀出時的存儲器柵電壓Vmg從0V改變到了Vdd＝1.5V。
而且，寫入(編程)和擦除時的源電壓Vs和存儲器柵電壓Vmg也被改變了。采用ZMOS 19的分層結(jié)構(gòu)未被用于圖31中的各個位線BL。圖2所示的這種位線分層結(jié)構(gòu)是可以采用的。即使在圖31中，也能夠得到相似于圖2的效果。
圖32示出了有關(guān)采用非易失存儲單元1的存儲單元陣列以及驅(qū)動器的布局的另一個例子。在圖32的例子中，以相似于圖19的方式，各個控制柵驅(qū)動器21分別接收地址譯碼信號，以便其操作被選擇，同時分別提供存儲器柵驅(qū)動器22A和源驅(qū)動器24，以便根據(jù)控制柵驅(qū)動器21的輸出而選擇它們的操作?？刂茤膨?qū)動器21被排列在一側(cè)上，而存儲器柵驅(qū)動器22A和源驅(qū)動器24被排列在另一側(cè)上，以存儲器陣列50插入在其間。于是，各以高電壓作為工作電源而工作的各個驅(qū)動器與各以比較低的電壓作為工作電源而工作的各個電路被彼此分隔開。至此所述的構(gòu)造與圖19所示的完全相同，且下面將解釋圖32與圖19之間的各種差異。順便說一下，由于存儲器柵驅(qū)動器22A相對于存儲器柵驅(qū)動器22提高了驅(qū)動負(fù)載，故可以具有比存儲器柵驅(qū)動器22更大的驅(qū)動能力，其中存儲器柵驅(qū)動器22A缺乏這種能力。
第一不同點是存儲器柵控制線ML被公共連接在多個部件中。亦即，與控制柵控制線CL成對的存儲器柵控制線ML例如在16個部件中共用存儲器柵驅(qū)動器22A。源線SL也例如在16個部件中共用源驅(qū)動器24。此時，被存儲器柵驅(qū)動器22A共用的存儲器柵控制線ML的數(shù)目Nm1滿足被設(shè)定為小于或等于被源驅(qū)動器24共用的源線SL的數(shù)目Ns1的條件(Nm1≤Ns1)。
上述條件來自下列理由。當(dāng)使電流在源和漏之間流動，從而將高電壓施加到存儲器柵電極14作為關(guān)于非易失存儲單元的寫入格式時，若使電流在寫入被選擇的存儲單元的源與漏之間流動的源電位Vs被施加到其相應(yīng)的源線SL，則共用寫入非選擇的非易失存儲單元與寫入被選擇的存儲單元之間的存儲器柵控制線ML的寫入非選擇的非易失存儲單元的源與存儲器柵之間的電場不特別增強(qiáng)。在圖31和32所示的例子中，源與存儲器柵之間的電位差約為6V。若源電位是用于寫入非選擇的低源電位，則在共用寫入非選擇的存儲單元與寫入被選擇的存儲單元之間的存儲器柵控制線的寫入非選擇的存儲單元的源與存儲器柵之間形成如12V的大電位差。這有可能會引起可與擦除比擬的大電場的作用。出現(xiàn)一種干擾，致使大電場不希望有地改變處于寫入狀態(tài)的存儲單元的閾值電壓。在預(yù)先防止這種干擾方面，被存儲器柵驅(qū)動器22A共用的存儲器柵控制線ML的數(shù)目與被源驅(qū)動器24共用的源線SL的數(shù)目之間的上述關(guān)系是有用的。
其理由將進(jìn)一步詳細(xì)描述。圖33舉例說明了一種電路格式，其中，如圖19所示，存儲器柵控制線ML被其相應(yīng)的驅(qū)動器22以存儲器柵控制線與控制柵控制線之間的一對一的對應(yīng)關(guān)系驅(qū)動。被干擾的存儲單元僅僅是A所示的位于存儲器柵控制線ML與寫入被選擇的存儲單元共用的同一行中的存儲單元。由于即使在A所示的存儲單元的情況下，6V也以相似于寫入被選擇的存儲單元的方式被施加到源線SL，故僅僅大約6V的電位差出現(xiàn)在其源與存儲器柵之間。因此，諸如擦除時產(chǎn)生的這種大電場不出現(xiàn)，故導(dǎo)致可允許的干擾。若即使源線被公共連接到圖33中的各個寫入被選擇的存儲單元，其它的存儲單元也不同于存儲器柵控制線ML中的寫入被選擇的存儲單元，則在源與存儲器柵之間僅僅出現(xiàn)方向與擦除時相反的電場，致使寫入時不出現(xiàn)干擾。若詳細(xì)描述的話，上述可允許干擾狀態(tài)中的存儲單元的電壓施加狀態(tài)被表示為圖35所示。在對應(yīng)于圖32的圖34的情況下，大約6V的電位差以相似于A所示的存儲單元的方式出現(xiàn)在B和C所示的各個存儲單元中的源與存儲器柵之間。但這是與圖33中A所示的存儲單元相同的，因此，僅僅出現(xiàn)可允許的干擾。這是因為當(dāng)圖34中寫入選擇的存儲器柵控制線ML的數(shù)目大于寫入選擇的源線的數(shù)目時，在根據(jù)0V被施加到寫入非選擇的源線而12V被施加到寫入選擇的存儲器柵線而連接到寫入非選擇的源線和寫入選擇的存儲器柵控制線之間，沿與擦除時相同的電場方向形成了12V的電位差，存儲單元從而被置于與擦除狀態(tài)可比擬的狀態(tài)。
在上述條件Nm1≤Ns1下，存儲器柵驅(qū)動器22A在存儲器柵控制線ML之間被共用，而源驅(qū)動器24在源線SL之間被共用，從而如圖34舉例說明的那樣，能夠明顯地減小由驅(qū)動器22A和24形成的芯片占據(jù)面積。在圖33中，存儲器柵驅(qū)動器22相對于1024個控制柵控制線CL被排列1024個，而在圖34中，它們可以被提供64個，等于1024個存儲器柵驅(qū)動器的16分之一。
第二個不同點在于用來產(chǎn)生用于存儲器柵驅(qū)動器22A和源驅(qū)動器24的驅(qū)動控制信號的邏輯結(jié)構(gòu)。亦即，如圖32所示，存儲器柵驅(qū)動器22A和源驅(qū)動器24被構(gòu)造成根據(jù)用來形成對應(yīng)于其相應(yīng)的16個控制柵控制線CL0-CL15的選擇狀態(tài)的OR操作的OR電路的輸出而被驅(qū)動。此時，為了縮短控制柵控制線CL0-CL15的路徑，OR電路90被排列成靠近存儲器陣列50，且其OR結(jié)果信號Clout0被饋送到驅(qū)動器22A和24。于是，諸如圖36舉例說明的布線路徑就成為不是必須的。而且，無須使控制柵控制線CL0-CL15延伸在驅(qū)動器22A附近以及將它們輸入到OR電路100。
圖37示出了OR電路90的一種具體構(gòu)造。此OR電路90包含NOR門。在圖中，NOR門91被插入在其相繼的級中。NOR門91不被信號Read用于讀操作的指令，電壓Vdd被施加到所有的存儲器柵。換言之，NOR門91被用于讀出操作之外的擦除和寫入操作。
確切地說，為了減小NOR門90的布局面積，用晶體管Q0-Q15構(gòu)成了控制柵控制線CL0-CL15的延伸部分用作柵電極。圖38舉例說明了NOR門90的布局結(jié)構(gòu)。
第三個不同點在于從讀出操作提速觀點作出的改善。亦即，如圖32舉例說明的那樣，用來使存儲器柵控制線ML0，…響應(yīng)于讀出操作而導(dǎo)通到電源電壓Vdd的多個充電MOS晶體管92，分別被提供在存儲器柵控制線ML的不同位置處。從讀出操作的觀點看，能夠縮短使相應(yīng)的存儲器柵控制線ML過渡到所希望的電平所需的時間。響應(yīng)于用來由信號SWE指令禁止重寫的狀態(tài)而使充電MOS晶體管92處于開通狀態(tài)。
而且，如圖32舉例說明的那樣，提供了MOS晶體管95，用來使在16個部件中共用源驅(qū)動器24的源線SL0，…響應(yīng)于讀出操作而導(dǎo)通到電路的接地電位。而且，提供了耦合MOS晶體管94，用來選擇性地使設(shè)置在16個部件中的源線SL組進(jìn)入導(dǎo)電。如圖39舉例說明的那樣，此耦合MOS晶體管94和MOS晶體管95在讀出操作時被開通，從而有可能使源線SL中的電阻明顯地減小。響應(yīng)于由圖32中的信號P提供非寫入指令的狀態(tài)，分別使MOS晶體管94和95處于開通狀態(tài)。
圖40是剖面圖，示出了本發(fā)明的第一實施方案，這是采用浮柵的存儲單元的情況。此存儲單元包含提供在硅襯底上的p型阱區(qū)PWEL、用作源區(qū)的n型擴(kuò)散層MS、用作漏區(qū)的n型擴(kuò)散層MD、浮柵FLG、隧穿氧化物膜FTO、層間絕緣膜INTP、用來在寫入/擦除時施加高電壓的存儲器柵電極MG(材料為n型多晶硅)、用來保護(hù)存儲器柵電極MG的氧化物膜CAP、選擇MOS型晶體管的柵氧化物膜STOX、由n型多晶硅組成的選擇柵電極SG、以及用來隔離選擇柵電極SG與存儲器柵電極MG的絕緣膜GAPOX。柵氧化物膜STOX的特征在于柵氧化物膜STOX的厚度被制作得薄于絕緣膜GAPOX的厚度和用于寫入/擦除的高電壓MOS型晶體管的厚度。柵氧化物膜STOX和絕緣膜GAPOX分別由其它的層形成。層間絕緣膜INTP可以是浮柵型的硅的氧化物膜/氮化物膜/氧化物膜的通常使用的疊層結(jié)構(gòu)。圖41示出了圖40所示的單元的工作以及如何對其施加電壓。此處，電荷注入到浮柵FLG中被定義為寫入(編程)。寫入系統(tǒng)表示采用源側(cè)注入的熱電子寫入。施加到源區(qū)MS的電壓Vs為5V。施加到存儲器柵電極MG的電壓Vmg為10V。施加到選擇MOS型晶體管的柵電極SG的電壓Vsg被規(guī)定為基本上等于MOS型晶體管的閾值電壓。熱電子的產(chǎn)生區(qū)是GAPOX區(qū)下方的溝道部分，以相似于圖40的方式，二個柵電極被GAPOX區(qū)彼此隔離。
在用作擦除操作的電荷從浮柵FLG排出的情況下，產(chǎn)生了諸如使儲存的電荷(電子)放電即排出到p型阱區(qū)PWEL的電場。例如當(dāng)電位差被設(shè)定為20V時，施加到存儲器柵電極MG的電壓Vmg被設(shè)定為-20V，而施加到p型阱區(qū)PWEL的電壓Vwell被設(shè)定為0。作為變通，施加到存儲器柵電極MG的電壓Vmg被設(shè)定為-10V，施加到p型阱區(qū)PWEL的電壓Vwell被設(shè)定為10V，而施加到柵電極SG的電壓Vsg被設(shè)定為10V。施加到柵電極SG的電壓Vsg是為消除柵電極SG與p型阱區(qū)PWEL之間的電位差以及避免柵氧化物膜STOX受到損傷所需的電壓。
若讀出時施加到源/漏的電壓的方向與混合核心邏輯的工作電壓為1.8V的寫入時施加的電壓方向相反，則施加到源區(qū)MS的電壓Vs被設(shè)定為0V，施加到漏區(qū)MD的電壓Vd被設(shè)定為1.8V，而施加到柵電極SG的電壓Vsg被設(shè)定為1.8V。若此時擦除狀態(tài)中的存儲器的閾值電壓被設(shè)定得足夠低于0，則施加到存儲器柵電極MG的電壓Vmg能夠在0V下被讀出。在正向讀出的情況下，施加到漏區(qū)MD的電壓Vd可以被設(shè)定為1.8V，而施加到源區(qū)MS的電壓Vs可以被設(shè)定為0。作為除了核心邏輯之外還混合有高電位的晶體管，指出了各處置從外部輸入的信號以及輸出到外部的信號的I/O的MOS型晶體管。它們克服了高于核心邏輯處置的，例如3.3V，2.5V等的電壓。各個這種為I/O的MOS型晶體管的柵絕緣膜的厚度薄于絕緣膜GAPOX的厚度。在3.3V的情況下，其厚度約為8nm，而在2.5V的情況下，其厚度約為6nm。由于其厚度薄于需要高承受電壓的絕緣膜GAPOX的厚度，故可以被用作柵氧化物膜STOX的厚度?？梢圆捎蒙鲜龅?.8V，或為I/O的3.3V或2.5V作為待要施加的讀出電壓。
圖42示出了圖40所示第一實施方案所示的存儲單元以及其中混合的其他MOS型晶體管二者的剖面結(jié)構(gòu)。新加入到圖42剖面結(jié)構(gòu)中作為標(biāo)記的是器件隔離區(qū)SGI、核心邏輯n MOS型晶體管(核心邏輯MOS)的p型阱LPWEL、其柵氧化物膜LVGOX、其柵電極LVG、其源/漏區(qū)LVSD、寫入/擦除高電壓MOS型晶體管的p型阱HPWEL、其柵氧化物膜HVGOX、其柵電極HVG、其源/漏區(qū)HVSD、布線層間絕緣膜INSMI、用來將核心邏輯MOS型晶體管的低輸出電壓饋送到第一布線層中的選擇柵電極SG的布線M1a、以及用來將寫入/擦除MOS型晶體管的高輸出電壓饋送到存儲器柵電極MG的布線M1b。雖然實際上還存在著上部布線，但在此圖中被省略了。
若柵氧化物膜STOX、LVGOX、HVGOX、以及隧穿氧化物膜FTO都被確定為氧化硅膜，且它們的物理厚度分別被定義為tS、tL、tH、tF，則在根據(jù)本發(fā)明的非易失存儲器件中有關(guān)系tL≤tS＜tF＜tH。雖然省略了為I/O的MOS型晶體管剖面圖的描述，但若其柵絕緣膜的厚度被定義為tIO，則有關(guān)系tL＜tIO＜tF。即使與厚度tIO相同的厚度被用作厚度tS，關(guān)系tL≤tS＜tF＜tH也仍然保持，且能夠在本發(fā)明的范圍內(nèi)。若這些膜不單獨由氧化硅膜構(gòu)成，例如在其部分中采用了氮化物膜，則本發(fā)明特有的厚度關(guān)系能夠從物理厚度被概括為電學(xué)厚度。由于柵絕緣膜的結(jié)構(gòu)和厚度相應(yīng)于各個施加的電壓而被設(shè)定，故符合本發(fā)明的特征，其中基于其上的厚度組成被應(yīng)用于甚至單元結(jié)構(gòu)。
說到有關(guān)MOS型晶體管與存儲單元之間的連接關(guān)系方面的本發(fā)明的其它特點，核心邏輯的MOS型晶體管的選擇柵電極SG與源/漏區(qū)LVSD彼此被布線層M1a直接連接，而寫入/擦除MOS型晶體管的存儲器柵電極MG與源/漏區(qū)HVSD彼此被布線層M1b直接連接。
圖43是剖面圖，示出了第二實施方案，其中，本發(fā)明被應(yīng)用于執(zhí)行分立電荷儲存的MONOS型存儲單元。圖43與圖40不同之處在于構(gòu)造了其中電荷儲存區(qū)導(dǎo)致硅的氮化物膜SIN的疊層結(jié)構(gòu)，氧化物膜BOTOX被形成在氮化物膜SIN的正下方，而氧化物膜TOPOX被形成在氧化物膜BOTOX的正上方。氮化物膜SIN的厚度被設(shè)定為小于或等于50nm。假設(shè)氧化物膜TOPOX的厚度被定義為tT，且氧化物膜BOTOX的厚度被定義為tB，則tT和tB二者被設(shè)定為達(dá)到關(guān)系tB＞tT，其中，儲存的電荷經(jīng)由氧化物TOPOX被抽出，而tT和tB二者被設(shè)定為達(dá)到關(guān)系tB＜tT，其中，儲存的電荷經(jīng)由氧化物BOTOX被抽出。圖42中所述的膜厚度關(guān)系，亦即tL≤tS＜tF＜tH，在二種情況下是相似的。雖然氮化硅膜已經(jīng)被舉例描述為本實施方案中的電荷存儲層，但即使在其它絕緣捕獲膜例如鋁之類的情況下，也能夠應(yīng)用本發(fā)明。
圖44示出了圖43所公開的單元的工作以及如何將電壓施加于其上。圖44基本上與圖41相同，但施加到存儲器柵電極MG的電壓Vmg被設(shè)定為12V，其中電荷被排向存儲器柵電極MG并被擦除。這是一種電壓施加方法，其中氧化物膜BOTOX的厚度厚于氧化物膜TOPOX的厚度。施加到存儲器柵電極MG的電壓Vmg被設(shè)定為-12V，其中電荷被放電到p型阱區(qū)PWEL中并被擦除。這是一種電壓施加方法，其中氧化物膜BOTOX的厚度薄于氧化物膜TOPOX的厚度。順便說一下，擦除電壓的絕對值12V被示出作為例子。本發(fā)明不局限于這一數(shù)值。
圖45舉例說明了用于圖43所示存儲單元的源/漏結(jié)構(gòu)。作為前提，各個工作電壓對應(yīng)于圖44所示的寫入、擦除、反向讀出。在此情況下，漏的結(jié)承受電壓可以完全相同于1.8V工作的CMOS(核心邏輯的MOS型晶體管)的。因此，漏區(qū)可以采用與核心邏輯相同的結(jié)構(gòu)。亦即，漏區(qū)被構(gòu)造成LDD結(jié)構(gòu)，它包含低密度區(qū)MDM和高密度區(qū)MD，并能夠與核心邏輯的MOS型晶體管的源/漏區(qū)共用。于是，由于能夠抑制選擇MOS型晶體管的短溝道效應(yīng)，故其柵長度能夠被縮短。這適合于在低電壓下獲得大的讀出電流。另一方面，在寫入時被施加高電壓的漏區(qū)不能采用與核心邏輯晶體管源/漏區(qū)相同的結(jié)構(gòu)，因而導(dǎo)致一種雙漏結(jié)構(gòu)，它包含高密度區(qū)MS和擴(kuò)散層MSM，用來改善承受電壓。其源區(qū)也能夠與用于寫入/擦除電壓控制的高電壓MOS型晶體管的源/漏區(qū)共用，并可以按需要被構(gòu)造成存儲單元專用的結(jié)構(gòu)。
圖46示出了圖43所示存儲單元中選擇MOS型晶體管與存儲器MOS型晶體管之間溝道密度的差異。為了確保低電壓下的大讀出電流，MOS型晶體管的閾值越低越好。但當(dāng)選擇MOS型晶體管的閾值變得非常低時，則即使其柵電壓為0，選擇MOS型晶體管也不完全關(guān)斷。這導(dǎo)致泄漏電流使正常的讀出操作不能進(jìn)行。因此，選擇MOS型晶體管的閾值最好在正的范圍內(nèi)低。另一方面，為了將讀出電流設(shè)定得高，需要充分地降低存儲器MOS型晶體管的閾值。為了能夠長時間儲存電荷，存儲器柵電極MG的電壓在讀出時最好可以被設(shè)定為0V。這樣，若假設(shè)在選擇MOS型晶體管中不出現(xiàn)泄漏，則需要使擦除狀態(tài)下的存儲器MOS型晶體管的閾值為負(fù)。
借助于提高擦除電壓或長時間施加擦除電壓，常規(guī)的浮柵型能夠獲得足夠低的閾值。但如本實施方案中那樣采用捕獲作用膜的存儲單元的特征是閾值不被降低到恒定數(shù)值或以下。因此，為了降低存儲器MOS型晶體管的閾值，應(yīng)該需要調(diào)整溝道密度和將原來的閾值設(shè)定得低。若溝道雜質(zhì)密度被設(shè)定成中性閾值變負(fù)，則也能夠使擦除之后的閾值成為負(fù)。若進(jìn)行了這種設(shè)定，則當(dāng)選擇MOS型晶體管被開通以讀取信號時，能夠得到大的讀出電流值。因此，在MOS型晶體管的溝道區(qū)SE的雜質(zhì)密度與存儲器MOS型晶體管的溝道區(qū)ME的雜質(zhì)密度之間必然不可避免地出現(xiàn)差異。若在圖46所示的制作在p型阱區(qū)PWEL上的存儲單元的情況下在溝道區(qū)SE的p型雜質(zhì)密度Nse與溝道區(qū)ME的p型雜質(zhì)密度Nme之間進(jìn)行比較，則各個雜質(zhì)密度被設(shè)定成使關(guān)系Nse＞Nme成立?；蛘?，各個p型雜質(zhì)密度被設(shè)定為完全相同，但ME區(qū)的n型雜質(zhì)密度被設(shè)定為高于SE區(qū)的n型雜質(zhì)密度。密度的差別是本發(fā)明的重點之一，它有助于在低電壓下獲得大的讀出電流。
順便說一下，由于在采用常規(guī)浮柵型時存儲器MOS型晶體管的閾值被設(shè)定為負(fù)的未被控制的狀態(tài)下，閾值的變化量被抑制為小，故需要將存儲器MOS型晶體管的中性閾值抑制小。當(dāng)存儲器柵電極MG的電壓在讀出時被設(shè)定為0時，其中性閾值也最好可以被設(shè)定為負(fù)。因此，不管存儲器MOS型晶體管的電荷儲存方法如何，上述重點都成立。
圖47是剖面圖，示出了第三實施方案，其中，本發(fā)明被應(yīng)用于采用精細(xì)顆粒作為電荷儲存部分的存儲單元。精細(xì)顆粒DOTS被提供在底座氧化物膜BOTOX上。作為各個精細(xì)顆粒DOTS的材料，可以指出多晶硅。可以采用其它的材料。顆粒的直徑最好是10nm或以下。層間絕緣膜INTOX被淀積，以便覆蓋精細(xì)顆粒DOTS，且存儲器柵電極MG被安裝在其正上方。此電荷儲存部分可以被認(rèn)為等于具有變?yōu)榉至⒌牟东@性質(zhì)的電荷儲存膜。因此，迄今所述的本發(fā)明的內(nèi)容能夠被用于其任何組合或其所有組合。
上面已經(jīng)描述了對應(yīng)于本發(fā)明主旨的關(guān)系tL≤tS＜tH以及單元結(jié)構(gòu)。下面參照圖48的示出了第四實施方案的剖面圖來解釋具體的制造方法。此處公開的是剖面結(jié)構(gòu)，其中，用各向異性干法腐蝕方法形成的側(cè)壁間隔GAPSW被用作絕緣膜GAPOX，用來隔離用于第二實施方案的選擇柵電極SG和存儲器柵電極MG。用相似于形成正常MOS型晶體管的擴(kuò)散層的LDD(輕摻雜漏)結(jié)構(gòu)所用側(cè)壁間隔的方法的技術(shù)來形成側(cè)壁間隔GAPSW。然而，干法腐蝕之后立即形成的氧化物膜的承受電壓由于腐蝕損傷而降低了。由于在正常CMOS情況下施加的電壓低，且未提供鄰近側(cè)壁間隔的電極，故承受電壓的降低變得幾乎無足輕重。但當(dāng)側(cè)壁間隔被用作絕緣膜GAPOX，用來彼此隔離選擇柵電極SG與存儲器柵電極MG時，就必須確保大約15V的承受電壓。因而重要的是在氧氣氛中進(jìn)行退火工藝，以便淀積在整個表面上的氧化硅膜被各向異性干法腐蝕方法回腐蝕以形成側(cè)壁間隔GAPSW之后，在淀積用作選擇柵電極SG的多晶硅之前改善承受電壓。這是實現(xiàn)根據(jù)本實施方案的存儲單元結(jié)構(gòu)的不可缺少的一個工藝。
圖49是第五實施方案的剖面圖，其中，圖48所示的各個選擇MOS型晶體管的柵電極被構(gòu)造成自對準(zhǔn)于一個儲存區(qū)。此結(jié)構(gòu)是借助于在整個表面上淀積柵電極材料(例如多晶硅)并對其進(jìn)行各向異性干法腐蝕工藝而形成的結(jié)構(gòu)。用這種技術(shù)形成的選擇MOS型晶體管的柵電極，對應(yīng)于圖中的SGR1和SGR2。它們的形狀不同于圖48的具有相同功能的柵電極SG，但其間的不同之處僅僅在于這一點。亦即，對應(yīng)于本發(fā)明主旨的關(guān)系tL≤tS＜tH保持不變。
圖50-56公開了根據(jù)本發(fā)明的上述存儲單元與其它MOS型晶體管被混合時，有關(guān)制造工藝的剖面圖。
首先來解釋圖50。器件隔離氧化物膜區(qū)SG1被形成在p型硅襯底PSUB上，以便形成核心邏輯的n型MOS型晶體管(nMOS)的p型阱PWL、核心邏輯的p型MOS型晶體管(pMOS)的n型阱NWL、寫入/擦除的高電壓控制n型MOS型晶體管(nHVMOS)的p型阱HPWL、高電壓控制p型MOS型晶體管(pHVMOS)的n型阱HNWL、以及存儲單元區(qū)的n型阱NWL。接著，用來控制各個MOS型晶體管的閾值的雜質(zhì)被引入到用作溝道表面的區(qū)域中。結(jié)果形成nMOS雜質(zhì)層NE、pMOS雜質(zhì)層PE、nHVMOS雜質(zhì)層HNE、pHVMOS雜質(zhì)層HPE、以及存儲器MOS型晶體管的雜質(zhì)層ME。
接著來解釋圖51。硅襯底的表面被清潔處理。然后，用熱氧化方法形成存儲器MOS型晶體管的下部氧化物膜BOTOX(5nm)，并用化學(xué)氣相淀積方法在其正上方淀積氮化硅膜SIN(15nm)。然后，對氮化硅膜SIN的表面進(jìn)行熱氧化處理，從而形成上部氧化物膜TOPOX(2nm)。隨后，相繼淀積稍后用作存儲器柵電極的n型多晶硅層NMG(100nm)以及用來保護(hù)存儲器柵電極MG的氧化硅膜CAP(100nm)。
接著來解釋圖52。利用光刻技術(shù)和干法腐蝕技術(shù)，對應(yīng)于圖51中硅襯底上形成的5個層的層疊的膜BOTOX、SIN、TOPOX、NMG、以及CAP被加工成存儲器MOS型晶體管的柵電極MG1和MG2的形狀。如圖中所見，它們被表示為沿深度方向的直線形狀。它們的數(shù)目與字線的數(shù)目相同。但在圖中僅僅示出了二個線條。在加工時，干法腐蝕被停止于下部氧化物膜BOTOX表面暴露層處，其余的下部氧化物膜BOTOX被氫氟酸清除。這是用來防止對襯底表面不希望有的腐蝕損傷的方法。由于這一氫氟酸處理，襯底表面被暴露。隨后，形成熱氧化物膜BOX(5nm)，并在其上淀積氧化硅膜HVGOX(15nm)。然后，提供對應(yīng)于此二個層的氧化物膜作為高電壓控制MOS型晶體管的柵氧化物膜。由于單獨淀積的膜的可靠性降低，故采用疊層結(jié)構(gòu)。
接著來解釋圖53。用光刻技術(shù)對得到的結(jié)構(gòu)進(jìn)行加工，以便形成光抗蝕劑膜RES1，此光抗蝕劑膜覆蓋用來形成核心邏輯的MOS型晶體管的區(qū)域以及用來形成高電壓控制MOS型晶體管的區(qū)域。然后，用對氧化硅膜HVGOX有作用的各向異性干法腐蝕技術(shù)，清除各個選擇MOS型晶體管溝道區(qū)中的氧化物膜，從而暴露襯底表面。根據(jù)此工藝，借助于加工氧化硅膜HVGOX而得到的側(cè)壁間隔GAPSW也同時被形成在存儲器MOS型晶體管的各個選擇MOS型晶體管側(cè)上。隨后，在各個選擇MOS型晶體管的溝道區(qū)中形成用于閾值控制的雜質(zhì)層SE，同時留下光抗蝕劑膜RES1。雜質(zhì)層SE和雜質(zhì)層ME的雜質(zhì)密度滿足圖46所公開的關(guān)系。
接著來解釋圖54。用光刻技術(shù)對光抗蝕劑膜RES2進(jìn)行加工，以便僅僅對用來形成核心邏輯MOS型晶體管的區(qū)域開窗口。然后，利用氫氟酸處理方法，完全清除包含熱氧化物膜BOX以及氧化硅膜HVGOX的疊層結(jié)構(gòu)的氧化物膜。
接著來描述圖55。在已經(jīng)清除上圖所述的光抗蝕劑膜RES2以及完成清潔工藝之后，在暴露的硅襯底表面(核心邏輯MOS型晶體管區(qū)和選擇MOS型晶體管區(qū))上形成熱氧化物膜(4nm)。此熱氧化物膜導(dǎo)致核心邏輯MOS型晶體管的柵氧化物膜LVGOX和各個選擇MOS型晶體管的柵氧化物膜STOX。雖然在此圖中為方便起見，核心邏輯MOS型晶體管和選擇MOS型晶體管的各個柵氧化物膜被表示為分立的符號LVGOX和STOX，但若采用本制造方法，則二者的厚度變得完全相同。隨后，不摻雜的多晶硅膜(150nm)被淀積在整個表面上。然后，雜質(zhì)被引如到多晶硅膜中，其引入方式使n型被形成在各個用來形成nMOS和nHVMOS的區(qū)域上，而p型被形成在各個用來形成pMOS和pHVMOS的區(qū)域上。雜質(zhì)的密度典型被設(shè)定為1×1020/cm3或以上。隨后，氧化硅膜(20nm)被淀積在整個表面上。然后，用光刻技術(shù)和干法腐蝕技術(shù)對多晶硅膜和氧化硅膜的疊層膜進(jìn)行加工，從而形成nMOS的柵電極LVGn、pMOS的柵電極LVGp、nHVMOS的柵電極HVGn、以及pHVMOS的柵電極HVGp。此時，在存儲器區(qū)中，僅僅各個選擇MOS型晶體管源側(cè)上的柵電極末端被加工。0.18微米級中的柵長度在核心邏輯MOS型晶體管中導(dǎo)致例如0.15微米以及高電壓控制MOS型晶體管HVMOS中的1.0微米。但這是待要處置的各個電壓彼此不同所造成的必然結(jié)果。隨后，利用光刻技術(shù)和使用雜質(zhì)離子的離子注入技術(shù)，恰當(dāng)?shù)匦纬蒼MOS的具有淺結(jié)的n型源/漏LLDDn、pMOS的具有淺結(jié)的p型源/漏LLDDp、nHVMOS的具有高承受電壓結(jié)的n型源/漏HLDDn、以及pHVMOS的具有高承受電壓結(jié)的p型源/漏HLDDp。這些源/漏應(yīng)該根據(jù)確保足以被使用的結(jié)承受電壓來設(shè)計。在此處引入的各個源/漏雜質(zhì)的密度方面，核心邏輯MOS型晶體管的高于高電壓控制MOS型晶體管HVMOS的。雖然n型擴(kuò)散層MDM被形成在各個選擇MOS型晶體管的漏處，但根據(jù)此處公開的制造方法，能夠使n型擴(kuò)散層MDM和n型源/漏LLDDn的密度彼此完全相同。
接著來解釋圖56。在此圖中，形成存儲器MOS型晶體管的漏區(qū)。用光刻工藝來形成具有用作存儲器MOS型晶體管的漏的窗口的、且其窗口末端被提供在存儲器柵電極MG1和MG2上的光抗蝕劑膜RES3。然后，用各向異性干法腐蝕方法，對多晶硅膜和氧化硅膜的疊層膜進(jìn)行加工，從而形成二個選擇MOS型晶體管的柵電極SG1和SG2。隨后，進(jìn)行n型雜質(zhì)的離子注入，從而形成存儲器MOS型晶體管的源區(qū)MSM。
接著來描述圖57。氧化硅膜(100nm)被淀積在整個表面上，隨后對整個表面進(jìn)行各向異性干法腐蝕。由于這一加工，間隔SWSPLDD就被形成在其所有柵電極的相應(yīng)側(cè)壁上。利用離子注入和熱處理，高密度n型擴(kuò)散層NSD和MS以及高密度p型擴(kuò)散層PSD分別被形成在所有n型晶體管的源/漏中以及p型晶體管的源/漏中。隨后，從所有源/漏NSD、MS、PSD、以及柵電極LVGn、LVGp、HVGn、HVGp、SG1、SG2清除氧化物膜，從而暴露硅。金屬鈷(10nm)被淀積在整個表面上，并在700℃下對其進(jìn)行熱處理，從而形成自對準(zhǔn)的硅化鈷。用清洗方法清除未反應(yīng)的不必要的鈷，隨之以再次在750℃下執(zhí)行加工，從而形成低電阻的硅化鈷層COSI。然后，在整個表面上淀積絕緣氧化物膜INSM1。后續(xù)的布線工藝可以采用常規(guī)的技術(shù)。
圖58示出了用本發(fā)明的存儲單元技術(shù)構(gòu)成的存儲器陣列的一個實施方案。其基本構(gòu)造是NOR型的，并采用了分層位線結(jié)構(gòu)。在本實施方案中，為了簡化而典型地示出了二個全局位線。全局位線BLP被連接到讀出放大器SAP。全局位線BLP具有到局部位線的分支。ZAP表示用來選擇局部位線LBAP的選擇MOS型晶體管。多個存儲單元MPA1-MPA4被連接到局部位線LBAP。雖然圖中典型地示出了4個存儲單元，但要連接的存儲單元的數(shù)目也可以是16、32、或64。存儲單元的選擇MOS型晶體管被連接到局部位線LBAP。選擇MOS型晶體管ZAP和存儲單元MPA1-MPA4被統(tǒng)稱為塊BLCPA。在與塊BLCPA對稱排列的塊BLCQA中，存儲單元MQA1-MQA4被連接到局部位線LBAQ，且ZAQ表示用來選擇它們的MOS型晶體管。對應(yīng)于塊BLCQA的全局位線被示于BLQ，并被連接到讀出放大器SAQ。選擇MOS型晶體管ZAP和ZAQ是各具有與各個核心邏輯MOS型晶體管相同的柵氧化物膜厚度的MOS型晶體管。用來將信號傳輸?shù)竭x擇MOS型晶體管ZAP和ZAQ的柵電極的驅(qū)動器被示于ZSLA。驅(qū)動器ZSLA也由核心邏輯MOS型晶體管構(gòu)成。單元選擇MOS型晶體管的柵電極被連接到其沿水平方向延伸跨越彼此相鄰的各個塊的相應(yīng)字線。例如，屬于塊BLCP的存儲單元MPA1的單元選擇MOS型晶體管的柵電極被連接到字線WAP1，而屬于塊BLCQ的存儲單元MPA2的單元選擇MOS型晶體管的柵電極被連接到字線WAP2。用來選擇字線WAP1的是驅(qū)動器WSLA1。這也采用了核心邏輯MOS型晶體管。驅(qū)動器WSLA2-WSLA4以一對一的關(guān)系與字線WAP2-WAP4相關(guān)。驅(qū)動器WSLA1-WSLA4以及驅(qū)動器ZSLA被統(tǒng)稱為驅(qū)動器組DECA。存儲器柵也沿水平方向跨越。MWAP1是存儲單元MPA1和存儲單元MQA1的各個存儲器柵共用的布線。為了在寫入/擦除時施加高電壓，用來將電壓饋送到布線MWAP1的驅(qū)動器MGSLA1由高電壓MOS型晶體管組成。驅(qū)動器MGSLA2-MGSLA4以一對一的關(guān)系與布線MWAP2-MWAP4相關(guān)。在寫入時，需要將5V的電壓饋送到塊BLCPA與塊BLCQA之間共用的布線COMSL。利用由高電壓MOS型晶體管構(gòu)成的驅(qū)動器PRVS來完成這一工作。各包含高電壓MOS型晶體管的驅(qū)動器MSGLA1-MSGLA4以及驅(qū)動器PRVSA被統(tǒng)稱為驅(qū)動器組HVDRVA。如此圖所示，其它塊BLPB和BLQB分別被進(jìn)一步連接到全局位線BLP和BLQ。存在著對應(yīng)于它們的驅(qū)動器組DECB和HVDRVB。同樣，存在著塊BLPC和BLQC以及驅(qū)動器組DECC和HVDRVC。在讀出時，包含在驅(qū)動器組DECA-DECC中的各個驅(qū)動器根據(jù)地址分別選擇字線。但由于這些具有等效于核心邏輯的性能，故被選擇的字線能夠被高速驅(qū)動。因此，能夠高速執(zhí)行信息讀出。這是一種構(gòu)成對應(yīng)于本發(fā)明存儲單元結(jié)構(gòu)的存儲器陣列構(gòu)成的方法。
圖59示出了一種用來在寫入時減少電子捕獲到本發(fā)明存儲單元中陷阱膜之外區(qū)域中的結(jié)構(gòu)。雖然本發(fā)明的存儲單元基本上與迄今所述的存儲單元相同，但此存儲單元的特征在于彼此隔離選擇柵電極SG和存儲器柵電極MG的絕緣膜的形狀及其制作方法。如圖所示，彼此隔離SG和MG的MG側(cè)壁部分處的絕緣膜的形狀在MG的側(cè)壁處被做得厚，而在陷阱膜SIN的側(cè)壁部分處被做得薄。源側(cè)電子注入發(fā)生在靠近SG的MG末端附近。但某些電子被儲存在用來彼此分隔SG與MG的絕緣膜中是不可避免的。由于其儲存區(qū)域不對應(yīng)于原來的電子儲存部分，在擦除時無法施加必須的電場，故難以對儲存的電子進(jìn)行放電即排出。因此，有可能會禁止所需的寫入和擦除操作。因此，這一區(qū)域?qū)?yīng)于SG和MG承受電壓的允許范圍，并最好被設(shè)定為盡可能窄。僅僅加厚SG和MG的側(cè)面彼此相對的區(qū)域中的絕緣膜的厚度，使得有可能確保SG和MG的承受電壓而不損害原來的寫入和擦除操作。
下面用圖60-62來解釋存儲單元的制造方法。在圖60中，用各向異性干法腐蝕方法來加工MG，然后用所謂ISSG氧化的方法，將大約10nm的氧化物膜ISSGOX附著或鍵合到整個表面上。在文獻(xiàn)IEEE Electron Device Letters，Vol.21，No.9，Sept.2000，pp430-432中，已經(jīng)描述了此氧化方法。這是一種能夠形成高承受電壓和高質(zhì)量的薄氧化物膜的技術(shù)。此技術(shù)導(dǎo)致一種特征，即厚度相等的各個氧化物膜不僅能夠形成在硅表面上，而且能夠形成在氮化物膜表面上。甚至在儲存缺陷膜的暴露側(cè)壁上能夠附著耐壓優(yōu)良的氧化膜。
圖61是圖60之后的工藝。雖然在已經(jīng)附著ISSGOX之后加入了熱氧化，但SIN側(cè)壁幾乎不被氧化，且對應(yīng)于多晶硅的MG側(cè)壁被氧化得厚。根據(jù)此工藝，能夠使SG與儲存陷阱膜之間的絕緣膜薄，且能夠使SG與MG之間的絕緣膜厚。
圖62是圖61之后的工藝。在形成圖61的形狀之后，硅襯底的表面也立即被熱氧化。當(dāng)氧化物膜現(xiàn)在被各向異性腐蝕時，僅僅形成在襯底表面上的氧化物膜被清除，致使MG側(cè)壁的厚氧化物膜GAPOX-TH能夠留下作為必需的絕緣膜形狀。硅襯底的表面被清除的熱氧化物膜重新處理。然后，在清洗工藝之后，可以熱形成選擇MOS型晶體管的薄柵氧化物膜STOXR。隨后，可以相繼形成SG、源(MSM和MS)、以及漏(MDM和MD)。它們相似于本發(fā)明的其它執(zhí)行項目。順便說一下，即使當(dāng)采用浮柵、陷阱膜、以及導(dǎo)電精細(xì)顆粒中任何一種時，也能夠使用參照圖59-62所述的結(jié)構(gòu)。
圖63示出了采取的一種處置方法，其中，淀積的氧化物膜被用于選擇MOS型晶體管的柵絕緣膜。大量的缺陷通常存在于淀積的氧化物膜中，并導(dǎo)致不希望有的電荷儲存和泄漏電流。產(chǎn)生的缺點是，當(dāng)?shù)矸e的氧化物膜被用作柵絕緣膜時，可靠性變得明顯地低。”Journal of Applied Physics in 1996”，No.80，pp3430中發(fā)表的Kamigaki等人的文章描述了用氧氣氛中的熱處理能夠減少氧化物膜中的缺陷(E’中心)，且用氫氣氛中的高溫?zé)崽幚砟軌驕p少界面態(tài)(Pb中心)。若此方法被采用，其中利用淀積的氧化物膜來形成構(gòu)成本發(fā)明的存儲單元的各個選擇MOS型晶體管的柵絕緣膜，則選擇MOS型晶體管能夠被用作高可靠的MOS型晶體管。用圖48所述的回腐蝕系統(tǒng)可以形成GAPOX。然后，將淀積的氧化物膜STOXCV附著到整個表面上。此淀積的氧化物膜STOXCV被用來隔離選擇柵電極SG與存儲器電極MG，且同時存在于SG的正下方。而且，淀積的氧化物膜STOXCV用作選擇MOS型晶體管的柵絕緣膜。在附著STOXCV之后立即在氧氣氛中進(jìn)行熱處理以及隨后附著和形成SG的過程被執(zhí)行。在本發(fā)明中，影響到STOXCV的氧氣氛中的熱處理被確定為800-850℃下10-20分鐘的熱解氧化。然后，形成諸如源MS、漏MD之類的擴(kuò)散層。氫氣氛中的高溫?zé)崽幚砜梢栽?00-750℃下進(jìn)行。利用氫氣氛中的熱處理，能夠明顯地降低氮化硅膜中的電子電導(dǎo)率。這樣，用于本發(fā)明的用來將熱電子局部注入到諸如氮化物膜之類的陷阱膜中并將它們儲存在其中的系統(tǒng)，就導(dǎo)致對防止電子由于自感應(yīng)電場而沿水平方向的擴(kuò)散來說很重要的一種工藝。利用在其中已經(jīng)全部完成了其它700℃熱處理的布線工藝之前立即進(jìn)行氫氣氛中的熱處理，能夠達(dá)到最滿意的效果。雖然STOXCV已經(jīng)被描述為對應(yīng)于一個層的淀積氧化物膜，但也可以采用疊層結(jié)構(gòu)，其中，在形成熱氧化物膜即ISSG氧化物膜之后，淀積的氧化物膜被附著。
雖然根據(jù)所述的各個實施方案已經(jīng)具體描述了本發(fā)明人上面提出的本發(fā)明，但本發(fā)明不局限于此。不言自明，可以在不偏離其主旨的范圍內(nèi)對其進(jìn)行各種改變。
例如，有關(guān)非易失存儲單元的閾值電壓狀態(tài)與寫入/擦除狀態(tài)之間的對應(yīng)關(guān)系是一種相對的概念，也可以進(jìn)行與上述相反的定義。
不言自明，非易失存儲單元的低閾值電壓狀態(tài)不局限于耗盡型，也可以被設(shè)定為增強(qiáng)型。
而且，寫入、擦除、以及讀出工作電壓可以被適當(dāng)?shù)馗淖兌痪窒抻趫D2所述的電壓。在擦除操作時，對電荷儲存區(qū)11中的電子被排向存儲器柵14的形式?jīng)]有限制。擦除時的電場方向被反轉(zhuǎn)，電荷儲存區(qū)11中的電子就可以被排向阱區(qū)2。
位線可以不采用相對于全局位線被分層的構(gòu)造或結(jié)構(gòu)。各個位線可以被連接到讀出放大器電路或?qū)懭腚娐贰Ｗx出放大器電路和寫入電路中的僅僅任何一個可以被設(shè)定為上述的分層結(jié)構(gòu)。而且，電源電壓、寫入和擦除高電壓等可以被適當(dāng)?shù)馗淖優(yōu)槠渌碾妷骸?br> 非易失存儲單元的ONO結(jié)構(gòu)中的膜厚度可以取溝道區(qū)附近之外的接近3nm、26.5nm、以及0nm的厚度的組合，或5nm、10nm、以及3nm的組合。
工業(yè)應(yīng)用根據(jù)本發(fā)明的半導(dǎo)體器件不局限于其中易失存儲器被提供在芯片上的微計算機(jī)。此半導(dǎo)體器件能夠廣泛地應(yīng)用于諸如單一快速存儲器、邏輯規(guī)模比較大的芯片上系統(tǒng)LSI系統(tǒng)之類的非易失存儲LSI。此外，根據(jù)本發(fā)明的半導(dǎo)體器件可應(yīng)用于基于IDE(集成器件電子學(xué))的采用非易失存儲器、ATA(AT附件)等的存儲卡。
權(quán)利要求
1.一種半導(dǎo)體器件，它包含多個非易失存儲單元，各包括，用于信息儲存的MOS型第一晶體管區(qū)，以及對第一晶體管區(qū)進(jìn)行選擇的MOS型第二晶體管區(qū)，其中，第二晶體管區(qū)具有連接到位線的位線電極以及連接到控制柵控制線的控制柵電極，其中，第一晶體管區(qū)具有連接到源線的源線電極、連接到存儲器柵控制線的存儲器柵電極、以及設(shè)置在存儲器柵電極正下方的電荷儲存區(qū)，且其中，第二晶體管區(qū)的柵承受電壓低于第一晶體管區(qū)的柵承受電壓。
2.一種半導(dǎo)體器件，它包含多個非易失存儲單元，各包括，用于信息儲存的MOS型第一晶體管區(qū)，以及對第一晶體管區(qū)進(jìn)行選擇的MOS型第二晶體管區(qū)，其中，第二晶體管區(qū)具有連接到位線的位線電極以及連接到控制柵控制線的控制柵電極，其中，第一晶體管區(qū)具有連接到源線的源線電極、連接到存儲器柵控制線的存儲器柵電極、以及設(shè)置在存儲器柵電極正下方的電荷儲存區(qū)，且其中，當(dāng)?shù)诙w管區(qū)的控制柵電極的柵絕緣膜的厚度被定義為tc，且第一晶體管區(qū)的存儲器柵電極的柵絕緣膜的厚度被定義為tm時，其間tc＜tm的關(guān)系成立。
3.根據(jù)權(quán)利要求2的半導(dǎo)體器件，其中，當(dāng)控制柵電極與電荷儲存區(qū)之間的絕緣膜的厚度被定義為ti時，tm≤ti的關(guān)系成立。
4.根據(jù)權(quán)利要求1或2的半導(dǎo)體器件，其中，位線電極和源線電極被制作在高密度雜質(zhì)區(qū)不形成在其間的阱區(qū)中。
5.根據(jù)權(quán)利要求4的半導(dǎo)體器件，其中，高密度雜質(zhì)區(qū)是雜質(zhì)的擴(kuò)散區(qū)。
6.根據(jù)權(quán)利要求1或2的半導(dǎo)體器件，其中，電荷儲存區(qū)是覆蓋有絕緣膜的導(dǎo)電浮柵電極。
7.根據(jù)權(quán)利要求1或2的半導(dǎo)體器件，其中，電荷儲存區(qū)是覆蓋有絕緣膜的電荷陷阱絕緣膜。
8.根據(jù)權(quán)利要求1或2的半導(dǎo)體器件，其中，電荷儲存區(qū)是覆蓋有絕緣膜的導(dǎo)電精細(xì)顆粒層。
9.根據(jù)權(quán)利要求1或2的半導(dǎo)體器件，還包括各能夠?qū)⑽痪€連接到全局位線的開關(guān)MOS晶體管，其中，開關(guān)MOS晶體管的柵氧化物膜的厚度薄于第一晶體管區(qū)的柵氧化物膜的厚度。
10.根據(jù)權(quán)利要求9的半導(dǎo)體器件，還包括驅(qū)動控制柵控制線的第一驅(qū)動器；驅(qū)動存儲器柵控制線的第二驅(qū)動器；將開關(guān)MOS晶體管驅(qū)動到開通狀態(tài)的第三驅(qū)動器；以及驅(qū)動源線的第四驅(qū)動器，其中，第一驅(qū)動器和第三驅(qū)動器采用第一電壓作為工作電源，而第二驅(qū)動器和第四驅(qū)動器采用高于第一電壓的電壓作為工作電源。
11.根據(jù)權(quán)利要求10的半導(dǎo)體器件，還包括控制電路，當(dāng)使第一晶體管區(qū)的閾值電壓高時，它將第一驅(qū)動器的工作電源設(shè)定為第一電壓，將第四驅(qū)動器的工作電源設(shè)定為高于第一電壓的第二電壓，并將第二驅(qū)動器的工作電源設(shè)定為大于或等于第二電壓的第三電壓，從而使熱電子能夠從位線電極側(cè)注入到電荷儲存區(qū)中。
12.根據(jù)權(quán)利要求11的半導(dǎo)體器件，其中，當(dāng)使第一晶體管區(qū)的閾值電壓低時，控制電路將第二驅(qū)動器的工作電源設(shè)定為大于或等于第三電壓的第四電壓，從而將電子從電荷儲存區(qū)排出到相應(yīng)的存儲器柵電極。
13.根據(jù)權(quán)利要求12的半導(dǎo)體器件，其中，其閾值電壓被做成低的第一晶體管區(qū)，被設(shè)定為耗盡型，而其閾值電壓被做成高的第一晶體管區(qū)，被設(shè)定為增強(qiáng)型。
14.根據(jù)權(quán)利要求11的半導(dǎo)體器件，其中，當(dāng)儲存在非易失存儲單元中的信息被讀取時，控制電路將第一驅(qū)動器的工作電源設(shè)定為第一電壓，并將存儲器柵電極和源線電極設(shè)定為電路的接地電位。
15.根據(jù)權(quán)利要求11的半導(dǎo)體器件，其中，當(dāng)儲存在非易失存儲單元中的信息被讀取時，控制電路將第一驅(qū)動器的工作電源設(shè)定為第一電壓，并將存儲器柵電極和位線電極設(shè)定為電路的接地電位。
16.根據(jù)權(quán)利要求10的半導(dǎo)體器件，還包括邏輯操作單元，它以第一電壓作為工作電源而執(zhí)行邏輯操作。
17.根據(jù)權(quán)利要求13的半導(dǎo)體器件，其中，各個第一驅(qū)動器和第三驅(qū)動器接收地址譯碼信號，致使其操作被選擇，且各個第二驅(qū)動器和第四驅(qū)動器接收第一驅(qū)動器的輸出，致使其操作被選擇。
18.根據(jù)權(quán)利要求17的半導(dǎo)體器件，其中，第一驅(qū)動器和第三驅(qū)動器被排列在一側(cè)上，而第二驅(qū)動器和第四驅(qū)動器被排列在另一側(cè)上，以非易失存儲單元陣列插入其間。
19.根據(jù)權(quán)利要求18的半導(dǎo)體器件，其中，在非易失存儲單元陣列中，存儲器柵控制線與存儲器柵電極集成制作，且低電阻金屬層被分別層疊在各個多晶硅層上。
20.根據(jù)權(quán)利要求18的半導(dǎo)體器件，其中，用來響應(yīng)于讀出操作而使存儲器柵控制線連接到電路的接地電位的放電MOS晶體管，被提供在存儲器柵控制線的不同位置處。
21.根據(jù)權(quán)利要求9的半導(dǎo)體器件，其中，各個開關(guān)MOS晶體管是p溝道型MOS晶體管。
22.根據(jù)權(quán)利要求21的半導(dǎo)體器件，其中，互補(bǔ)于開關(guān)MOS晶體管開關(guān)工作的n溝道型放電MOS晶體管，被提供在其相應(yīng)的位線處。
23.根據(jù)權(quán)利要求9的半導(dǎo)體器件，其中，開關(guān)MOS晶體管是構(gòu)成CMOS傳送門的相互并聯(lián)的n溝道型MOS晶體管和p溝道型MOS晶體管。
24.一種半導(dǎo)體器件，它包含在半導(dǎo)體襯底上排列成矩陣的非易失存儲單元，其中，所述各個非易失存儲單元在半導(dǎo)體襯底中包括連接到源線的源線電極、連接到位線的位線電極、以及插入在源線電極與位線電極之間的溝道區(qū)，并在溝道區(qū)上包括經(jīng)由第一絕緣膜排列在位線電極附近且連接到控制柵控制線的控制柵電極，以及經(jīng)由第二絕緣膜和電荷儲存區(qū)排列、電分隔于控制柵電極且連接到存儲器柵控制線的存儲器柵電極，且其中，第一絕緣膜的承受電壓低于第二絕緣膜的承受電壓。
25.根據(jù)權(quán)利要求24的半導(dǎo)體器件，還包含各驅(qū)動控制柵控制線的控制柵驅(qū)動器、各驅(qū)動存儲器柵控制線的存儲器柵驅(qū)動器、以及各驅(qū)動源線的源驅(qū)動器，其中，控制柵驅(qū)動器采用第一電壓作為工作電源，且各個存儲器柵驅(qū)動器和源驅(qū)動器采用高于第一電壓的電壓作為工作電源。
26.根據(jù)權(quán)利要求25的半導(dǎo)體器件，還包含控制電路，當(dāng)使從存儲器柵電極看到的非易失存儲單元的閾值電壓高時，此控制電路將控制柵驅(qū)動器的工作電源設(shè)定為第一電壓，將源驅(qū)動器的工作電源設(shè)定為高于第一電壓的第二電壓，以及將存儲器柵驅(qū)動器的工作電源設(shè)定為大于或等于第二電壓的第三電壓，從而使電子能夠從位線電極側(cè)注入到電荷儲存區(qū)中。
27.根據(jù)權(quán)利要求26的半導(dǎo)體器件，其中，當(dāng)使從存儲器柵電極看到的非易失存儲單元的閾值電壓低時，控制電路將存儲器柵驅(qū)動器的工作電源設(shè)定為大于或等于第三電壓的第四電壓，電子從而從電荷儲存區(qū)排出到相應(yīng)的存儲器柵電極。
28.根據(jù)權(quán)利要求25的半導(dǎo)體器件，其中，當(dāng)儲存在非易失存儲單元中的信息被讀取時，控制電路將控制柵驅(qū)動器的工作電源設(shè)定為第一電壓，并將存儲器柵電極和源線電極設(shè)定為電路的接地電位。
29.根據(jù)權(quán)利要求25的半導(dǎo)體器件，其中，當(dāng)儲存在非易失存儲單元中的信息被讀取時，控制電路將控制柵驅(qū)動器的工作電源設(shè)定為第一電壓，并將存儲器柵電極和位線電極設(shè)定為電路的接地電位。
30.根據(jù)權(quán)利要求24的半導(dǎo)體器件，還包括邏輯操作單元，它以第一電壓作為工作電源而執(zhí)行邏輯操作。
31.根據(jù)權(quán)利要求25的半導(dǎo)體器件，其中，控制柵驅(qū)動器接收地址譯碼信號，致使其操作被選擇，且各個存儲器柵驅(qū)動器和源驅(qū)動器基于控制柵驅(qū)動器的輸出，致使其操作被選擇。
32.根據(jù)權(quán)利要求31的半導(dǎo)體器件，其中，控制柵驅(qū)動器被排列在一側(cè)上，而存儲器柵驅(qū)動器和源驅(qū)動器被排列在另一側(cè)上，以非易失存儲單元陣列插入其間。
33.根據(jù)權(quán)利要求32的半導(dǎo)體器件，其中，在非易失存儲單元陣列中，存儲器柵控制線與存儲器柵電極集成制作，且各個低電阻金屬層被分別層疊在多晶硅層上。
34.根據(jù)權(quán)利要求25的半導(dǎo)體器件，其中，在非易失存儲單元陣列中，存儲器柵驅(qū)動器被共用于與控制柵控制線成對的存儲器柵控制線的多個單元中，而源驅(qū)動器被共用于與控制柵控制線成對的源線的多個單元中，且被相應(yīng)的存儲器柵驅(qū)動器共用的存儲器柵控制線的數(shù)目小于或等于被相應(yīng)源驅(qū)動器共用的源線的數(shù)目。
35.根據(jù)權(quán)利要求34的半導(dǎo)體器件，其中，存儲器柵驅(qū)動器和源驅(qū)動器根據(jù)OR電路的輸出而被驅(qū)動，此OR電路構(gòu)成相對于其相應(yīng)的多個控制柵控制線的被選擇狀態(tài)的OR，且其中，OR電路的輸入級配備有采用控制柵控制線的延長部分作為其柵電極的晶體管。
36.根據(jù)權(quán)利要求24的半導(dǎo)體器件，其中，用來分別使存儲器柵控制線響應(yīng)于讀出操作而連接到第一電源電壓的多個充電MOS晶體管，被提供在存儲器柵控制線的不同位置處。
37.根據(jù)權(quán)利要求24的半導(dǎo)體器件，還包含用來分別使源線響應(yīng)于讀出操作而導(dǎo)通到電路的接地電位的放電MOS晶體管以及用來響應(yīng)于放電MOS晶體管到接地電位的導(dǎo)通而分別執(zhí)行源線之間的連接的耦合MOS晶體管。
38.根據(jù)權(quán)利要求25的半導(dǎo)體器件，其中，當(dāng)儲存在非易失存儲單元中的信息被讀取時，控制電路將控制柵驅(qū)動器的工作電源設(shè)定為第一電壓，將源線電極設(shè)定為電路的接地電位，并將存儲器柵電極設(shè)定為高于接地電位的電壓。
39.根據(jù)權(quán)利要求25的半導(dǎo)體器件，其中，當(dāng)儲存在非易失存儲單元中的信息被讀取時，控制電路將控制柵驅(qū)動器的工作電源設(shè)定為第一電壓，將位線電極設(shè)定為電路的接地電位，并將存儲器柵電極設(shè)定為高于接地電位的電壓。
40.一種非易失半導(dǎo)體存儲器件，它包含諸多存儲單元，它包含，存儲器保持第一MOS型晶體管；以及對第一MOS型晶體管進(jìn)行選擇的第二MOS型晶體管，其中，用于第一和第二MOS型晶體管的各個柵電極之間的隔離的絕緣膜和第二MOS型晶體管的柵絕緣膜，由分隔的層構(gòu)成，擴(kuò)散層未被提供在相鄰柵電極之間下方，且柵絕緣膜的厚度薄于最厚的柵絕緣膜的厚度，以混合形式存在于同一個芯片中。
41.一種非易失半導(dǎo)體存儲器件，它在同一個半導(dǎo)體襯底上以混合形式包含存儲單元，它包含存儲器保持第一MOS型晶體管以及對第一MOS型晶體管進(jìn)行選擇的第二MOS晶體管；執(zhí)行主要邏輯操作的第三MOS型晶體管；以及處置存儲單元重寫信息的電壓的第四MOS型晶體管，其中，當(dāng)?shù)诙﨧OS型晶體管的柵絕緣膜的物理厚度被定義為tS，第三MOS型晶體管的柵絕緣膜的物理厚度被定義為tL，且第四MOS型晶體管的柵絕緣膜的物理厚度為tH時，厚度關(guān)系tL≤tS＜tH成立。
42.一種非易失半導(dǎo)體存儲器件，它在同一個半導(dǎo)體襯底上以混合形式包含存儲單元，它包含存儲器保持第一MOS型晶體管以及對第一MOS型晶體管進(jìn)行選擇的第二MOS晶體管；執(zhí)行主要邏輯操作的第三MOS型晶體管；以及處置存儲單元重寫信息的電壓的第四MOS型晶體管，其中，當(dāng)?shù)诙﨧OS型晶體管的柵絕緣膜的電學(xué)厚度被定義為tS，第三MOS型晶體管的柵絕緣膜的電學(xué)厚度被定義為tL，且第四MOS型晶體管的柵絕緣膜的電學(xué)厚度為tH時，關(guān)系tL≤tS＜tH成立。
43.根據(jù)權(quán)利要求41的非易失半導(dǎo)體存儲器件，它具有關(guān)系tS＝tL。
44.根據(jù)權(quán)利要求42的非易失半導(dǎo)體存儲器件，它具有關(guān)系tS＝tL。
45.一種非易失半導(dǎo)體存儲器件，它在同一個半導(dǎo)體襯底上以混合形式包含存儲單元，它包含存儲器保持第一MOS型晶體管以及對第一MOS型晶體管進(jìn)行選擇的第二MOS晶體管；執(zhí)行主要邏輯操作的第三MOS型晶體管；處置從外部輸入的和輸出到外部的信號的第四MOS型晶體管；以及處理存儲單元重寫信息的電壓的第五MOS型晶體管，其中，當(dāng)?shù)诙﨧OS型晶體管的柵絕緣膜的物理厚度被定義為tS，第三MOS型晶體管的柵絕緣膜的物理厚度被定義為tL，第四MOS型晶體管的柵絕緣膜的物理厚度為tIO，且第五MOS型晶體管的柵絕緣膜的物理厚度被定義為tH時，關(guān)系tL≤tS＜tIO＜tH或tL＜tS≤tIO＜tH成立。
46.一種非易失半導(dǎo)體存儲器件，它在同一個半導(dǎo)體襯底上以混合形式包含存儲單元，它包含存儲器保持第一MOS型晶體管以及對第一MOS型晶體管進(jìn)行選擇的第二MOS晶體管；執(zhí)行主要邏輯操作的第三MOS型晶體管；處置從外部輸入的和輸出到外部的信號的第四MOS型晶體管；以及處理存儲單元重寫信息的電壓的第五MOS型晶體管，其中，當(dāng)?shù)诙﨧OS型晶體管的柵絕緣膜的電學(xué)厚度被定義為tS，第三MOS型晶體管的柵絕緣膜的電學(xué)厚度被定義為tL，第四MOS型晶體管的柵絕緣膜的電學(xué)厚度為tIO，且第五MOS型晶體管的柵絕緣膜的電學(xué)厚度被定義為tH時，關(guān)系tL≤tS≤tIO＜tH成立。
47.根據(jù)權(quán)利要求40的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括導(dǎo)電浮柵電極和控制柵電極作為組成部分。
48.根據(jù)權(quán)利要求40的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括存儲器保持電荷陷阱絕緣膜和控制柵電極作為組成部分。
49.根據(jù)權(quán)利要求40的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括存儲器保持精細(xì)顆粒層和控制柵電極作為組成部分。
50.根據(jù)權(quán)利要求41的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括導(dǎo)電浮柵電極和控制柵電極作為組成部分。
51.根據(jù)權(quán)利要求41的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括存儲器保持電荷陷阱絕緣膜和控制柵電極作為組成部分。
52.根據(jù)權(quán)利要求41的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括存儲器保持精細(xì)顆粒層和控制柵電極作為組成部分。
53.根據(jù)權(quán)利要求42的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括導(dǎo)電浮柵電極和控制柵電極作為組成部分。
54.根據(jù)權(quán)利要求42的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括存儲器保持電荷陷阱絕緣膜和控制柵電極作為組成部分。
55.根據(jù)權(quán)利要求42的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括存儲器保持精細(xì)顆粒層和控制柵電極作為組成部分。
56.根據(jù)權(quán)利要求43的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括導(dǎo)電浮柵電極和控制柵電極作為組成部分。
57.根據(jù)權(quán)利要求43的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括存儲器保持電荷陷阱絕緣膜和控制柵電極作為組成部分。
58.根據(jù)權(quán)利要求43的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括存儲器保持精細(xì)顆粒層和控制柵電極作為組成部分。
59.根據(jù)權(quán)利要求44的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括導(dǎo)電浮柵電極和控制柵電極作為組成部分。
60.根據(jù)權(quán)利要求44的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括存儲器保持電荷陷阱絕緣膜和控制柵電極作為組成部分。
61.根據(jù)權(quán)利要求44的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括存儲器保持精細(xì)顆粒層和控制柵電極作為組成部分。
62.根據(jù)權(quán)利要求45的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括導(dǎo)電浮柵電極和控制柵電極作為組成部分。
63.根據(jù)權(quán)利要求45的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括存儲器保持電荷陷阱絕緣膜和控制柵電極作為組成部分。
64.根據(jù)權(quán)利要求45的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括存儲器保持精細(xì)顆粒層和控制柵電極作為組成部分。
65.根據(jù)權(quán)利要求45的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括導(dǎo)電浮柵電極和控制柵電極作為組成部分。
66.根據(jù)權(quán)利要求45的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括存儲器保持電荷陷阱絕緣膜和控制柵電極作為組成部分。
67.根據(jù)權(quán)利要求45的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管包括存儲器保持精細(xì)顆粒層和控制柵電極作為組成部分。
68.一種非易失半導(dǎo)體存儲器件，它在同一個半導(dǎo)體襯底上以混合形式包含存儲單元，它包含存儲器保持第一MOS型晶體管以及對第一MOS型晶體管進(jìn)行選擇的第二MOS型晶體管；執(zhí)行主要邏輯操作的第三MOS型晶體管；以及處置存儲單元重寫信息的電壓的第四MOS型晶體管，其中，第一MOS型晶體管的擴(kuò)散層的結(jié)承受電壓高于第二MOS型晶體管的擴(kuò)散層的結(jié)承受電壓。
69.一種非易失半導(dǎo)體存儲器件，它在同一個半導(dǎo)體襯底上以混合形式包含存儲單元，它包含存儲器保持第一MOS型晶體管以及對第一MOS型晶體管進(jìn)行選擇的第二MOS型晶體管；執(zhí)行主要邏輯操作的第三MOS型晶體管；以及處置存儲單元重寫信息的電壓的第四MOS型晶體管，其中，第二MOS型晶體管的擴(kuò)散層具有與第三MOS型晶體管擴(kuò)散層共用的結(jié)構(gòu)。
70.一種非易失半導(dǎo)體存儲器件，它在同一個半導(dǎo)體襯底上以混合形式包含存儲單元，它包含存儲器保持第一MOS型晶體管以及對第一MOS型晶體管進(jìn)行選擇的第二MOS型晶體管；執(zhí)行主要邏輯操作的第三MOS型晶體管；處置從外部輸入的和輸出到外部的信號的第四MOS型晶體管；以及處置存儲單元重寫信息的電壓的第五MOS型晶體管，其中，第二MOS型晶體管的擴(kuò)散層具有與第四MOS型晶體管擴(kuò)散層共用的結(jié)構(gòu)。
71.一種非易失半導(dǎo)體存儲器件，它包含諸多存儲單元，各包含存儲器保持第一MOS型晶體管以及對第一MOS型晶體管進(jìn)行選擇的第二MOS型晶體管，其中，第一MOS型晶體管的電荷中性閾值低于第二MOS型晶體管的閾值。
72.一種非易失半導(dǎo)體存儲器件，它包含諸多存儲單元，各包含存儲器保持第一MOS型晶體管以及對第一MOS型晶體管進(jìn)行選擇的第二MOS型晶體管，其中，存在于第一MOS型晶體管的溝道中的雜質(zhì)的密度低于存在于第二MOS型晶體管的溝道中的雜質(zhì)的密度。
73.一種非易失半導(dǎo)體存儲器件，它包含各制作在p型阱上的諸多存儲單元，所述各存儲單元包含存儲器保持第一MOS型晶體管以及對第一MOS型晶體管進(jìn)行選擇的第二MOS型晶體管，其中，存在于第一MOS型晶體管的溝道中的p型雜質(zhì)的密度低于存在于第二MOS型晶體管的溝道中的p型雜質(zhì)的密度。
74.根據(jù)權(quán)利要求40的非易失半導(dǎo)體存儲器件，其中，絕緣膜被形成為已經(jīng)經(jīng)歷了絕緣膜淀積以及各向異性干法腐蝕工藝的各個側(cè)壁間隔的形狀。
75.根據(jù)權(quán)利要求71的非易失半導(dǎo)體存儲器件，其中，第一MOS型晶體管的中性閾值為負(fù)。
76.根據(jù)權(quán)利要求72的非易失半導(dǎo)體存儲器件，其中，雜質(zhì)是p型。
77.一種非易失半導(dǎo)體存儲器件，它包含諸多存儲單元，各存儲單元包含存儲器保持第一MOS型晶體管以及對第一MOS型晶體管進(jìn)行選擇的第二MOS型晶體管，其中，存在于第一MOS型晶體管的溝道中的n型雜質(zhì)的密度高于第二MOS型晶體管的n型雜質(zhì)的密度。
78.一種非易失半導(dǎo)體存儲器件，它包含諸多存儲單元，各存儲單元包含存儲器保持第一MOS型晶體管以及對第一MOS型晶體管進(jìn)行選擇的第二MOS型晶體管，其中，構(gòu)成相同的存儲單元的第二MOS型晶體管的柵電極與第一MOS型晶體管的存儲器保持區(qū)之間的距離短于第二MOS型晶體管的柵電極與第一MOS型晶體管的柵電極之間的距離。
79.一種非易失半導(dǎo)體存儲器件，它包含諸多存儲單元，各存儲單元包含存儲器保持第一MOS型晶體管以及對第一MOS型晶體管進(jìn)行選擇的第二MOS型晶體管，且在各存儲單元中，用來彼此隔離構(gòu)成相同的存儲單元的第一MOS型晶體管的柵電極與第二MOS型晶體管的柵電極的絕緣膜，由淀積的氧化物膜組成，且淀積的氧化物膜還被提供作為第二MOS型晶體管的柵氧化物膜，其中，在淀積氧化物膜之后，對存儲單元進(jìn)行氧氣氛中的熱處理和氫氣氛中的熱處理。
80.一種非易失半導(dǎo)體存儲器件，它包含存儲器保持第一MOS型晶體管；以及對第一MOS型晶體管進(jìn)行選擇的第二MOS型晶體管，其中，在氧氣氛中于800-850℃下被熱處理10-20分鐘并在氫氣氛中于700-750℃下被熱處理10-20分鐘的淀積的氧化物膜，被用作第二MOS型晶體管的柵氧化物膜。
81.一種半導(dǎo)體器件，它包含MOS型晶體管，各個MOS型晶體管采用在氧氣氛中于800-850℃下被熱處理10-20分鐘并在氫氣氛中于700-750℃下被熱處理10-20分鐘的淀積的氧化物膜作為其柵氧化物膜。
82.根據(jù)權(quán)利要求80的非易失半導(dǎo)體存儲器件，其中，氧氣氛中的熱處理是一種熱解氧化工藝。
83.根據(jù)權(quán)利要求81的半導(dǎo)體器件，其中，氧氣氛中的熱處理是一種熱解氧化工藝。
84.一種非易失半導(dǎo)體存儲器件，它包含具有局部保持電荷的功能的氮化物膜，所述氮化物膜在氫氣氛中經(jīng)受熱處理。
85.根據(jù)權(quán)利要求84的半導(dǎo)體存儲器件，其中，在氫氣氛中的熱處理包括700-750℃的處理溫度和10-20分鐘的處理時間。
86.根據(jù)權(quán)利要求48、51、54、57、60、63、66中任何一個的非易失半導(dǎo)體存儲器件，它包含具有局部保持電荷的功能的氮化物膜，所述氮化物膜在氫氣氛中經(jīng)受熱處理。
87.根據(jù)權(quán)利要求86的半導(dǎo)體非易失存儲器件，其中，熱處理包括700-750℃的處理溫度和10-20分鐘的處理時間。
88.一種非易失半導(dǎo)體存儲器件，它包含存儲單元，各個存儲單元包含存儲器保持第一MOS型晶體管以及對第一MOS型晶體管進(jìn)行選擇的第二MOS型晶體管，其中，用ISSG氧化工藝形成的氧化物膜被提供在第一MOS型晶體管的柵電極與第二MOS型晶體管的柵電極之間作為絕緣體。
89.根據(jù)權(quán)利要求40的非易失半導(dǎo)體存儲器件，其中，各個存儲單元包含存儲器保持第一MOS型晶體管和對第一MOS型晶體管進(jìn)行選擇的第二MOS型晶體管，且用ISSG氧化工藝形成的氧化物膜被提供在第一MOS型晶體管的柵電極與第二MOS型晶體管的柵電極之間作為絕緣體。
90.一種非易失半導(dǎo)體存儲器件，它包含諸多存儲單元，各個存儲單元包含存儲器保持第一MOS型晶體管和對第一MOS型晶體管進(jìn)行選擇的第二MOS型晶體管，其中，用ISSG氧化工藝形成的氧化物膜被用作第一MOS型晶體管的柵絕緣膜。
91.根據(jù)權(quán)利要求40的非易失半導(dǎo)體存儲器件，其中，各個存儲單元包含存儲器保持第一MOS型晶體管和對第一MOS型晶體管進(jìn)行選擇的第二MOS型晶體管，且用ISSG氧化工藝形成的氧化物膜被用作第一MOS型晶體管的柵絕緣膜。
全文摘要
一種半導(dǎo)體器件包括多個非易失存儲單元(1)，各個非易失存儲單元包含用于信息儲存的MOS型第一晶體管區(qū)(3)以及對第一晶體管區(qū)進(jìn)行選擇的MOS型第二晶體管區(qū)(4)。第二晶體管區(qū)具有連接到位線的位線電極(16)以及連接到控制柵控制線的控制柵電極(18)。第一晶體管區(qū)具有連接到源線的源線電極(10)、連接到存儲器柵控制線的存儲器柵電極(14)、以及設(shè)置在存儲器柵電極正下方的電荷儲存區(qū)(11)。第二晶體管區(qū)的柵承受電壓低于第一晶體管區(qū)的柵承受電壓。假設(shè)第二晶體管區(qū)的柵絕緣膜的厚度被定義為tc，且第一晶體管區(qū)的柵絕緣膜的厚度被定義為tm時，則它們具有tc＜tm的關(guān)系。
文檔編號H01L21/28GK1524297SQ0281329
公開日2004年8月25日 申請日期2002年7月22日 優(yōu)先權(quán)日2001年7月27日
發(fā)明者田中利廣, 梅本由紀(jì)子, 紀(jì)子, 平木充, 道, 品川裕, 文, 之, 藤戶正道, 志, 鈴川一文, 古川博之, 昭, 山木貴志, 造, 神垣良昭, 南真一, 片山弘造, 松崎望 申請人:株式會社瑞薩科技, 日立超大規(guī)模集成電路系統(tǒng)株式會社