專利名稱：監(jiān)測氧化層品質的方法
技術領域：
本發(fā)明提供一種監(jiān)測(monitor)氧化層品質(oxide quality)的方法，尤指一種利用晶片可接受度測試(wafer acceptance testing，WAT)設備快速(fast)監(jiān)測一存儲單元(memory cell)或是一金屬氧化物半導體(metal-oxide-semiconductor，MOS)內的氧化層品質由于應力(stress-induced)而引發(fā)劣化的方法。
背景技術：
在現(xiàn)今的電子工業(yè)中，利用半導體材料所特有的一些特性所制造出來的半導體元件可說是最被廣泛應用的主流元件。例如近年來頗為流行的金屬氧化物半導體晶體管，由于其耗電量少且適合高積集度(integration)制造等的優(yōu)點，已被廣泛應用于各種電子元件以及電路之內。此外，存儲器中的非揮發(fā)存儲器(non-volatile memory)，如常見的快閃存儲器(flash ROM)或是其他的可電擦除且可程序化只讀存儲器(Electrically erasableprogrammable ROM，EEPROM)，其特點為一旦資料或數據被儲存進去之后，所存入的資料或數據不會因為電源供應之中斷而消失，故具有資料保存(dataretention)的功能，也成為電子工業(yè)中的關鍵零組件。
一般非揮發(fā)存儲器中的快閃存儲器，使用多晶硅或金屬的浮置柵極(floating gate)來儲存電荷，因此其與金屬氧化物半導體不同的是，除了一般的控制柵極(control gate)之外還會再多一個浮置柵極(floating gate)。請參考圖1(A)與圖1(B)，圖1(A)與圖1(B)為快閃存儲器單元10進行數據寫入與清除時的示意圖。如圖1所示，快閃存儲器單元(cell)10制作于一半導體基底12之上，快閃存儲器單元10包含一浮置柵極14與一控制柵極16，而位于浮置柵極14與控制柵極16兩側的半導體基底12內，另包含有二N型摻雜區(qū)18，此二N型摻雜區(qū)18之中間定義出一通道(channel)22。
在進行數據的寫入時，熱電子將隧穿(tunneling)一層位于浮置柵極14下方的薄二氧化硅層(未顯示，thin oxide)，亦即隧穿氧化層，而進入浮置柵極14且陷于(trapped)浮置柵極14里，這個將浮置柵極14帶負電荷的動作，會使得這個快閃存儲器單元10存入″1″，反之則為″0″。假如想要把這個單一快閃存儲器單元10的記憶狀態(tài)清除，只要將快閃存儲器單元10的控制柵極16施以適當的負電壓，這些陷于浮置柵極14里的電子將再度隧穿浮置柵極14下方的薄二氧化硅層(未顯示)，而從浮置柵極14中脫離，使這個快閃存儲器單元10所存的記憶被清除，恢復資料儲存前的狀態(tài)，并可再進行新的資料存入。
然而，由于電子(electron)或電洞(hole)在通道(channel)中流動(flow)時，非常容易受到電場(electric field)的影響而獲得能量，成為所謂的熱載子(hot carrier)。這些具有高能量(energetic)的熱載子，將會改變原本的路徑，而被射入(injected into)氧化層中成為氧化層陷入電荷(oxide-trapped charge，Not)，穿過氧化層造成流經柵極的漏電流(IG)，成為介面陷入電荷(interface trapped charge，Dit)以及產生光子(photon)。氧化層陷入電荷以及介面陷入電荷造成元件起始電壓(threshold voltage)改變以及遷移率的退化(mobility degradation)。同時施加于柵極上的電壓，也造成了一個橫跨氧化層的電壓差(Vox)，受到電場應力引響的氧化層(electric fieldstressed oxide)，常會產生應力引發(fā)漏電流(stress-induced SILC)的現(xiàn)象。
其發(fā)生的機制(mechanism)可能由于高電場應力導致陷入電荷的產生，電子或電洞自基底隧穿至柵極時，這些位于中間的陷入電荷增加了隧穿的容易度，因此增強了漏電流，而這里之中間陷入電荷除了前述的氧化層陷入電荷以及介面陷入電荷之外，還包括有因結構缺陷而產生的固定氧化層電荷(fixed oxide charge)以及因鈉、鋰、鉀等離子雜質(ion impurity)所產生的移動性電荷(mobile charges)。這種應力引發(fā)漏電流的現(xiàn)象不僅造成了非揮發(fā)存儲器資料保存能力的劣化，也于進行非揮發(fā)存儲器的寫入/清除(write/erase)動作時造成問題，進而導致非揮發(fā)存儲器的信賴度問題(reliability issue)。
此外，隨著科技的日新月異，各種電子系統(tǒng)以及電路的性能不斷地被提升，連帶的也提高了對于MOS晶體管的要求，而穩(wěn)定的起始電壓(thresholdvoltage)，即為一最基本的要求。因為當MOS晶體管的起始電壓不穩(wěn)定或超出規(guī)格時，此MOS晶體管的開啟(turn-on)或關閉(turn-off)便會不正常，進而影響整體電路運作的正確性。因此業(yè)界便發(fā)展出多種方法，以期能正確判斷氧化層的品質。
請參考圖2(A)與圖2(B)，圖2(A)與圖2(B)為習知利用電容電壓測量法(C-V method)判斷氧化層品質的結果圖。所謂的電容電壓測量法，以測量制作于P型基底(P-type substrate)上的N型通道(n-channel)MOS元件為例，將一擺動式(swing)的隨時間改變的漸變電壓(ramping voltage)由負偏壓(negative biased)至正偏壓(positive biased)施加于柵極之上。由于電壓值的改變，造成柵極下方的P型基底表面成為累積(accumulation)、空乏(depletion)以及反轉(inversion)模式(mode)，電荷的分布(chargedistribution)亦相應改變。因此如圖2(A)所示，整個MOS元件的電容(C)可視為柵氧化層電容(C0)以及半導體空乏層電容(Cj)的串聯(lián)，由于C＝dQ/dV，電荷分布的改變造成了電容C的改變，故只要觀察標準的電容-電壓曲線，便可以明白各種模式下電荷的變化情形，并找出MOS的起始電壓(VT)。
另外，固定氧化層電荷、移動性電荷、氧化層陷入電荷以及介面陷入電荷其本身也都是電荷，如圖2(B)所示，受前三者所影響的電容-電壓曲線(b)將會使理想的電容-電壓曲線(a)向左或向右平移(shift)，而由于介面陷入電荷會隨著半導體表面電位(surface potential，φs)的改變而改變，受其所影響的電容-電壓曲線(c)將不僅會使理想的電容-電壓曲線(a)向左或向右平移，還會扭曲(distort)理想的電容-電壓曲線(a)。
請參考圖3，圖3為習知利用電荷充電法(charge pumping method)判斷氧化層品質的方法示意圖。如圖3所示，習知利用電荷充電法判斷氧化層品質的方法，以測量制作于一P型基底(P-type substrate)32上的NMOS 34元件為例，將NMOS 34的源極36與漏極38電連結在一起(tie together)并電連接至一微小的負偏壓(slightly reverse biased)VR，再將一具有一定周期的方波脈沖(square-wave pulse train)施加于NMOS 34的柵極42以及P型基底32之間，方波脈沖的大小在正負半周時正好可以使柵極42下方的P型基底32表面的通道44分別成為反轉模式(inversion mode)以及累積模式(accumulation mode)。同時若干介面陷阱(interface trapped，未顯示)分布于共價帶(valence band)以及導電帶(conduction band)之間。
當施加于柵極42以及P型基底32之間的方波脈沖從正電壓值轉換至負電壓值時，除了位于反轉狀態(tài)的通道44內的電子會飄移(drift to)源極36以及漏極38之外，被位于靠近導電帶附近的介面陷阱所捕獲(captute)的電子將會受熱激發(fā)(thermally emitted)而被射入導電帶中再飄移至(drift to)源極36以及漏極38之中，而其他位于介面陷阱中來不及被熱激發(fā)的電子則留在原地，直到電洞的位障(hole barrier)降低后與流入的電洞再結合(recombine)。而當施加于柵極以及P型基底32之間的方波脈沖從負電壓值轉換至正電壓值時，被位于靠近共價帶附近的陷阱所捕獲(capture)的電洞將會受熱激發(fā)(thermally emitter)而被射入共價帶中，而其他位于陷阱中來不及被熱激發(fā)的電洞則留在原地直到與從源極36以及漏極38流出來的電子再結合。
因此，被在一能量區(qū)間(energy interval)ΔE內的陷阱所捕獲的電子將會與電洞再結合，假設自源極以及漏極中流進反轉層的電子密度為QN/q，則流回源極以及漏極的電子密度只有(QN/q-DitΔE)(Dit為介面陷入電荷密度，其單位為cm-2.eV-1)，而其中的差異DitΔE則是與電洞再結合而被用掉了。相對而言，流進P型基底32的電洞亦較離開P型基底32的電洞多出了DitΔE個，這就是電荷充電電流(charge pumping current，Icp)的來源。由于一電容與測量電荷充電電流的安培表互相并聯(lián)，因此所量得的電流為一平均值。此外，只要方波脈沖的周期(period)夠長，可以提供載子足夠的時間隧穿至氧化層之內的陷阱，電荷充電電法亦可以用來測量氧化層46中的陷入電荷密度，只是所量得的電荷充電電流對柵極電壓曲線(Icp-Vgcurve)與純粹測量介面陷入電荷密度時相比，會有一平移(shift)的現(xiàn)象。
而習知用來判斷氧化層品質的方法還包含有一種直接測量漏電流的方法，此種方法只是于一非揮發(fā)性存儲單元的柵極之上施加一特定電壓，再測量柵極漏電流，若柵極漏電流大于預先設定的規(guī)格，則判定氧化層的品質有問題，若柵極漏電流小于此預先設定的規(guī)格，則判定氧化層的品質沒有問題。
然而習知用來判斷氧化層品質的方法，不論是電容-電壓測量法、電荷充電法或是直接測量漏電流的方法，均有其限制。以電容-電壓測量法而言，與其他方式相比，需要較大面積的MOS電容以及當電荷數量大于一定量時才可以被測量出來，且其所運用的關系式(equation)較為復雜難懂，故增加了測量上的困難，并且由于晶片可接受度測試設備并沒有測量電容的功能，所以這種方法不可能被應用于生產線之上。而電荷充電電法雖然具有可以應用于小尺寸(small-geometry)的MOS元件上，可以直接量到與介面陷入電荷密度成正比的電荷充電電流的優(yōu)點，但其需要交流的脈波產生器(AC pulsegenerator)來供給柵極電壓，且所測得的介面陷入電荷密度為一平均值，并不能測得介面陷入電荷對能量的分布。
至于直接測量漏電流的方法，雖然方法簡單，但能夠提供的資訊少，若要觀察存儲單元元件產生變化的情形，只能做所謂的循環(huán)測試(cyclingtest)，即不斷地重復寫入/清除、測量等步驟，非常曠日費時。因此，如何發(fā)展出一種新的方法，可以克服上述各種方法的缺點，并直接應用于生產線之上，便成為非常重要的課題。

發(fā)明內容
本發(fā)明的主要目的在于提供一種監(jiān)測(monitor隧穿氧化層品質(tunneloxide layer quality)的方法，尤指一種利用晶片可接受度測試(waferacceptance testing，WAT)設備測量應力所引發(fā)的電流(stress-inducedleakage current，SILC)以快速監(jiān)測一元件內的氧化層品質的方法。
在本發(fā)明的最佳實施例中，先提供一半導體基底，該半導體基底表面形成有至少一存儲單元，且該存儲單元包含有由上而下依序堆疊的一第一柵極、一第二柵極以及一隧穿氧化層，接著再電連接該第一柵極以及該第二柵極，然后于該第一柵極施加一第一柵極電壓，且該第一柵極電壓為一擺動式(swing)并隨時間改變的直流漸變電壓(DC ramping voltage)，再測量該存儲單元的一第一柵極漏電流，并利用一關系式計算出一第一常數，接著于該第一柵極施加一第二柵極電壓，且該第二柵極電壓亦為一擺動式(swing)并隨時間改變的直流漸變電壓，再測量該存儲單元的一第二柵極漏電流，并利用該關系式計算出一第二常數，然后計算該第二常數對該第一常數的一第一比值，最后進行一比較步驟(comparing step)以比較該第一比值與一預設值(predetermined value)的大小。
由于本發(fā)明監(jiān)測快閃存儲單元以及MOS晶體管中的氧化層品質的方法，利用潔凈室(clean room)中的晶片可接受度測試設備以及β值-柵極電壓曲線(β-gate voltage curve)，來做簡單、快速并且自動化(automation)的線上監(jiān)測(in-line monitor)。其對于氧化層中以及氧化層-硅基底介面中之中間陷入電荷非常敏感(sensitive)，能實時(real-time)反映出實際變動的情形，同時利用一擺動式的隨時間改變的直流漸變電壓來做測試，能對氧化層施加一電場應力(electrical field stress)，較單點電壓的測試方式更容易導致應力引發(fā)的漏電流(stress-induced leakage current，SILC)，可真實模擬元件的失敗(failure)情形。


圖1(A)與圖1(B)為快閃存儲器單元進行數據寫入與清除時的示意圖；圖2(A)與圖2(B)為習知利用電容電壓測量法判斷氧化層品質的結果圖；圖3為習知利用電荷充電法判斷氧化層品質的方法示意圖；圖4為本發(fā)明于一快閃存儲單元之上監(jiān)測氧化層品質的方法示意圖；圖5為本發(fā)明中柵極電流對柵極電壓的曲線圖；圖6為本發(fā)明中用來擷取β值的曲線圖；圖7為本發(fā)明中所擷取的β值對柵極電壓的曲線圖；圖8為本發(fā)明利用晶片可接受度測試設備擷取β值以監(jiān)測氧化層品質的流程的流程圖。
圖示的符號說明10快閃存儲器單元12半導體基底14浮置柵極 16控制柵極18N型摻雜區(qū) 22通道32P型基底 34NMOS36源極 38漏極42柵極 44通道46氧化層100快閃存儲單元
101P型基底 102浮置柵極104控制柵極106測試區(qū)域108記憶晶片112測試鍵114氧化層 160本發(fā)明流程170電連接浮置柵極以及控制柵極172對柵極施加一由低至高的擺動式電壓174測量流經浮置柵極以及控制柵極的漏電流176擷取β值178進行一比較步驟180進行一停止步驟具體實施方式
請參考圖4至圖8，圖4為本發(fā)明于一快閃存儲單元100之上監(jiān)測氧化層品質的方法示意圖，圖5為本發(fā)明中柵極電流對柵極電壓的曲線圖，圖6為本發(fā)明中用來擷取β值的曲線圖，圖7為本發(fā)明中所擷取的β值對柵極電壓的曲線圖，圖8為本發(fā)明利用晶片可接受度測試設備擷取β值以監(jiān)測氧化層品質的流程160的流程圖。本發(fā)明監(jiān)測氧化層品質的原理利用福樂諾漢穿隧機制關系式(Fowler-Nordehim tunneling mechanism equation)，當一二氧化硅-硅的介面(SiO2-Si interface)中橫跨氧化層的電壓差大于大約3.2V(approximately 3.2V)時，柵極電流(Ig)由于福樂諾漢穿隧機制所產生。如圖4所示，本發(fā)明以測量一制作于一P型基底(P-type substrate)101上的N型通道(n-channel)快閃存儲單元100為例。
首先電連接(electrically connect)快閃存儲單元100的浮置柵極(floating gate)102以及控制柵極(control gate)104(步驟170)。其中，電連接浮置柵極102以及控制柵極104的方法，將浮置柵極102以及控制柵極104制作于P型基底101的一測試區(qū)域(testing area)106之內或是P型基底101上的一記憶晶片(memory chip)108內的測試鍵(test key)112之上，只是于浮置柵極102以及控制柵極104之間，不制作任何的介電層(dielectriclayer)，而于浮置柵極102以及P型基底101之間與正式產品同時(simultaneously)制作一氧化層(在此為隧穿氧化層)114。如此一來，便可以在不影響任何正式產品制作區(qū)域的情況下，達到電連接浮置柵極102以及控制柵極104的目的。
接著利用生產線(production line)上的晶片可接受度測試設備，對浮置柵極102以及控制柵極104施加一擺動式(swing)的隨時間改變的負直流漸變電壓(negative DC ramping voltage)中的一第一柵極電壓(first gatevoltage)(步驟172)，并測量流經快閃存儲單元100的浮置柵極102以及控制柵極104的一第一柵極漏電流(first gate leakage current)(步驟174)。由于柵極電流可以福樂諾漢穿隧機制關系式表示如下Ig＝αEox2exp(-β/Eox)其中Eox為氧化層的電場強度(oxide electric field strength)，α以及β為二常數。
而當施加于浮置柵極102以及控制柵極104之上的電壓值為負的時，位于柵極之下的P型基底101表面為累積模式(accumulation mode)，氧化層的電場強度可表示如(1)式Eox＝(|Vg|-|Vfb|)/Tox---------(1)其中Vfb為平帶電壓，Tox為氧化層的厚度。
因此通過將上式中的Eox代入福樂諾漢穿隧機制關系式，可以得到一個新的關系式，為方便敘述起見，以下將此新的關系式稱為(2)式ln[|Ig|/(|Vg|-|Vfb|)2]＝ln(α/tox2)-βtox/(|Vg|-|Vfb|)-------------------(2)再利用生產線(production line)上的晶片可接受度測試設備，對浮置柵極102以及控制柵極104施加一擺動式(swing)的隨時間改變的負直流漸變電壓(negative DC ramping voltage)中的一第二柵極電壓(second gatevoltage)，且第二柵極電壓的絕對值大于第一柵極電壓的絕對值(步驟172)，并測量流經快閃存儲單元100的浮置柵極102以及控制柵極104的一第二柵極漏電流(second gate leakage current)(步驟174)。并藉著不斷重復此二步驟(步驟172以及步驟174)，繪制出如圖5中的柵極電流對柵極電壓的曲線圖(Ig-Vgcurve)。而圖5中另有一內建的柵極電流對柵極電壓的參考曲線圖(reference Ig-Vgcurve)，其代表快閃存儲單元100內的氧化層114品質未因電場應力(none electric field stressed)而引發(fā)劣化時的柵極電流對柵極電壓曲線圖，用來與測量到的柵極電流對柵極電壓的曲線圖作一直接的比較。于圖5中不難發(fā)現(xiàn)當柵極電壓大于-7伏特時，所測量到的柵極電流較參考曲線圖些微增加(increase slightly)。
幾乎在得到圖5的同時，圖6亦可通過將(2)式以及將平帶電壓(Vfb)、氧化層厚度(Tox)等參數建入晶片可接受度測試設備中而被得到。圖6為本發(fā)明中用來擷取β值的曲線圖，其縱軸代表ln[|Ig|/(|Vg|-|Vfb|)2]的數值，其橫軸代表1/(|Vg|-|Vfb|)的數值，其每一點的斜率(slope)＝-βTox。藉著執(zhí)行一擷取β值的步驟(步驟176)，以作出如圖7的所擷取的β值對相應柵極電壓的曲線圖。由于在不斷施加擺動式的隨時間改變的負直流漸變電壓時，就已經等于在氧化層114之上施加應力，受到電場應力影響的氧化層114之內以及氧化層114與P型基底101的介面，將逐漸產生中間陷入電荷并導致應力引發(fā)漏電流(stress-induced leakage current，SILC)的產生。
從圖7的曲線圖中可以清楚地觀察到三個不同的區(qū)域，第一區(qū)域(regionI)中β值為零，代表各柵極漏電流小于1.0×10-11A，第二區(qū)域(region II)中β值的絕對值開始增加，代表應力所導致的應力引發(fā)漏電流明顯增加，第三區(qū)域(region III)為所施加的柵極電壓較負(more negative)的區(qū)域，其中的β值的絕對值明顯增大，且較第二區(qū)域中的β值的絕對值大，甚至與未受電場應力引響的β值-柵極電壓曲線圖交叉(cross)，代表載子(carriers)被捕獲(trap)并產生中間陷入電荷的情形非常明顯。
幾乎在得到圖7的同時即進行一比較步驟，將相鄰的β值之中后得到的除以先得到的(如將與第二柵極電壓相對應的β值除以與第一柵極電壓相對應的β值)，以求得一比值，再將此比值與一預設值(predetermined value)相比較(步驟178)。預設值的大小設定依產品規(guī)格的不同而有所不同，以本發(fā)明的快閃存儲單元為例，其值為10。若此比值大于預設值，則表示氧化層114的品質已不合乎規(guī)格，進行一停止步驟(步驟180)，若此比值小于預設值，則回到步驟172。
如圖8所示，本發(fā)明利用晶片可接受度測試設備擷取β值以監(jiān)測氧化層品質的流程160包含有以下步驟步驟170電連接快閃存儲單元的浮置柵極以及控制柵極；步驟172對浮置柵極以及控制柵極施加一擺動式的隨時間改變的由小至大的負直流漸變電壓；步驟174測量流經快閃存儲單元的浮置柵極以及控制柵極的漏電流；步驟176執(zhí)行一擷取β值的步驟；步驟178進行一比較步驟，當比值大于預設值時，到步驟180；否，到步驟172；以及步驟180進行一停止步驟。
同樣的方法亦可被應用于一金屬氧化物半導體，于監(jiān)測金屬氧化物半導體中的氧化層(這里為柵氧化層)品質時，因其為一單柵極(single gate)的元件，因此可省略電連接浮置柵極以及控制柵極的步驟(步驟170)，其余的步驟則與圖8中監(jiān)測快閃存儲單元中的氧化層的步驟相同。
由于本發(fā)明監(jiān)測快閃存儲單元以及MOS晶體管中的氧化層品質的方法，利用潔凈室(clean room)中的晶片可接受度測試設備，以及β值-柵極電壓曲線(β-gate voltage curve)來簡單、快速地監(jiān)測氧化層中以及氧化層-硅基底(silicon substrate)介面中產生中間陷入電荷的情形。其不僅對于被產生之中間陷入電荷非常敏感(sensitive)，能迅速反映出實際的情形，同時其利用一擺動式的隨時間改變的直流漸變電壓來做測試，能對氧化層施加一電場應力(electrical field stress)，較單點電壓的測試方式更容易導致應力引發(fā)的漏電流(stress-induced leakage current，SILC)，可真實模擬元件的失敗(failure)情形。
相較于習知監(jiān)測快閃存儲單元以及MOS晶體管中的氧化層品質的方法，本發(fā)明監(jiān)測快閃存儲單元以及MOS晶體管中的氧化層品質的方法，利用潔凈室(clean room)中的晶片可接受度測試設備以及β值-柵極電壓曲線(β-gatevoltage curve)，來做線上監(jiān)測(in-line monitor)，其優(yōu)點為簡單、快速并且可以高度自動化(automation)。同時，其對于氧化層中以及氧化層-硅基底介面中之中間陷入電荷非常敏感(sensitive)，能即時(real-time)反映出實際變動的情形。并且其利用一擺動式的隨時間改變的直流漸變電壓來做測試，能對氧化層施加一電場應力(electrical field stress)，較單點電壓的測試方式更快導致應力引發(fā)的漏電流(stress-induced leakage current，SILC)，可在不花費很多時間的前提之下真實模擬元件的失敗(failure)情形。
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明申請專利范圍所做的均等變化與修飾，皆應屬本發(fā)明專利的涵蓋范圍。
權利要求
1.一種監(jiān)測隧穿氧化層品質的方法，其特征是該方法包含有下列步驟(a).提供一半導體基底，該半導體基底表面形成有至少一存儲單元，且該存儲單元包含有由上而下依序堆疊的一第一柵極、一第二柵極以及該隧穿氧化層；(b).電連接該第一柵極以及該第二柵極；(c).于該第一柵極施加一第一柵極電壓，且該第一柵極電壓為一擺動式并隨時間改變的直流漸變電壓；(d).測量該存儲單元的一第一柵極漏電流，并利用一關系式計算出一第一常數；(e).于該第一柵極施加一第二柵極電壓，且該第二柵極電壓亦為一擺動式并隨時間改變的直流漸變電壓；(f).測量該存儲單元的一第二柵極漏電流，并利用該關系式計算出一第二常數；(g).計算該第二常數對該第一常數的一第一比值；以及(h).進行一比較步驟，以比較該第一比值與一預設值的大小。
2.如權利要求1所述的方法，其特征是該半導體基底為一半導體晶片的硅基底，且該存儲單元制作于該半導體晶片的測試區(qū)域上。
3.如權利要求1所述的方法，其特征是該存儲單元為一快閃存儲單元，且該第一柵極與該第二柵極分別為該快閃存儲單元的控制柵極以及浮置柵極。
4.如權利要求1所述的方法，其特征是該存儲單元為一非揮發(fā)性存儲單元，且該第一柵極與該第二柵極分別為該非揮發(fā)性存儲單元的控制柵極以及浮置柵極。
5.如權利要求1所述的方法，其特征是當該第一比值大于該預設值時代表該隧穿氧化層的品質劣化至不可被接受。
6.如權利要求1所述的方法，其特征是該關系式為福樂諾漢穿隧機制關系式。
7.如權利要求1所述的方法，其特征是該預設值為10。
8.如權利要求1所述的方法，其特征是各該常數分別為一對應至各該柵極電壓的β值。
9.如權利要求8所述的方法，其特征是該第一常數為一對應至該第一柵極電壓的β1值，且該β1值＝{Δln[|該第一柵極漏電流|/(|該第一柵極電壓|-|一平帶電壓(flatband voltage，Vfb)|)2]}÷{Δ[1÷(|該第一柵極電壓|-|該平帶電壓|)]}。
10.如權利要求8所述的方法，其特征是該第二常數為一對應至該第二柵極電壓的β2值，且該β2值＝{Δln[|該第二柵極漏電流|/(|該第二柵極電壓|-|該平帶電壓|)2]}÷{Δ[1÷(|該第二柵極電壓|-|該平帶電壓|)]}。
11.如權利要求8所述的方法，其特征是當該第一比值不大于該預設值時另包含有下列步驟于該第一柵極施加一第三柵極電壓，且該第三柵極電壓亦為一擺動式并隨時間改變的直流漸變電壓；測量該存儲單元的一第三柵極漏電流，并利用該關系式以計算出一第三常數；計算該第三常數對該第二常數的一第二比值；以及進行該比較步驟，以比較該第二比值與該預設值的大小。
12.如權利要求11所述的方法，其特征是當該第二比值不大于該預設值時，則重復(c)步驟至(h)步驟。
13.如權利要求11所述的方法，其特征是當該第二比值大于該預設值時代表該隧穿氧化層的品質劣化至不可被接受。
14.如權利要求11所述的方法，其特征是該第三常數為一對應至該第三柵極電壓的β3值，且該β3值＝{Δln[|該第三柵極漏電流|/(|該第三柵極電壓|-|該平帶電壓|)2]}÷{Δ[1÷(|該第三柵極電壓|-|該平帶電壓|)]}。
15.如權利要求14所述的方法，其特征是另包含有一制作一β值-柵極電壓曲線圖(β-Vg curve)的步驟，以利用分別對應至該第一柵極電壓、該第二柵極電壓以及該第三柵極電壓的各該β值來對該第一柵極電壓、該第二柵極電壓以及該第三柵極電壓作一β值-柵極電壓曲線圖(β-Vg curve)，并與一內建的代表該存儲單元內的該隧穿氧化層品質未因應力而引發(fā)劣化的β值-柵極電壓參考曲線圖(reference β-Vg curve)相比較，以監(jiān)測該隧穿氧化層品質。
16.如權利要求15所述的方法，其特征是該β值-柵極電壓曲線圖至少包含有一第一區(qū)域、一第二區(qū)域以及一第三區(qū)域。
17.如權利要求16所述的方法，其特征是位于該第一區(qū)域中的該β值為零，代表流經該存儲單元的該第一柵極以及該第二柵極的各該柵極漏電流小于一預定電流值，位于該第二區(qū)域中的該β值的絕對值開始增加，代表因應力所引發(fā)的漏電流導致該存儲單元的各該柵極漏電流明顯增加，位于該第三區(qū)域中的該β值與該β值-柵極電壓參考曲線圖交叉，代表復數個載子被該隧穿氧化層所捕獲的情形非常明顯。
18.如權利要求17所述的方法，其特征是該預定電流值為1.0×10-11A。
19.如權利要求8所述的方法，其特征是另包含有一制作一β值-柵極電壓曲線圖(β-Vg curve)的步驟，以利用各該β值來對各該柵極電壓作一β值-柵極電壓曲線圖(β-Vg curve)，并與一內建的代表該存儲單元內的該隧穿氧化層品質未因應力而引發(fā)劣化的β值-柵極電壓參考曲線圖(reference β-Vg curve)相比較，以監(jiān)測該隧穿氧化層品質。
20.如權利要求1所述的方法，其特征是應用于一晶片可接受度測試設備中，以快速監(jiān)測該存儲單元內的該隧穿氧化層因應力引發(fā)的劣化現(xiàn)象。
21.一種利用晶片可接受度測試設備來快速監(jiān)測一氧化層品質因應力引發(fā)劣化的方法，其特征是該方法包含有下列步驟(a).提供一半導體基底，且該半導體基底表面至少包含有該氧化層，以及一第一柵極位于該氧化層之上；(b).對該第一柵極施加一第一柵極電壓，且該第一柵極電壓為一擺動式并隨時間改變的直流漸變電壓；(c).測量該第一柵極的一第一柵極漏電流，并利用該第一柵極電壓、該第一柵極漏電流以及一關系式計算出一對應于該第一柵極電壓的一第一比例值；(d).對該第一柵極施加一第二柵極電壓，且該第二柵極電壓亦為一擺動式并隨時間改變的直流漸變電壓；(e).測量該第一柵極的一第二柵極漏電流，并利用該第二柵極電壓、該第二柵極漏電流以及該關系式計算出一對應于該第二柵極電壓的一第二比例值；以及(f).求出該第二比例值對該第一比例值的一第一比值。
22.如權利要求21所述的方法，其特征是該半導體基底為一半導體晶片的硅基底，且該第一柵極制作于該半導體晶片的測試區(qū)域內。
23.如權利要求21所述的方法，其特征是該第一柵極以及該氧化層之間另設有一第二柵極。
24.如權利要求23所述的方法，其特征是另包含有一電連接步驟，實施于對該第一柵極施加該第一柵極電壓的前，用來電連接該第一柵極以及該第二柵極。
25.如權利要求24所述的方法，其特征是該第一柵極為一快閃存儲單元的控制柵極，該第二柵極為該快閃存儲單元的浮置柵極，且該氧化層為該快閃存儲單元的隧穿氧化層。
26.如權利要求24所述的方法，其特征是該第一柵極為一非揮發(fā)性存儲單元的控制柵極，該第二柵極為該非揮發(fā)性存儲單元的浮置柵極(，且該氧化層為該非揮發(fā)性存儲單元的隧穿氧化層。
27.如權利要求21所述的方法，其特征是該第一柵極為一金屬氧化物半導體(MOS)晶體管的柵極，且該氧化層為該MOS晶體管的柵極氧化層。
28.如權利要求21所述的方法，其特征是另包含有一比較步驟，用以比較該第一比值與一預設值的大小。
29.如權利要求28所述的方法，其特征是當該第一比值大于該預設值時代表該氧化層的品質劣化至不可被接受。
30.如權利要求28所述的方法，其特征是該預設值為10。
31.如權利要求21所述的方法，其特征是該關系式為福樂諾漢穿隧機制關系式。
32.如權利要求21所述的方法，其特征是各該比例值分別為一對應至各該柵極電壓的β值。
33.如權利要求32所述的方法，其特征是該第一比例值為一對應至該第一柵極電壓的β1值，且該β1值＝{Δln[|該第一柵極漏電流|/(|該第一柵極電壓|-|一平帶電壓(flatband voltage，Vfb)|)2]}÷{Δ[1÷(|該第一柵極電壓|-|該平帶電壓|)]}。
34.如權利要求32所述的方法，其特征是該第二比例值為一對應至該第二柵極電壓的β2值，且該β2值＝{Δln[|該第二柵極漏電流|/(|該第二柵極電壓|-|該平帶電壓|)2]}÷{Δ[1÷(|該第二柵極電壓|-|該平帶電壓|)]}。
35.如權利要求32所述的方法，其特征是當該第一比值不大于該預設值時另包含有下列步驟對該第一柵極施加一第三柵極電壓，且該第三柵極電壓為一擺動式并隨時間改變的直流漸變電壓；測量該第一柵極的一第三柵極漏電流；利用該第三柵極電壓、該第三柵極漏電流以及該關系式以計算出一對應于該第三柵極電壓的一第三比例值；求出該第三比例值對該第二比例值的一第二比值；以及進行該比較步驟，以比較該第二比值與該預設值的大小。
36.如權利要求35所述的方法，其特征是當該第二比值不大于該預設值時則重復(b)步驟至(f)步驟。
37.如權利要求35所述的方法，其特征是當該第二比值大于該預設值時代表該氧化層的品質劣化至不可被接受。
38.如權利要求35所述的方法，其特征是該第三比例值為一對應至該第三柵極電壓的β3值，且該β3值＝{Δln[|該第三柵極漏電流|/(|該第三柵極電壓|-|該平帶電壓|)2]}÷{Δ[1÷(|該第三柵極電壓|-|該平帶電壓|)]}。
39.如權利要求38所述的方法，其特征是另包含有一制作一β值-柵極電壓曲線圖(β-Vg curve)的步驟，以利用分別對應至該第一柵極電壓、該第二柵極電壓以及該第三柵極電壓的各該β值來對該第一柵極電壓、該第二柵極電壓以及該第三柵極電壓作一β值-柵極電壓曲線圖(β-Vg curve)，并與一內建的代表該氧化層品質未因應力而引發(fā)劣化的β值-柵極電壓參考曲線圖(reference β-Vg curve)相比較，以監(jiān)測該氧化層品質。
40.如權利要求39所述的方法，其特征是該β值-柵極電壓曲線圖至少包含有一第一區(qū)域、一第二區(qū)域以及一第三區(qū)域。
41.如權利要求40所述的方法，其特征是位于該第一區(qū)域中的該β值為零，代表該第一柵極的各該柵極漏電流小于一預定電流值，位于該第二區(qū)域中的該β值的絕對值開始增加，代表因應力引發(fā)的漏電流所導致該第一柵極的各該柵極漏電流明顯增加，位于該第三區(qū)域中的該β值與該β值-柵極電壓參考曲線圖交叉，代表復數個載子被該氧化層所捕獲的情形非常明顯。
42.如權利要求41所述的方法，其特征是該預定電流值為1.0×10-11A。
43.如權利要求32所述的方法，其特征是另包含有一制作一β值-柵極電壓曲線圖(β-Vg curve)的步驟，以利用各該β值來對各該柵極電壓作一β值-柵極電壓曲線圖(β-Vg curve)，并與一內建的代表該存儲單元內的該隧穿氧化層品質未因應力而引發(fā)劣化的β值-柵極電壓參考曲線圖(referenceβ-Vg curve)相比較，以監(jiān)測該隧穿氧化層品質。
全文摘要
一種監(jiān)測氧化層品質的方法，利用晶片可接受度測試(WAT)設備來快速監(jiān)測隧穿氧化層品質；首先電連接存儲單元的控制柵極與浮置柵極，接著施加復數個擺動式且隨時間改變的直流漸變電壓，并測量各相應的柵極漏電流以計算出各相應的β值，然后計算各該β值的比值并繪制一β值－柵極電壓曲線計算該第二常數對該第一常數的一第一比值，最后進行一比較步驟以比較該第一比值與一預設值的大?。槐景l(fā)明用于監(jiān)測快閃存儲單元以及MOS晶體管中的氧化層品質，利用潔凈室中的晶片可接受度測試設備做線上監(jiān)測，其優(yōu)點為簡單、快速并且可以高度自動化地實時模擬出元件的失敗情形。
文檔編號H01L21/66GK1490861SQ0214626
公開日2004年4月21日 申請日期2002年10月17日 優(yōu)先權日2002年10月17日
發(fā)明者康定國, 陳衣凡, 高嘉人 申請人:聯(lián)華電子股份有限公司