專利名稱：：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及半導(dǎo)體器件，特別是涉及MOS晶體管的柵構(gòu)造，例如使用于動(dòng)態(tài)型存儲(chǔ)器集成電路等中的構(gòu)造。
背景技術(shù)：
：近年來，在MOS晶體管中，以抑制短溝道效應(yīng)、降低消耗功率、提高驅(qū)動(dòng)力為目的，提出了雙柵(doublegate)型MOS晶體管、包圍柵(surroundgate)型MOS晶體管等幾種構(gòu)造。圖44表示IEDM97427-430中公開的雙柵構(gòu)造的MOS晶體管的現(xiàn)有例。圖中，211是襯底中的漏區(qū)，212是襯底中的源區(qū)，213及214是沿水平方向分別設(shè)置在襯底上下的頂柵和底柵，215是夾在頂柵和底柵之間的襯底中的溝道區(qū)，216是將各柵與所述漏區(qū)、源區(qū)、溝道區(qū)絕緣的柵絕緣膜。在該MOS晶體管中，頂柵213和底柵214沿水平方向分別設(shè)置在襯底上下，該頂柵213和底柵214中夾著溝道區(qū)215，MOS晶體管成為雙柵構(gòu)造。在該雙柵構(gòu)造中，處于MOS晶體管頂柵213正下方的底柵214作為背柵而存在。因此，可以期待溝道區(qū)215的耗盡、短溝道效應(yīng)的降低，驅(qū)動(dòng)力的提高等。但是，在這種情況下，當(dāng)形成背柵214和其表面的柵絕緣膜216后，必須形成成為晶體管元件區(qū)的單晶層，但其加工困難，難以提高器件的可靠性。圖45表示雙柵構(gòu)造的MOS晶體管的另一個(gè)現(xiàn)有例。圖中，221是襯底中的漏區(qū)，222是襯底中的源區(qū)，223及224是沿垂直方向分別設(shè)置在襯底中的頂柵和底柵，225是夾在所述各柵之間的襯底中的溝道區(qū)，并形成將各柵與所述漏區(qū)、源區(qū)、溝道區(qū)絕緣的柵絕緣膜(未圖示)。在該MOS晶體管中，頂柵223和底柵224沿垂直方向分別設(shè)置在襯底左右，溝道區(qū)225夾在該頂柵223和底柵224間，MOS晶體管成為雙柵構(gòu)造。但是，這種雙柵構(gòu)造需要加工不同高度的柵，縱型的雜質(zhì)導(dǎo)入等，加工困難。上述的任一個(gè)現(xiàn)有例的雙柵構(gòu)造加工都困難。因此，期待一種可以用比較容易的加工法實(shí)現(xiàn)、可期待有與雙柵構(gòu)造的MOS晶體管同樣效果的MOS晶體管的構(gòu)造。但是，以往對(duì)于將1個(gè)晶體管作為存儲(chǔ)單元的DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)有以下提出的種種建議。1)JOHNE.LEISS等的”DRAMDesignUsingtheTaper-IsolatedDynamicCell”(IEEEJOURNALOFSOLID-STATECIRCUITS.VOL.SC-17，NO.2APRIL1982pp337-344)2)特開平3-171768號(hào)公報(bào)3)MarnixR.Tack等的”TheMultistableCharge-ControlledMemoryEffectinSOIMOSTransistorsatLowTemperatures”(IEEETRANSACTIONSONELECTRONDEVICESVOL.37，MAY.1990，pp1373-1382)4)Hsing-jenWann等的”AcapacitorlessDRAMCellonSOISubstrate”(IEDM93，pp635-638)1)的存儲(chǔ)單元采用埋置溝道構(gòu)造的MOS晶體管構(gòu)成。利用在元件隔離絕緣膜的錐部形成的寄生晶體管，進(jìn)行表面反型層的充放電，與該充放電對(duì)應(yīng)地存儲(chǔ)二進(jìn)制數(shù)據(jù)。2)的存儲(chǔ)單元采用阱隔離的MOS晶體管，把通過MOS晶體管的阱電位決定的閾值作為二進(jìn)制數(shù)據(jù)。3)的存儲(chǔ)單元由SOI襯底上的MOS晶體管構(gòu)成。利用從SOI襯底側(cè)施加大的負(fù)電壓產(chǎn)生的界面部的空穴聚積，與該空穴的放出、注入對(duì)應(yīng)地存儲(chǔ)二進(jìn)制數(shù)據(jù)。4)的存儲(chǔ)單元由SOI襯底上的MOS晶體管構(gòu)成。MOS晶體管在構(gòu)造上為一體，在漏擴(kuò)散層的表面重疊地形成相反導(dǎo)電類型層，成為寫入用PMOS晶體管和讀出用NMOS晶體管實(shí)質(zhì)上組合成一體的構(gòu)造。以NMOS晶體管的襯底區(qū)域作為浮置的節(jié)點(diǎn)，通過其電位存儲(chǔ)二進(jìn)制數(shù)據(jù)。但是，由于(1)的構(gòu)造復(fù)雜、利用寄生晶體管，在特性的控制性方面存在難點(diǎn)。2)的構(gòu)造簡(jiǎn)單，但晶體管的漏、源共同與信號(hào)線連接，需要進(jìn)行電位控制。而且，由于是阱隔離，單元尺寸大，并且不能進(jìn)行每位的改寫。在3)中，需要從SOI襯底側(cè)進(jìn)行電位控制，因而不能對(duì)每位進(jìn)行改寫，存在控制性方面的難點(diǎn)。4)需要特殊的晶體管構(gòu)造，而且由于在存儲(chǔ)單元中需要字線、寫位線、讀位線、清除線，因而信號(hào)線數(shù)目多。
發(fā)明內(nèi)容本發(fā)明的半導(dǎo)體器件的第1特征在于，包括MOS晶體管的漏源區(qū)，形成在半導(dǎo)體襯底的表層部；柵絕緣膜，形成在所述半導(dǎo)體襯底的所述漏·源區(qū)之間的溝道區(qū)的表面上；柵電極，形成在所述柵絕緣膜上；多個(gè)溝型元件隔離區(qū)，在所述半導(dǎo)體襯底的表層部形成的多個(gè)溝的內(nèi)壁上形成絕緣膜；以及背柵電極導(dǎo)電體，被埋入在所述多個(gè)溝型元件隔離區(qū)中的至少一部分溝型元件隔離區(qū)的所述溝內(nèi)部，通過施加規(guī)定的電壓使所述MOS晶體管的所述溝道區(qū)以下的區(qū)域耗盡。本發(fā)明的半導(dǎo)體器件的第2特征在于，包括存儲(chǔ)單元陣列，由在半導(dǎo)體襯底上形成的存儲(chǔ)單元用的多個(gè)MOS晶體管的排列構(gòu)成；周邊電路區(qū)域，形成在所述半導(dǎo)體襯底上；多個(gè)溝型元件隔離區(qū)，通過在各個(gè)所述存儲(chǔ)單元陣列及周邊電路區(qū)域中，在所述半導(dǎo)體襯底的表層部形成的溝的內(nèi)壁上形成絕緣膜而形成；以及背柵電極導(dǎo)電體，被埋入在所述存儲(chǔ)單元及周邊電路區(qū)域的多個(gè)所述溝型元件隔離區(qū)中的至少一部分溝型元件隔離區(qū)的溝內(nèi)部并通過施加規(guī)定的電壓，使所述MOS晶體管的所述溝道區(qū)以下的區(qū)域耗盡。本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的特征在于包括縱向MOS晶體管，所述縱向MOS晶體管包括半導(dǎo)體襯底；在該半導(dǎo)體襯底上劃分為溝道區(qū)的第1導(dǎo)電類型的元件區(qū)；以夾置該元件區(qū)的方式形成的、在第1及第2溝槽中埋入且與所述元件區(qū)的側(cè)面對(duì)置的第1及第2柵電極；在所述元件區(qū)和第1及第2柵電極之間設(shè)置的第1及第2柵絕緣膜；在所述元件區(qū)的表面形成的第2導(dǎo)電類型的漏區(qū)；和在所述半導(dǎo)體襯底的規(guī)定深度位置上埋入的第2導(dǎo)電類型的源區(qū)。本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的制造方法的特征在于，在半導(dǎo)體襯底上形成由元件隔離絕緣膜劃分的元件形成區(qū)，在所述半導(dǎo)體襯底中離子注入雜質(zhì)，形成與所述元件形成區(qū)的底部相接的源區(qū)，在所述元件形成區(qū)中以規(guī)定距離形成至少兩個(gè)溝槽，在由兩個(gè)所述溝槽夾置的元件區(qū)的側(cè)面形成柵絕緣膜，在所述各溝槽中埋入第1及第2柵電極，在所述元件區(qū)的表面形成漏區(qū)。圖1是表示本發(fā)明第一實(shí)施例的MOS晶體管的平面布局的一個(gè)例子的圖。圖2是沿圖1中II-II線剖切的溝道長(zhǎng)度方向的剖面圖。圖3是沿圖1中III-III線剖切的溝道寬度方向的剖面圖。圖4是表示將在圖3中的STI(淺溝槽隔離)的元件隔離區(qū)的溝內(nèi)部埋入的多晶硅引出而獲得接觸部的構(gòu)造的一個(gè)例子的剖面圖。圖5是表示第一實(shí)施例的變形例的MOS晶體管的溝道寬度方向的剖面圖。圖6是表示第二實(shí)施例的MOS晶體管的溝道長(zhǎng)度方向的剖面圖。圖7是表示第二實(shí)施例的沿MOS晶體管的溝道寬度方向剖切的一個(gè)例子的剖面圖。圖8是表示將在圖7中的元件隔離區(qū)的溝內(nèi)部埋入的多晶硅引出而獲得接觸部的構(gòu)造的一個(gè)例子的剖面圖。圖9是表示第二實(shí)施例的變形例的MOS晶體管的溝道寬度方向的剖面圖。圖10是表示第三實(shí)施例的MOS晶體管的溝道寬度方向的剖面圖。圖11是表示將在圖7中的元件隔離區(qū)的溝內(nèi)部埋入的多晶硅引出而獲得接觸部的構(gòu)造的一個(gè)例子的剖面圖。圖12是表示第三實(shí)施例的變形例的MOS晶體管的溝道寬度方向的剖面圖。圖13是第四實(shí)施例的TICell陣列的平面布局的一個(gè)例子的圖。圖14是沿圖13中XIVA-XIVA線的TICell溝道長(zhǎng)度方向(與位線平行的方向)剖切的剖面圖。圖15是沿圖13中XVB-XVB線的TICell溝道寬度方向(與柵平行的方向)剖切的剖面圖。圖16是表示在第四實(shí)施例的變形例中TICell陣列的平面布局的一個(gè)例子的圖。圖17是沿圖16中XVII-XVII線剖切的TICell溝道長(zhǎng)度方向(與位線平行的方向)的剖面圖。圖18是在第五實(shí)施例中沿TICell的溝道長(zhǎng)度方向剖切的剖面圖。圖19是在第五實(shí)施例中TICell的沿溝道寬度方向剖切的剖面圖。圖20是表示將在圖19中的元件隔離區(qū)的溝內(nèi)部埋入的多晶硅引出而獲得接觸部的構(gòu)造的一個(gè)例子的剖面圖。圖21是在第五實(shí)施例的變形例中TICell的沿溝道寬度方向剖切的剖面圖。圖22是表示將在圖21中的元件隔離區(qū)的溝內(nèi)部埋入的多晶硅引出而獲得接觸部的構(gòu)造的一個(gè)例子的剖面圖。圖23是在第六實(shí)施例中TICell的溝道長(zhǎng)度方向的剖面圖。圖24是使用SOI襯底說明本發(fā)明的DRAM單元原理構(gòu)造的剖面圖。圖25是用于說明該DRAM單元的工作原理的特性圖。圖26是說明不使用SOI襯底的本發(fā)明的DRAM單元的原理構(gòu)造的平面圖。圖27A是圖26的XXVIIA-XXVIIA的剖面圖。圖27B是圖26的XXVIIB-XXVIIB的剖面圖。圖27C是圖26的XXVIIC-XXVIIC的剖面圖。圖28是表示本發(fā)明實(shí)施例的DRAM單元構(gòu)成的平面圖。圖29A是圖28的XXVIIIA-XXVIIIA的剖面圖。圖29B是圖28的XXVIIIB-XXVIIIB的剖面圖。圖29C是圖28的XXVIIIC-XXVIIIC的剖面圖。圖30是表示根據(jù)本發(fā)明實(shí)施例DRAM單元陣列的構(gòu)成的平面圖。圖31A是圖30的XXXIA-XXXIA的剖面圖。圖31B是圖30的XXXIB-XXXIB的剖面圖。圖31C是圖30的XXXIC-XXXIC的剖面圖。圖32是表示本發(fā)明的其他實(shí)施例DRAM單元陣列構(gòu)成的平面圖。圖33A是圖32的XXXIIIA-XXXIIIA的剖面圖。圖33B是圖32的XXXIIIB-XXXIIB的剖面圖。圖33C是圖32的XXXIIIC-XXXIIIC的剖面圖。圖34A是表示在圖32的XXXIIIA-XXXIIIA剖面處的元件隔離溝形成工序的圖。圖34B是表示在圖32的XXXIIIB-XXXIIIB剖面處的元件隔離溝形成工序的圖。圖35A是表示在圖32的XXXIIIA-XXXIIIA剖面處的元件隔離絕緣膜埋入工序的圖。圖35B是表示在圖32的XXXIIIB-XXXIIIB剖面處的元件隔離絕緣膜埋入工序的圖。圖36A是表示在圖32的XXXIIIA-XXXIIIA剖面處的源擴(kuò)散層形成工序的圖。圖36B是表示在圖32的XXXIIIB-XXXIIIB剖面處的源擴(kuò)散層形成工序的圖。圖37A是表示在圖32的XXXIIIA-XXXIIIA剖面處的柵埋入用溝槽形成工序的圖。圖37B是表示在圖32的XXXIIIB-XXXIIIB剖面處的柵埋入用溝槽形成工序的圖。圖38A是表示在圖32的XXXIIIA-XXXIIIA剖面處的柵埋入工序的圖。圖38B是表示在圖32的XXXIIIB-XXXIIIB剖面處的柵埋入工序的圖。圖39A是表示在圖32的XXXIIIA-XXXIIIA剖面處的字線及反字線的構(gòu)圖工序的圖。圖39B是表示在圖32的XXXIIIB-XXXIIIB剖面處的字線及反字線的構(gòu)圖工序的圖。圖40A是表示在圖32的XXXIIIA-XXXIIIA剖面處的字線及反字線的側(cè)壁絕緣膜形成和漏擴(kuò)散層形成工序的圖。圖40B是表示在圖32的XXXIIIB-XXXIIB剖面處的字線及反字線的側(cè)壁絕緣膜形成和漏擴(kuò)散層形成工序的圖。圖41是其他實(shí)施例中與圖31A對(duì)應(yīng)的剖面圖。圖42是其他實(shí)施例中與圖33A對(duì)應(yīng)的剖面圖。圖43是通過其他實(shí)施例與圖33A對(duì)應(yīng)的剖面圖。圖44是表示雙柵器件構(gòu)造的已有例子的剖面圖。圖45是表示雙柵器件構(gòu)造的其他已有例子的剖面圖。圖46A是表示公知的TICell的剖面構(gòu)造的圖。圖46B是表示圖46A所示的公知的TICell的襯底區(qū)域平面內(nèi)的電位分布的圖。圖46C是表示圖46A所示的公知的TICell的襯底區(qū)域深度方向的電位分布的圖。圖46D是表示圖46A所示的公知的TICell的襯底區(qū)域深度方向的雜質(zhì)濃度分布的圖。圖47A是表示已有的以由1晶體管·1電容器形成的存儲(chǔ)單元構(gòu)成陣列的動(dòng)態(tài)型存儲(chǔ)器(1-TDRAM)的電流路徑的電路圖。圖47B是表示以圖46A中所示的TICell構(gòu)成陣列的動(dòng)態(tài)型存儲(chǔ)器(TIDRAM)的電流路徑的電路圖。具體實(shí)施例方式以下參照?qǐng)D面詳細(xì)說明本發(fā)明的實(shí)施例。第一實(shí)施例圖1表示本發(fā)明第一實(shí)施例的MOS晶體管的平面圖。圖2表示圖1的MOS晶體管的，沿圖1中的II-II線即沿溝道長(zhǎng)度方向剖切的剖面構(gòu)造的一個(gè)例子。圖3表示圖1的MOS晶體管的、沿圖1中的III-III線即沿溝道寬度方向剖切的剖面構(gòu)造的一個(gè)例子。在圖1至圖3中，10為半導(dǎo)體襯底，11和12是在半導(dǎo)體襯底的表層內(nèi)有選擇地形成的MOS晶體管的漏區(qū)和源區(qū)，13是在半導(dǎo)體襯底10表面上形成的柵絕緣膜，14是所述漏區(qū)/源區(qū)之間的溝道區(qū)，15是在所述溝道區(qū)14上通過柵絕緣膜13形成的柵電極，16是覆蓋所述柵電極15而形成的例如由氮化硅膜構(gòu)成的柵保護(hù)膜，17是在半導(dǎo)體襯底10上形成的層間絕緣膜，18是與漏區(qū)11接觸的漏布線，18a是漏接觸部，19是與源區(qū)12接觸的源布線，19a是源接觸部。而且，20是沿MOS晶體管溝道區(qū)14的溝道長(zhǎng)度方向形成的所謂淺溝槽隔離(STI)的元件隔離區(qū)，設(shè)置在從溝道寬度方向的兩側(cè)夾置MOS晶體管的溝道區(qū)14的位置上。在元件隔離區(qū)20中，在淺溝表面上形成薄絕緣膜21，在表面形成了薄絕緣膜21的該淺溝內(nèi)埋入導(dǎo)電體22(例如多晶硅)。例如通過通路接觸部(圖未示)從上部布線(圖未示)向?qū)щ婓w22提供規(guī)定的電位。而且，22a為導(dǎo)電體22與上部布線的接觸部?？梢允┘影雽?dǎo)體襯底10的偏置電位，也可以不施加。上述第一實(shí)施例的MOS晶體管與已有MOS晶體管相比，基本構(gòu)造(即漏·源區(qū)、溝道區(qū)、柵絕緣膜、柵電極所形成的構(gòu)造)相同。但是，元件隔離區(qū)20的構(gòu)造不同。即，在本實(shí)施例中，元件隔離區(qū)20形成為在溝內(nèi)導(dǎo)電體22被薄絕緣膜21包圍并埋入在其中。而且，在MOS晶體管工作時(shí)，以下述的方式向該導(dǎo)電體22提供規(guī)定的電位。在已有例子中，在溝內(nèi)全部區(qū)域中埋入絕緣膜。在這點(diǎn)上與已有例不同。圖4表示半導(dǎo)體器件的剖面，示出圖1至圖3所示MOS晶體管沿溝道寬度方向規(guī)則地排列多個(gè)的晶體管陣列區(qū)域及周邊區(qū)域。圖4概略示出了用于獲得與導(dǎo)電體22接觸的接觸部的構(gòu)成，該接觸部用于對(duì)圖1至圖3中元件隔離區(qū)20的導(dǎo)電體22提供電位。在該構(gòu)成中，通過在襯底10上形成的用于電極引出的上部布線(例如多晶硅)41，向周邊區(qū)域引出對(duì)元件隔離絕緣膜區(qū)域20的導(dǎo)電體22接通，再通過導(dǎo)電栓塞43，獲得導(dǎo)電體22與背柵電極42的接觸部。即，在圖4中，將覆蓋各元件隔離區(qū)20中的導(dǎo)電體22的氧化膜21在所述導(dǎo)電體22的上面的一部分中開有開口。并且，導(dǎo)電體22在開口部中與襯底10上形成的電極引出用的上部布線41連接。上部布線41被延伸形成到晶體管陣列區(qū)域的周邊區(qū)域，在周邊區(qū)域上通過導(dǎo)電栓塞43與背柵電極42連接。由此，得到導(dǎo)電體22和上方背柵電極42的接觸部。并且，18是晶體管陣列區(qū)域的MOS晶體管漏電極，44為柵布線，45是在晶體管陣列區(qū)域的周邊區(qū)域中與上述柵布線44接觸的柵電極。46是在晶體管陣列區(qū)域的周邊區(qū)域中形成的STI型元件隔離區(qū)，在其溝內(nèi)埋入了絕緣膜。并且，所述柵布線44由摻雜了高濃度雜質(zhì)的多晶硅形成。導(dǎo)電體22和上部布線41也摻雜了高濃度雜質(zhì)，以便不耗盡。如上所述，在第1實(shí)施例的MOS晶體管中，在元件隔離區(qū)20的溝槽內(nèi)埋入了導(dǎo)電體22，該元件隔離區(qū)20以沿溝道寬度方向從兩側(cè)夾置有源區(qū)14的形態(tài)來設(shè)置，該導(dǎo)電體22具有作為MOS晶體管的背柵電極的功能。結(jié)果，第1實(shí)施例的MOS晶體管具有與作為下一代高性能MOS晶體管研究的雙柵構(gòu)造同樣的柵構(gòu)造。根據(jù)該第一實(shí)施例的構(gòu)造，通過比較容易的加工方法，可實(shí)現(xiàn)MOS晶體管溝道區(qū)的耗盡，MOS晶體管襯底區(qū)域的浮置溝道區(qū)域化，可預(yù)期MOS晶體管特性的提高。第一實(shí)施例的變形例在第1實(shí)施例中，在MOS晶體管溝道寬度方向的兩側(cè)設(shè)置的元件隔離區(qū)20的任一側(cè)中，通過氧化膜21埋入背柵電極導(dǎo)電體22，但不限于此，如圖5所示那樣改變構(gòu)造也可以。圖5表示有關(guān)第1實(shí)施例的變形例子的MOS晶體管的溝道寬度方向的剖面構(gòu)造，與圖3相同的部分附以相同標(biāo)號(hào)。即，在以沿MOS晶體管溝道寬度方向從兩側(cè)夾置有源區(qū)域的方式設(shè)置的兩個(gè)元件隔離區(qū)20中的一個(gè)元件隔離區(qū)(元件隔離區(qū)的溝)內(nèi)，通過氧化膜20埋入背柵電極導(dǎo)電體22。即，與第1實(shí)施例同樣，在兩個(gè)元件隔離區(qū)20中的一個(gè)元件隔離區(qū)的溝內(nèi)，在溝的內(nèi)壁上形成氧化膜21，在形成了該氧化膜21的溝內(nèi)埋入背柵電極導(dǎo)電體22。但是，在另一個(gè)元件隔離區(qū)20中，其溝的內(nèi)部只埋入氧化膜21，不設(shè)置導(dǎo)電體22。這一點(diǎn)與第1實(shí)施例不同。在將MOS晶體管的溝道區(qū)耗盡這一點(diǎn)上，如第1實(shí)施例那樣，在溝道寬度方向的兩側(cè)設(shè)置的各元件隔離區(qū)20中埋入背柵電極導(dǎo)電體22的構(gòu)造有優(yōu)勢(shì)，但在電路設(shè)計(jì)或加工方面，如該變形例那樣，也存在希望只在沿溝道寬度方向在兩側(cè)設(shè)置的元件隔離區(qū)20的一個(gè)中埋入背柵電極導(dǎo)電體22的情況。而且，在上述第1實(shí)施例及變形例的MOS晶體管中，難以產(chǎn)生耗盡層的耗盡層(depletionlayer)寬度Y用下式表示Y＝[2ε(Vg+Vbi/qND)]1/2因而，在只在沿溝道寬度方向在兩側(cè)設(shè)置的一個(gè)元件隔離區(qū)20中埋入背柵電極導(dǎo)電體22的情況下，MOS晶體管溝道寬度W需小于Y，在溝道寬度方向的兩側(cè)設(shè)置的各元件隔離區(qū)20中都埋入背柵電極導(dǎo)電體22的情況下，MOS晶體管溝道寬度W需小于2Y。而且，在元件隔離區(qū)20的溝內(nèi)壁形成的氧化膜21的深度需比MOS晶體管的漏區(qū)11、源區(qū)12的深度深。在元件隔離區(qū)20的溝內(nèi)部埋入的背柵電極用導(dǎo)電體22的深度與MOS晶體管的溝道區(qū)14的深度相比需足夠深，或者大致與元件隔離區(qū)的深度相同。而且，為了提高M(jìn)OS晶體管的特性，柵絕緣膜13的厚度最好形成得充分薄，但在挖掘元件隔離區(qū)20的溝時(shí)，由于腐蝕損壞而使溝的壁面凹凸變多，存在MOS晶體管耐壓降低的傾向。從防止耐壓降低的觀點(diǎn)出發(fā)，使元件隔離區(qū)20的溝內(nèi)壁上形成的氧化膜21被形成得與所述柵絕緣膜13相比足夠厚，或者也可以使用SiN膜等其他材料，代替所述氧化膜21作為元件隔離區(qū)20的溝內(nèi)壁的絕緣膜。第2實(shí)施例圖6表示第2實(shí)施例的MOS晶體管溝道長(zhǎng)度方向的剖面構(gòu)造的一個(gè)例子。圖7表示第2實(shí)施例的MOS晶體管溝道寬度方向的剖面構(gòu)造的一個(gè)例子。第2實(shí)施例的MOS晶體管與第1實(shí)施例的MOS晶體管相比，基本構(gòu)造沒有變化，但在使用SOI(絕緣體基硅)襯底作為半導(dǎo)體襯底這一點(diǎn)上不同，由于其他方面相同，所以在與圖2及圖3對(duì)應(yīng)的部分附以與圖2和圖3相同的標(biāo)號(hào)。SOI襯底60在支撐用半導(dǎo)體襯底61上形成的絕緣膜(Box氧化膜)62上形成有硅層63，在硅層63的表層部有選擇地形成MOS晶體管的漏區(qū)11和源區(qū)12。而且，設(shè)置在從沿溝道寬度方向的兩側(cè)夾置MOS晶體管溝道區(qū)14的位置上的元件隔離區(qū)20形成為其溝達(dá)到所述Box氧化膜62內(nèi)的深度。圖8表示半導(dǎo)體器件的剖面，示出圖6和圖7所示MOS晶體管沿溝道的寬度方向規(guī)則地排列多個(gè)的晶體管陣列區(qū)域和周邊區(qū)域。圖8概略示出了用于獲得與導(dǎo)電體22接觸的接觸部的構(gòu)成，該接觸部用于給圖6和圖7中的元件隔離區(qū)20的導(dǎo)電體22提供電位。在該構(gòu)成中，通過襯底60上形成的電極引出用上部布線(例如多晶硅)41，向周邊區(qū)域引出與元件隔離絕緣膜區(qū)域20的導(dǎo)電體22導(dǎo)通的部分，再通過導(dǎo)電栓塞43，獲得導(dǎo)電體22與背柵電極42的接觸部。即，在圖8中，覆蓋各元件隔離區(qū)20的導(dǎo)電體22的氧化膜21在所述導(dǎo)電體22的上表面的一部分中開有開口。并且，導(dǎo)電體22在開口部中與襯底60上形成的電極引出用的上部布線41連接。上部布線41被形成為延伸到晶體管陣列區(qū)域的周邊區(qū)域，在周邊區(qū)域上通過導(dǎo)電栓塞43與背柵電極42連接。由此，得到導(dǎo)電體22和上方背柵電極42的接觸部。并且，18是晶體管陣列區(qū)域的MOS晶體管漏電極，44為柵布線，45是在晶體管陣列區(qū)域的周邊區(qū)域中與上述柵布線44接觸的柵電極。46是在晶體管陣列區(qū)域的周邊區(qū)域中形成的STI型元件隔離區(qū)，在其溝內(nèi)埋入了絕緣膜。并且，所述柵布線44由摻雜了高濃度雜質(zhì)的多晶硅形成。導(dǎo)電體22和上部布線41也摻雜了高濃度雜質(zhì)，以便不耗盡。如上所述，與第1實(shí)施例的MOS晶體管同樣，在第2實(shí)施例的MOS晶體管中，也在以沿溝道寬度方向從兩側(cè)夾置有源區(qū)域14的形式設(shè)置的元件隔離區(qū)20的溝內(nèi)埋入了導(dǎo)電體22，該導(dǎo)電體22作為MOS晶體管的背柵電極而起作用。而且，在本實(shí)施例中，由于使用SOI襯底60，所以在性能方面，可以預(yù)期高速化、低功耗化、無襯底偏置效應(yīng)、無閂鎖等的效果，而且在工藝方面，可期待不需要阱區(qū)帶來的工序簡(jiǎn)化、芯片面積縮小等效果。而且，由于可使MOS晶體管的襯底區(qū)域完全浮置溝道區(qū)域化，減少了短溝道效應(yīng)，可期待驅(qū)動(dòng)力的提高等，實(shí)現(xiàn)與雙柵構(gòu)造的MOS晶體管同樣的特性提高。第2實(shí)施例的變形例圖9表示有關(guān)第2實(shí)施例的變形例子的MOS晶體管的溝道寬度方向的剖面構(gòu)造，與圖7中相同的部分附以相同標(biāo)號(hào)。即，在以MOS晶體管溝道寬度方向上從兩側(cè)夾置有源區(qū)域的方式設(shè)置的兩個(gè)元件隔離區(qū)20中的一個(gè)元件隔離區(qū)的溝內(nèi)，通過氧化膜21埋入背柵電極導(dǎo)電體22。即，與第2實(shí)施例同樣，在兩個(gè)元件隔離區(qū)20中的一個(gè)元件隔離區(qū)的溝內(nèi)，在溝的內(nèi)壁上形成氧化膜21，在形成了該氧化膜21的溝內(nèi)埋入背柵電極導(dǎo)電體22。但是，在另一個(gè)元件隔離區(qū)20中，該溝的內(nèi)部只埋入氧化膜21，不設(shè)置導(dǎo)電體22。這一點(diǎn)與第1實(shí)施例不同。在將MOS晶體管的溝道區(qū)耗盡這一點(diǎn)上，如第2實(shí)施例那樣，在溝道寬度方向的兩側(cè)設(shè)置的各元件隔離區(qū)20中埋入背柵電極導(dǎo)電體22的構(gòu)造有優(yōu)勢(shì)，但在電路設(shè)計(jì)或加工方面，如本變形例那樣，也存在希望只在沿溝道寬度方向的兩側(cè)設(shè)置的元件隔離區(qū)20的一個(gè)中埋入背柵電極導(dǎo)電體22的情況。第3實(shí)施例圖10表示有關(guān)第3實(shí)施例的MOS晶體管溝道寬度方向的剖面構(gòu)造的一個(gè)例子。圖11是表示將圖10中的元件隔離區(qū)20的溝槽內(nèi)部埋入的導(dǎo)電體22引出，獲得接觸部的構(gòu)造的一個(gè)例子的剖面圖，與圖8相同的部分附以相同標(biāo)號(hào)。第3實(shí)施例的MOS晶體管與第2實(shí)施例的MOS晶體管相比，不同在于(1)如圖11所示，在支撐用半導(dǎo)體襯底61的表層部形成阱區(qū)64，(2)如圖10、11所示，使背柵電極導(dǎo)電體22與襯底60的阱區(qū)64接觸，而其他方面相同。即，在圖11中，覆蓋與各元件隔離區(qū)20的導(dǎo)電體22的氧化膜21在所述導(dǎo)電體22的下面開有開口。并且，導(dǎo)電體22在該開口部中與襯底60的阱區(qū)64連接。并且，從背柵電極42開始，經(jīng)導(dǎo)電栓塞43和在周邊區(qū)域的上述元件隔離區(qū)20內(nèi)的導(dǎo)電體22，形成到阱區(qū)64通電路徑，由此通過該阱區(qū)64向晶體管陣列區(qū)域和周邊區(qū)域的各元件隔離區(qū)20內(nèi)的導(dǎo)電體22同時(shí)提供的背柵電位。即，對(duì)在周邊區(qū)域的元件隔離區(qū)20的氧化膜21的上部進(jìn)行開口，通過該開口將導(dǎo)電栓塞43與該元件隔離區(qū)20內(nèi)的導(dǎo)電體22連接。另一方面，在導(dǎo)電栓塞43上連接背柵電極42，由此，背柵電極42通過導(dǎo)電栓塞43及在周邊區(qū)域的所述元件隔離區(qū)20內(nèi)的導(dǎo)電體22與阱區(qū)64電連接。由此，可以從背柵電極42經(jīng)阱區(qū)64，向晶體管陣列區(qū)域和周邊區(qū)域的各元件隔離區(qū)20內(nèi)的導(dǎo)電體22同時(shí)提供背柵電位。本實(shí)施例的構(gòu)造由于不必特別考慮布線的引回、電阻的增加等，所以在對(duì)晶體管陣列區(qū)域和周邊區(qū)域的任一個(gè)的元件隔離絕緣膜區(qū)域20的溝內(nèi)部的導(dǎo)電體22只提供同樣背柵電位就可以的情況下是有用的。第3實(shí)施例的變形例在第3實(shí)施例中，在MOS晶體管的溝道寬度方向上在兩側(cè)設(shè)置的元件隔離區(qū)20的溝內(nèi)部通過氧化膜21埋入背柵電極導(dǎo)電體22，但如圖12所示，也可以將其改變?yōu)樵贛OS晶體管的溝道寬度方向上在兩側(cè)設(shè)置的元件隔離區(qū)20中的一個(gè)元件隔離區(qū)的溝內(nèi)部，通過氧化膜21埋入背柵電極導(dǎo)電體22，在另一個(gè)元件隔離區(qū)的溝內(nèi)部全部埋入氧化膜21的構(gòu)造。第4實(shí)施例在動(dòng)態(tài)型存儲(chǔ)器中，為縮小已有的由1晶體管·1電容器形成的存儲(chǔ)單元圖形尺寸，提出了例如在IEEETrans.ElectronDevices.ED-29No.4，April1982中所披露的由1個(gè)MOS晶體管的圖形尺寸所構(gòu)成的TICell。該TICell具有例如圖46A、圖46B、圖46C、圖46D所示的剖面構(gòu)造、襯底區(qū)域平面內(nèi)的電位分布、襯底區(qū)域深度方向的電位分布及雜質(zhì)濃度分布。即，具有縱向PNP晶體管的構(gòu)造，通過在柵電極下的P型雜質(zhì)區(qū)中保持空穴，使MOS晶體管的閾值改變，從而可以讀寫ON、OFF數(shù)據(jù)。圖47A為表示已有的以由1晶體管·1電容器形成的存儲(chǔ)單元構(gòu)成陣列的動(dòng)態(tài)型存儲(chǔ)器(1-TDRAM)的電流路徑的電路圖，圖47B為以圖46A所示TI-Cell構(gòu)成陣列的動(dòng)態(tài)型存儲(chǔ)器(TIDRAM)的電流路徑的電路圖。在TIDRAM中，WL為與同一行TICell的各柵共同連接的字線，GL為與同一行TICell的各漏共同連接的柵方向線，BL為與同一列TICell的各源共同連接的位線。TICell在柵電極251、例如多晶硅柵(polygate)電極下的P型雜質(zhì)區(qū)及n型雜質(zhì)區(qū)與元件隔離區(qū)(例如SiO2)252相接的部分處產(chǎn)生雜質(zhì)分布不匹配部分，存在誤動(dòng)作的可能性。例如假定PNP晶體管的n型雜質(zhì)區(qū)的濃度變少，產(chǎn)生短路的情況。這里，將本發(fā)明用于TICell的第4實(shí)施例的方式為在作為TICell的元件隔離區(qū)形成的元件隔離區(qū)的溝內(nèi)部中形成背柵電極，并施加電位。由此，通過在PNP晶體管不導(dǎo)通時(shí)持續(xù)正常動(dòng)作而變得對(duì)于器件有利。而且，TICell中，在柵電極251下的p型雜質(zhì)區(qū)中保持空穴，但在存在用于在元件隔離區(qū)的橫向的電荷保持的電容的情況下，該電容對(duì)這種電荷的保持也是有效的。圖13表示有關(guān)第四實(shí)施例的TICell按行列排列的陣列的平面圖的一個(gè)例子，在位線方向相鄰TICell通過元件隔離區(qū)30隔離。圖14表示沿圖13中XIV-XIV線的TICell溝道長(zhǎng)度方向的剖面構(gòu)造的一個(gè)例子。圖15表示沿圖13中XV-XV線的TICell溝道寬度方向的剖面構(gòu)造的一個(gè)例子。在圖13至圖15中，10為半導(dǎo)體襯底，11和12是在半導(dǎo)體襯底的表層部選擇形成的TI-Cell的漏區(qū)和源區(qū)，13是在半導(dǎo)體襯底表面上形成的柵絕緣膜。14是所述漏區(qū)/源區(qū)之間的溝道區(qū)，15是在所述溝道區(qū)14上通過所述柵絕緣膜13形成的例如由多晶硅膜構(gòu)成的柵電極(字線的一部分)，16為是覆蓋所述柵電極15而形成的例如由氮化硅膜構(gòu)成的柵保護(hù)膜，17是在半導(dǎo)體襯底10上形成的層間絕緣膜。GL是與所述漏區(qū)接觸的柵方向線，BL是與所述源區(qū)接觸的位線，CB是位線的接觸部。20是設(shè)置在包圍沿位線方向排列的多個(gè)TI-Cell位置上的由STI構(gòu)成的元件隔離區(qū)，在其溝的內(nèi)部埋入導(dǎo)電體(例如多晶硅)22，該導(dǎo)電體22與背柵連接，被提供規(guī)定的電位。第4實(shí)施例的變形例圖16表示有關(guān)第4實(shí)施例的變形例的TI-Cell規(guī)則排列的陣列的平面布局的一個(gè)例子。該平面布局在沿位線方向相鄰TI-Cell中共有漏區(qū)11和與其接觸的柵方向線GL，通過沿與位線平行的方向相鄰的TI-Cell由上述共有漏區(qū)11隔離，位線方向的尺寸縮小。圖17表示沿圖16中XVII-XVII線TI-Cell溝道長(zhǎng)度方向的剖面構(gòu)造的一個(gè)例子。在此，例如p型半導(dǎo)體襯底10的表層部選擇形成由n型雜質(zhì)擴(kuò)散層構(gòu)成的漏區(qū)11和源區(qū)12，與在第4實(shí)施例中說明的表示TI-Cell的溝道長(zhǎng)度方向的剖面構(gòu)造的圖14相同的部分附以相同標(biāo)號(hào)。在圖13至圖15所示的第4實(shí)施例及圖16及圖17所示的其變形例中，在元件隔離區(qū)20的溝內(nèi)部埋入的背柵電極用導(dǎo)電體22，例如與第1實(shí)施例相同地被引出、從上方制作接觸部(參照?qǐng)D4)，并提供電位。第5實(shí)施例SOI襯底可獲得高性能、低功耗，在邏輯LSI中十分有前途。在第5實(shí)施例中，參照?qǐng)D13將使用與所述第4實(shí)施例同樣TI-Cell的動(dòng)態(tài)型存儲(chǔ)器的陣列及周邊電路部混合安裝在SOI襯底上，可實(shí)現(xiàn)在周邊電路部中配置高性能、低功耗的MOS晶體管的動(dòng)態(tài)型存儲(chǔ)器LSI。圖18表示關(guān)于第5實(shí)施例的TI-Cell的溝道長(zhǎng)度方向的剖面構(gòu)造的一個(gè)例子。圖19表示關(guān)于第5實(shí)施例的TI-Cell的溝道寬度方向的剖面構(gòu)造的一個(gè)例子。圖20是表示將在圖19中的元件隔離區(qū)的溝內(nèi)部埋入的導(dǎo)電體引出從而獲得接觸部的構(gòu)造的一個(gè)例子的剖面圖。圖18和圖19所示的本實(shí)施例的MOS晶體管與圖14和圖15所示第4實(shí)施例的MOS晶體管相比，基本構(gòu)造沒有改變，而在采用作為半導(dǎo)體襯底的SOI(硅-絕緣體)襯底60這一點(diǎn)上有所不同，其他方面相同，所以與圖14和圖15對(duì)應(yīng)的部分附以與圖14和圖15相同的標(biāo)號(hào)。并且，在圖20中，對(duì)于在TI-Cell陣列區(qū)域中形成的元件隔離區(qū)20的溝內(nèi)部的導(dǎo)電體22上連接的電極引出用的上部布線41，在TI-Cell陣列區(qū)域的周邊區(qū)域從上方形成背柵電極42，以便通過導(dǎo)電栓塞43進(jìn)行接觸。第5實(shí)施例的變形例圖21表示有關(guān)第5實(shí)施例的變形例的TI-Cell溝道寬度方向的剖面構(gòu)造的一個(gè)例子。圖22是表示將圖21中的元件隔離區(qū)的溝內(nèi)部埋入的導(dǎo)電體22引出，獲得接觸部的構(gòu)造的一個(gè)例子的剖面圖。相同的部分附以相同標(biāo)號(hào)。圖21及圖22的本實(shí)施例的MOS晶體管與圖19及圖20的第5實(shí)施例的MOS晶體管相比，(1)如圖22所示，在支撐用半導(dǎo)體襯底61的表層部形成阱區(qū)64這一點(diǎn)，(2)如圖21、22所示，使背柵電極導(dǎo)電體22與襯底60的阱區(qū)64接觸這一點(diǎn)上不同，其他方面相同。即，在圖22中，覆蓋與各元件隔離區(qū)20有關(guān)的導(dǎo)電體22的氧化膜21在所述導(dǎo)電體22的下面開有開口。并且，導(dǎo)電體22在該開口部中與襯底60的阱區(qū)64連接。并且，從背柵電極42開始，經(jīng)導(dǎo)電栓塞43和在周邊區(qū)域的上述元件隔離區(qū)20內(nèi)的導(dǎo)電體22，形成到阱區(qū)64通電路徑，由此通過該阱區(qū)64向晶體管陣列區(qū)域和周邊區(qū)域的各元件隔離區(qū)20內(nèi)的導(dǎo)電體22共同提供的背柵電位。即，對(duì)在周邊區(qū)域的元件隔離區(qū)20的氧化膜21的上部進(jìn)行開口，通過該開口將導(dǎo)電栓塞43與該元件隔離區(qū)20內(nèi)的導(dǎo)電體22連接。另一方面，在導(dǎo)電栓塞43上連接了背柵電極42，由此，背柵電極42通過導(dǎo)電栓塞43及在周邊區(qū)域的所述元件隔離區(qū)20內(nèi)的導(dǎo)電體22與阱區(qū)64電氣連接。由此，可以從背柵電極42經(jīng)阱區(qū)64，向晶體管陣列區(qū)域和周邊區(qū)域的各元件隔離區(qū)20內(nèi)的導(dǎo)電體22共同提供背柵電位。本實(shí)施例的構(gòu)造由于不必特別考慮布線的引回、電阻的增加等，所以在對(duì)晶體管陣列區(qū)域和周邊區(qū)域的任一個(gè)元件隔離絕緣膜區(qū)域20的溝內(nèi)部的導(dǎo)電體22也只提供同樣背柵電位就可以的情況下是有用的。第6實(shí)施例在第6實(shí)施例中，參照?qǐng)D16具有與所述第4實(shí)施例的變形例相同的TI-Cell規(guī)則排列的陣列，使用SOI襯底作為半導(dǎo)體襯底。圖23表示第5實(shí)施例的TI-Cell的溝道長(zhǎng)度方向的剖面構(gòu)造的一個(gè)例子。圖23所示實(shí)施例的MOS晶體管與圖17所示第4實(shí)施例的變形例的MOS晶體管相比，基本構(gòu)造沒有改變，但在采用SOI襯底60作為半導(dǎo)體襯底這一點(diǎn)上有所不同，由于其他方面相同，因而與圖17對(duì)應(yīng)的部分附以與圖17相同的標(biāo)號(hào)。第7實(shí)施例在說明本發(fā)明第7實(shí)施例之前，參照?qǐng)D24，對(duì)電氣浮置的半導(dǎo)體器件進(jìn)行說明的圖24的半導(dǎo)體器件是為由SOI襯底構(gòu)造的N溝道MOS晶體管構(gòu)成的DRAM單元。在該存儲(chǔ)單元中，使用在硅襯底61上形成絕緣膜(Box氧化膜)62、在該絕緣膜62上形成p型硅層63的SOI襯底。在該襯底的硅層63上，通過柵氧化膜13形成柵電極15，在柵電極15上自對(duì)準(zhǔn)地形成源區(qū)12、漏區(qū)11。源區(qū)12、漏區(qū)11形成的深度達(dá)到絕緣膜62。從而，由p型硅層63構(gòu)成的溝道區(qū)14在其溝道寬度方向(與圖面正交的方向)與鄰接區(qū)域的隔離如果由氧化膜進(jìn)行，則溝道寬度方向的側(cè)面通過該氧化膜絕緣隔離，其底面通過絕緣膜62絕緣隔離，溝道長(zhǎng)度方向通過PN結(jié)隔離，從而變成電浮置的狀態(tài)。在該存儲(chǔ)單元為多個(gè)并排列成矩陣的情況下，柵15與字線WL連接，源12與固定電位線(接地電位線)連接，漏11與位線BL連接。在該DRAM單元的操作中，利用與鄰接區(qū)域隔離的即電浮置的溝道區(qū)14的電位控制。即，使DRAM單元的MOS晶體管在5極管區(qū)域工作，由此，從漏區(qū)11向溝道區(qū)14流過大電流，在漏結(jié)附近引起碰撞電離。由此，可以將溝道區(qū)14設(shè)定為保持作為多數(shù)載流子的空穴的第1電位狀態(tài)，該狀態(tài)成為例如數(shù)據(jù)“1”狀態(tài)。另一方面，將漏區(qū)11和p型硅層63之間的pn結(jié)正向偏置，將p型硅層63為更低電位的狀態(tài)做為數(shù)據(jù)“0”狀態(tài)。源區(qū)12保持在固定電位、例如地電位。數(shù)據(jù)“0”、“1”作為溝道區(qū)的電位差，進(jìn)而作為MOS晶體管的閾值電壓差被存儲(chǔ)。即，通過空穴累積而使溝道區(qū)電位高的數(shù)據(jù)“1”狀態(tài)的門限電壓Vth1比數(shù)據(jù)“0”狀態(tài)的閾值電壓Vth0低。為在溝道區(qū)保持累積了作為多數(shù)載流子空穴的“1”數(shù)據(jù)狀態(tài)，需要在字線上施加負(fù)偏置電壓。這種數(shù)據(jù)保持狀態(tài)只要不進(jìn)行相反數(shù)據(jù)的寫入操作(消去)，那么即使進(jìn)行數(shù)據(jù)讀出操作也不改變。即，這種數(shù)據(jù)保持狀態(tài)，如果保持?jǐn)?shù)據(jù)為“0”，則只要不寫入“1”就不改變，另一方面，如果保持?jǐn)?shù)據(jù)為“1”，則只要不寫入“0”就不改變。即，與利用電容器的電荷累積的1晶體管/1電容器的DRAM不同，可以不破壞地進(jìn)行數(shù)據(jù)讀出。就數(shù)據(jù)讀出方式來說可考慮幾種。字線電位VWL和溝道區(qū)電位VB的關(guān)系借助與數(shù)據(jù)“0”、“1”的關(guān)系為如圖25所示那樣。從而，例如，數(shù)據(jù)讀出的第1種方法，利用對(duì)字線WL提供“0”、“1”各自的閾值電壓Vth0、Vth1的中間電位，在“0”數(shù)據(jù)的存儲(chǔ)單元中沒有電流流動(dòng)，在“1”數(shù)據(jù)的存儲(chǔ)單元中電流流動(dòng)這一現(xiàn)象。具體地說，例如，將位線預(yù)充電到規(guī)定的電位VBL，其后驅(qū)動(dòng)字線WL。由此，在“0”數(shù)據(jù)的情況下，位線預(yù)充電電位VBL不變化，在“1”數(shù)據(jù)的情況下，預(yù)充電電位VBL降低。第2種讀出方式，利用由于字線WL升高，對(duì)BL提供電流，與“0”、“1”的導(dǎo)通程度相對(duì)應(yīng)地位線電位的上升速度不同這一現(xiàn)象。具體地說，例如，位線BL被預(yù)充電到0V，字線WL升高，供給位線電流。此時(shí)，通過將位線電位上升的差利用空單元測(cè)出，可以進(jìn)行數(shù)據(jù)的判別。在本發(fā)明中，為選擇性地寫入“0”數(shù)據(jù)，即在通過在多個(gè)存儲(chǔ)單元陣列中所選擇的字線WL和位線BL的電位，使空穴只從所選擇的存儲(chǔ)單元的溝道區(qū)中放出時(shí)，字線WL和溝道區(qū)之間的電容耦合的穩(wěn)定性成為本質(zhì)性的課題。按照數(shù)據(jù)“1”在溝道區(qū)中累積空穴的狀態(tài)，需要將字線充分向負(fù)的方向偏置，保持存儲(chǔ)單元的柵和襯底間的電容實(shí)質(zhì)上成為柵氧化膜電容的狀態(tài)(即在溝道區(qū)表面不形成耗盡層的狀態(tài))。在圖24中表示由利用SOI構(gòu)造、具有浮置溝道區(qū)的MOS晶體管構(gòu)成的存儲(chǔ)單元，由不使用SOI襯底、具有浮置溝道區(qū)的MOS晶體管構(gòu)成的存儲(chǔ)單元的構(gòu)成在圖26及圖27A-27C中表示。圖26為平面圖，圖27A、27B和27C分別為圖26XXVIIA-XXVIIA線、XXVIIB-XXVIIB線及XXVIIC-XXVIIC線的剖面圖。即在本實(shí)施例中，存儲(chǔ)單元由縱向MOS晶體管構(gòu)成。在p型硅襯底120中，通過淺溝槽隔離在元件隔離區(qū)中埋入元件隔離絕緣膜121，由此劃分元件形成區(qū)。在該元件形成區(qū)的一端部形成比元件隔離絕緣膜深的溝槽123。而且，在作為元件區(qū)122的元件區(qū)的在溝槽123中露出的側(cè)面上形成柵絕緣膜124。在溝槽123中埋入柵電極125。在元件區(qū)122的表面上形成n型漏區(qū)127。并且，在p型硅襯底120的規(guī)定深度位置上，形成n型源區(qū)128，與元件區(qū)122的其它面相接。由此，具有元件區(qū)122的縱向晶體管成為存儲(chǔ)單元，該元件區(qū)122通過源區(qū)128和元件隔離絕緣膜121與鄰接區(qū)域隔離，從而成為浮置的。將該存儲(chǔ)單元按矩陣排列多個(gè)而構(gòu)成存儲(chǔ)單元陣列的情況下，源區(qū)128作為多個(gè)MOS晶體管的共用層而被形成。并且，沿第一方向(與位線BL131交叉的方向)排列的MOS晶體管的柵電極125共同連接到作為字線WL的金屬布線126上。沿與第1方向交叉的第2方向排列的MOS晶體管的漏區(qū)127連接到在層間絕緣膜130上設(shè)置的位線(BL)131上。在至此所說明的基本DRAM單元中，在其工作原理方面，數(shù)據(jù)“0”、“1”的閾值電壓差能夠達(dá)到多大成為重要的一點(diǎn)。如上所述那樣，通過由柵電極125和元件區(qū)122的電容耦合來控制溝道區(qū)電位，從而決定數(shù)據(jù)的寫入特性和保持特性，但由于閾值電壓大體為溝道區(qū)電位的平方根值，因而不容易實(shí)現(xiàn)“0”、“1”數(shù)據(jù)間的大閾值電壓差。而且，在上述寫入操作中，“0”寫入的存儲(chǔ)單元進(jìn)行3極管動(dòng)作，如果形成溝道則柵電極125和溝道區(qū)就沒有電容耦合，溝道區(qū)電位不能上升。因此在本實(shí)施例中，對(duì)于在圖26及圖27A-27C中所說明的基本DRAM單元構(gòu)造來說，除溝道形成所利用的主柵電極(第1柵電極)外，還設(shè)置了用于與MOS晶體管的溝道區(qū)電容耦合以便進(jìn)行溝道區(qū)電位控制的輔助柵電極(第2柵電極)。第2柵電極例如和第1柵電極同時(shí)進(jìn)行驅(qū)動(dòng)。由此，可以進(jìn)行可靠的寫入，并且可以增大“0”、“1”數(shù)據(jù)的閾值電壓差?；蛘?，使第2柵電極例如為比源電位低的固定電位，通過將第2柵電極側(cè)保持在多數(shù)載流子累積狀態(tài)，可以增大“0”、“1”數(shù)據(jù)的閾值電壓差。圖28是作為按照本實(shí)施例的DRAM單元的縱向MOS晶體管的平面圖，圖29A，圖29B和29C分別為圖28的XXIXA-XXIXA線、XXIXB-XXIXB線及XXIXC-XXIXC線的剖面圖。在p型硅襯底120中，通過淺溝槽隔離在元件隔離區(qū)中埋入元件隔離絕緣膜121，由此如圖28中以點(diǎn)劃線示出的那樣劃分元件形成區(qū)。在該元件形成區(qū)的長(zhǎng)度方向的兩端部形成比元件隔離絕緣膜121深的溝槽123a、123b。由這些溝槽123a、123b夾置的區(qū)域122為溝道區(qū)。而且在溝槽123a、123b中露出的元件區(qū)122的相對(duì)置的側(cè)面上分別形成柵絕緣膜124。并且，在溝槽123a、123b中埋入柵電極125a、125b。在溝槽形成和柵電極125a、125b埋入的工序之前，通過進(jìn)行離子注入，在元件區(qū)122的底部形成n型源區(qū)128。并且在元件區(qū)122的表面，在柵電極125a、125b的埋入之后進(jìn)行離子注入，以形成n型漏區(qū)127。這樣，由埋入了兩個(gè)柵電極125a、125b的縱向MOS晶體管構(gòu)成存儲(chǔ)單元。柵電極125a、125b與分別作為字線WL及反字線BWL的金屬布線126a、126b連接。這些字線WL和反字線BWL的上部及側(cè)面由氮化硅膜129覆蓋。并且在實(shí)際的制造工序中，如后面說明的那樣，在將作為柵電極125a、125b的多晶硅膜埋入溝槽123a、123b之后對(duì)多晶硅膜進(jìn)行平面化處理，并在連續(xù)淀積金屬布線層及氮化硅膜后通過對(duì)這些層疊膜進(jìn)行構(gòu)圖，來形成字線WL及反字線BWL。在這樣形成的MOS晶體管上形成層間絕緣膜130，在其上設(shè)置位線BL131。位線131連接到MOS晶體管的漏區(qū)127上。將在圖28及圖29A-圖29C中所說明的MOS晶體管按矩陣排列多個(gè)構(gòu)成的存儲(chǔ)單元陣列如圖30及圖31A-圖31C所示。圖30為平面圖，圖31A、圖31B及31C分別為圖30的XXXIA-XXXIA線，XXXIB-XXXIB線及XXXIC-XXXIC線的剖面圖。位線31通過接觸栓塞41連接到n型漏區(qū)127上，該接觸栓塞41由在層間絕緣膜130中所開的位線接觸孔中埋入的多晶硅構(gòu)成。在該存儲(chǔ)單元陣列中，在元件形成區(qū)的位線方向的兩端部形成溝槽123a、123b，在這里埋入柵電極125a、125b，從而構(gòu)成一個(gè)MOS晶體管。在此情況下，如圖30所示，當(dāng)按最小加工尺寸F形成位線BL、字線WL、反字線BWL的線及間隔時(shí)，單位DRAM單元如圖30中以虛線所示那樣面積為8F2。在這種存儲(chǔ)單元陣列構(gòu)成的情況下，沿位線方向排列的多個(gè)存儲(chǔ)單元分別設(shè)置成對(duì)的字線WL和反字線BWL。從而可以與字線WL的驅(qū)動(dòng)同時(shí)地驅(qū)動(dòng)反字線BWL，控制各MOS晶體管的溝道區(qū)的電位。即，在使字線WL為負(fù)電位從而保持?jǐn)?shù)據(jù)“1”時(shí)，通過對(duì)與該字線成對(duì)的反字線BWL也提供負(fù)電位，可以良好地保持“1”數(shù)據(jù)的保持狀態(tài)。在使字線WL的電位上升而進(jìn)行數(shù)據(jù)寫入的情況下，通過使反字線BWL也上升，可以借助電容耦合來使溝道區(qū)的電位上升，使可靠地寫入數(shù)據(jù)成為可能。在“0”數(shù)據(jù)寫入的情況下，即使在字線WL側(cè)形成溝道，由于通過反字線BWL可以提高溝道區(qū)電位，因而可可靠地進(jìn)行“0”數(shù)據(jù)寫入。根據(jù)以上所述，閾值電壓大的“0”、“1”數(shù)據(jù)存儲(chǔ)變得可能。而且，通過對(duì)非選擇字線WL提供負(fù)電位而進(jìn)行數(shù)據(jù)保持，此時(shí)通過使與該字線WL成對(duì)的反字線也為負(fù)電位，由于溝道區(qū)電位被控制在低電位，當(dāng)在沿同一位線的其它存儲(chǔ)單元中進(jìn)行“0”數(shù)據(jù)寫入時(shí)，也可靠地防止破壞在保持“1”數(shù)據(jù)的非選擇單元中的數(shù)據(jù)。在本實(shí)施例中，在以元件隔離絕緣膜121劃分的一個(gè)元件形成區(qū)中形成了一個(gè)MOS晶體管，但在以元件隔離絕緣膜121劃分的一個(gè)元件形成區(qū)內(nèi)，通過共用與反字線BWL連接的柵電極可以形成兩個(gè)MOS晶體管。這種情況下的存儲(chǔ)單元陣列構(gòu)成示于圖32及圖33A-33C。圖32是平面圖，圖33A為其XXXIIIA-XXXIIIA剖面圖，圖33B為其XXXIIIA-XXXIIIA剖面圖，圖33C同樣為其XXXIIIA-XXXIIIA剖面圖。在本實(shí)施例的情況下，在通過元件隔離絕緣膜121劃分的元件形成區(qū)的長(zhǎng)度方向的兩端部形成溝槽123a、123a，在中央部也形成溝槽123b。由這三個(gè)溝槽123a、123b、123a夾置的兩個(gè)區(qū)域成為兩個(gè)MOS晶體管的元件區(qū)122。在中央部的溝槽123b中，埋入兩個(gè)MOS晶體管所共有的共有柵電極125b，在兩端部的溝槽123a中埋入兩個(gè)MOS晶體管各自的柵電極125a。并且，共有柵電極125b連接到兩個(gè)MOS晶體管的共用反字線BWL上，柵電極125a連接到各獨(dú)立的字線WL上。其他方面與圖30及圖31A-圖31C的構(gòu)成相同，在與圖30及圖31A-圖31C的構(gòu)成對(duì)應(yīng)的部分附以相同符號(hào)，省略詳細(xì)的說明。在圖32及圖33A-圖33C所示實(shí)施例的情況下，由于在兩條字線WL間配置共有的反字線BWL，一旦與被選擇的字線WL同時(shí)驅(qū)動(dòng)反字線BWL，就成為沿著非選擇的字線的存儲(chǔ)單元的數(shù)據(jù)破壞的原因。為避免這種情況，在本實(shí)施例的情況下，例如設(shè)定負(fù)的固定電位使反字線BWL工作。由此，將MOS晶體管的溝道區(qū)的反字線BWL側(cè)保持在不會(huì)形成反型層的多數(shù)載流子累積狀態(tài)(聚積狀態(tài))，由此可以進(jìn)行根據(jù)字線的溝道區(qū)的電位控制。在本實(shí)施例的情況下，如圖32所示，如果決定以最小加工尺寸F形成位線BL、字線WL和反字線BWL的線/間隔，則單位DRAM單元如圖32的虛線所示那樣面積為6F2。下面，參照?qǐng)D34A、圖34B-圖40A、圖40B說明圖32A及圖33A-圖33C的存儲(chǔ)單元陣列的制造工序。圖34A、圖34B-圖40A、圖40B分別示出有關(guān)制造工序中圖32的XXXIIIA-XXXIIIA剖面及XXXIIIB-XXXIIIB剖面。如圖34A及圖34B所示，在p型硅襯底120上淀積緩沖氧化膜151及氮化硅膜152，通過光刻工序和RIE工序?qū)ζ溥M(jìn)行構(gòu)圖，形成覆蓋元件形成區(qū)的掩模。使用該掩模通過RIE對(duì)硅襯底120進(jìn)行腐蝕，形成元件隔離溝槽53以便劃分元件形成區(qū)。接著，如同35A及圖35B所示，在元件隔離溝槽153中埋入硅氧化膜等的元件隔離絕緣膜121。然后，進(jìn)行高加速能量的離子注入，如圖36A及圖36B所示，將元件隔離絕緣膜121下面穿通，形成連接整個(gè)單元陣列區(qū)域的n型源區(qū)128。并且，在成為源區(qū)128的上部的溝道區(qū)的區(qū)域中適應(yīng)需要進(jìn)行用于閾值控制的離子注入。接著，如圖37A及圖37B所示，通過氮化硅膜154形成掩模，利用RIE對(duì)硅襯底120進(jìn)行腐蝕，在一個(gè)元件形成區(qū)的兩端部和中央部形成溝槽123a、123b。溝槽123a、123b的深度至少為達(dá)到源區(qū)128的深度。在圖37A的情況下，溝槽123a、123b成為比元件隔離絕緣膜121的底面深，并且終止于源區(qū)128內(nèi)的深度。由此，在一個(gè)元件形成區(qū)內(nèi)，形成兩個(gè)元件區(qū)122。元件區(qū)122的字線WL方向的兩面如圖37B所示與元件隔離絕緣膜121相接，位線BW方向的側(cè)面如圖37A所示在溝槽123a、123b中露出。然后，除去氮化硅膜154，如圖38A及圖38B所示，在于溝槽123a、123b中露出的元件區(qū)122的側(cè)面形成柵絕緣膜124。然后，將作為柵電極的多晶硅膜125埋入溝槽123a、123b中并進(jìn)行平坦化，再淀積Wsi等的金屬布線層126，在其上再淀積氮化硅膜129a。然后對(duì)這些氮化硅膜129a、金屬布線層126及多晶硅膜125進(jìn)行構(gòu)圖，如圖39A及圖39B所示，形成在各溝槽123a、123b中埋入的多晶硅柵電極125a、125b、將其作為字線WL及反字線BWL而共同連接的金屬布線126A、126b。然后，如圖40A及圖40B所示，淀積氮化硅膜129b，利用RIE對(duì)其進(jìn)行腐蝕，殘留在字線WL及反字線BWL的側(cè)壁上。然后進(jìn)行離子注入，在各元件區(qū)122的表面上形成n行漏區(qū)127。之后，制造工序圖沒有示出，但如圖33A-33C所示，淀積層間絕緣膜130，進(jìn)行位線接觸孔的形成、多晶硅栓塞141的埋入和位線131的形成。這樣制造出如圖32及圖33A及圖33C所示那樣構(gòu)成的半導(dǎo)體器件。以上參照?qǐng)D34A、圖34B-圖40A、圖40B，說明了有關(guān)反字線BWL在相鄰單元中共有方式的單元陣列(圖32及圖33A至圖33C)的制造工序，但在圖30及圖31A-圖31C所示的在每單元中設(shè)置反字線BWL的情況下，可以適用相同的制造工序。在圖30及圖31A-圖31C所示的構(gòu)成及圖32及圖33A-圖33C所示的構(gòu)成中，柵電極埋入的溝槽123a、123b與其所夾置的元件區(qū)122的寬度相同。其中，在微細(xì)化更進(jìn)步的情況下，存在不能充分確保元件區(qū)122的寬度的可能性。而且，通過用氮化硅膜129覆蓋字線WL及反字線BWL的周圍，與字線WL和反字線BWL自對(duì)準(zhǔn)地形成位線接觸部，但一旦在字線WL和反字線BWL的平版印刷工序中存在掩模重合偏離，則位線接觸部位置就偏離，也成為位線131和柵電極125a、125b的短路事故的原因。針對(duì)該問題，使溝槽123a、123b的寬度比元件區(qū)122的寬度窄是有效的。例如，對(duì)于圖31A的剖面構(gòu)造，如果表示溝槽123a、123b的位線BL方向的寬度W1變窄情況下的剖面構(gòu)造，則成為圖41那樣。在圖41的構(gòu)造中，確保了元件區(qū)122的寬度W2充分大于溝槽123a、123b的寬度W1。并且，可以防止起因于重合偏離的位線31與柵電極125a、125b的短路事故。同樣的構(gòu)造在鄰接的單元中共有反字線BWL的情況下也是有效的。使該構(gòu)造與圖33A的剖面對(duì)應(yīng)，示于圖42中。該構(gòu)造確保了元件區(qū)122的寬度W2充分大于溝槽123a、123b的寬度W1。在圖30及圖31A-圖31C所示的構(gòu)成以及圖32、圖33A及圖33C所示的構(gòu)成中，字線WL側(cè)的柵絕緣膜124和反字線BWL側(cè)的柵絕緣膜124膜厚度相同，但兩個(gè)柵絕緣膜各自形成，可以各自形成最佳膜厚度。例如圖43示出了對(duì)于圖33A，將反字線BWL側(cè)的柵絕緣膜124b形成得比字線WL側(cè)的柵絕緣膜124a厚的例子。選擇反字線BWL側(cè)的柵絕緣膜124b的厚度，使得對(duì)于溝道區(qū)的電容耦合的尺寸最佳化。本發(fā)明不限于上述實(shí)施例。例如在實(shí)施例中使用了n溝道MOS晶體管，但可以用p溝道MOS晶體管構(gòu)成同樣的DRAM。而且在實(shí)施例中，通過離子注入形成源區(qū)，但例如如果使用在n型擴(kuò)散層上形成了p型外延生長(zhǎng)層的外延襯底，則不需要源區(qū)的離子注入工序。如上所述，在本發(fā)明范圍內(nèi)可考慮各種實(shí)施例。權(quán)利要求1.一種半導(dǎo)體器件，包括半導(dǎo)體襯底；形成在所述半導(dǎo)體襯底的表層部的MOS晶體管的漏·源區(qū)；形成在所述半導(dǎo)體襯底的所述漏·源區(qū)之間的溝道區(qū)的表面上的柵絕緣膜；形成在所述柵絕緣膜上的柵電極；多個(gè)溝型元件隔離區(qū)，通過在所述半導(dǎo)體襯底的表層部中形成的多個(gè)溝的內(nèi)壁上形成絕緣膜而形成并從溝道寬度方向的兩側(cè)夾置所述漏、源區(qū)之間的溝道區(qū)；以及背柵電極導(dǎo)電體，被埋入在所述多個(gè)溝型元件隔離區(qū)中的至少一個(gè)溝型元件隔離區(qū)的所述溝內(nèi)部，通過施加規(guī)定的電壓而使所述MOS晶體管的所述溝道區(qū)以下的區(qū)域耗盡或?qū)ζ溥M(jìn)行電壓控制。2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，還包括連接到所述導(dǎo)電體上部的上部布線。3.如權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，所述上部布線延伸到所述MOS晶體管的周邊區(qū)域上。4.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述MOS晶體管動(dòng)態(tài)地存儲(chǔ)將所述溝道區(qū)設(shè)定為第1電位的第1數(shù)據(jù)、和設(shè)定為第2電位的第2數(shù)據(jù)，所述第1數(shù)據(jù)通過在所述溝道區(qū)和所述漏區(qū)的結(jié)附近引起碰撞電離而被寫入，所述第2數(shù)據(jù)通過在所述溝道區(qū)和所述漏區(qū)之間賦予正向偏置而被寫入，其中所述溝道區(qū)通過與所述第1柵電極間的電容耦合被賦予規(guī)定的電位。5.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，在所述溝型元件隔離區(qū)的溝內(nèi)壁上形成的絕緣膜比所述柵絕緣膜厚。6.一種半導(dǎo)體器件，包括在支撐襯底上形成的絕緣膜上形成有硅層的SOI襯底；形成在所述SOI襯底的表層部的MOS晶體管的漏·源區(qū)；形成在所述半導(dǎo)體襯底的所述漏·源區(qū)間的溝道區(qū)的表面上的柵絕緣膜；形成在所述柵絕緣膜上的柵電極；多個(gè)溝型元件隔離區(qū)，通過在所述半導(dǎo)體襯底的表層部中形成的多個(gè)溝的內(nèi)壁上形成絕緣膜而形成；背柵電極導(dǎo)電體，被埋入在所述多個(gè)溝型元件隔離區(qū)中的至少一部分溝型元件隔離區(qū)的所述溝內(nèi)部并通過施加規(guī)定的電壓使所述MOS晶體管的所述溝道區(qū)以下的區(qū)域耗盡；以及阱區(qū)，形成于所述SOI襯底的支撐襯底的表層部，與所述導(dǎo)電體的下面連接；所述溝型元件隔離區(qū)的溝內(nèi)壁上形成的所述絕緣膜一直形成到所述導(dǎo)電體的上表面上，覆蓋所述阱區(qū)上表面。7.如權(quán)利要求6的半導(dǎo)體器件，其特征在于，還包括連接到所述導(dǎo)電體上部的上部布線。8.如權(quán)利要求7的半導(dǎo)體器件，其特征在于，所述上部布線延伸到所述MOS晶體管的周邊區(qū)域上。9.如權(quán)利要求6的半導(dǎo)體器件，其特征在于，所述MOS晶體管動(dòng)態(tài)地存儲(chǔ)將所述溝道區(qū)設(shè)定為第1電位的第1數(shù)據(jù)、和設(shè)定為第2電位的第2數(shù)據(jù)，所述第1數(shù)據(jù)通過在所述溝道區(qū)和所述漏區(qū)的結(jié)附近引起碰撞電離而被寫入，所述第2數(shù)據(jù)通過在所述溝道區(qū)和所述漏區(qū)之間賦予正向偏置而被寫入，其中所述溝道區(qū)通過與所述第1柵電極間的電容耦合被賦予規(guī)定的電位。10.一種半導(dǎo)體器件，包括存儲(chǔ)單元陣列，由在半導(dǎo)體襯底上形成的存儲(chǔ)單元用的多個(gè)MOS晶體管的排列構(gòu)成；周邊電路區(qū)域，形成在所述半導(dǎo)體襯底上；多個(gè)溝型元件隔離區(qū)，通過在各個(gè)所述存儲(chǔ)單元陣列及周邊電路區(qū)域中所述半導(dǎo)體襯底的表層部形成的溝的內(nèi)壁上形成絕緣膜而形成；以及背柵電極導(dǎo)電體，被埋入在所述存儲(chǔ)單元及周邊電路區(qū)域的多個(gè)所述溝型元件隔離區(qū)中的至少一部分溝型元件隔離區(qū)的溝內(nèi)部并通過施加規(guī)定的電壓使所述MOS晶體管的所述溝道區(qū)以下的區(qū)域耗盡，或?qū)ζ溥M(jìn)行電壓控制。11.如權(quán)利要求10的半導(dǎo)體器件，其特征在于，所述存儲(chǔ)單元陣列的多個(gè)溝型元件隔離區(qū)從溝道寬度方向的兩側(cè)夾置所述MOS晶體管的漏·源區(qū)之間的溝道區(qū)，所述導(dǎo)電體被埋入形成于所述溝道寬度方向兩側(cè)的溝型元件隔離區(qū)的至少一個(gè)溝內(nèi)部。12.如權(quán)利要求10的半導(dǎo)體器件，其特征在于，在形成在所述存儲(chǔ)單元陣列及周邊電路區(qū)域的各自的所述溝型元件隔離區(qū)中，只在形成于所述存儲(chǔ)單元陣列的溝型元件隔離區(qū)的溝內(nèi)部埋入所述導(dǎo)電體。13.如權(quán)利要求10的半導(dǎo)體器件，其特征在于，還包括通過接觸部連接到所述導(dǎo)電體的上部的引出布線。14.如權(quán)利要求10的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體襯底為在支撐襯底上形成的絕緣膜上形成有硅層的SOI襯底。15.如權(quán)利要求10的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體襯底為形成在支撐襯底上的絕緣膜上形成有硅層的SOI襯底，在所述SOI襯底的支撐襯底的表層部形成有阱區(qū)，所述導(dǎo)電體的下面連接到所述阱區(qū)，形成在所述溝型元件隔離區(qū)的溝內(nèi)壁中的所述絕緣膜一直形成到所述導(dǎo)電體的上部，并覆蓋該上部。16.如權(quán)利要求15的半導(dǎo)體器件，其特征在于，與所述阱區(qū)導(dǎo)通的接觸部形成在所述存儲(chǔ)單元陣列周圍的接觸區(qū)域中。17.如權(quán)利要求10的半導(dǎo)體器件，其特征在于，所述MOS晶體管動(dòng)態(tài)地存儲(chǔ)將所述溝道區(qū)設(shè)定為第1電位的第1數(shù)據(jù)、和設(shè)定為第2電位的第2數(shù)據(jù)，所述第1數(shù)據(jù)通過在所述溝道區(qū)和所述漏區(qū)的結(jié)附近引起碰撞電離而被寫入，所述第2數(shù)據(jù)通過在所述溝道區(qū)和所述漏區(qū)之間賦予正向偏置而被寫入，其中所述溝道區(qū)通過與所述第1柵電極間的電容耦合被賦予規(guī)定的電位。18.一種半導(dǎo)體存儲(chǔ)裝置，包括縱向MOS晶體管，所述縱向MOS晶體管包括半導(dǎo)體襯底；在該半導(dǎo)體襯底中劃分為溝道區(qū)的第1導(dǎo)電類型的元件區(qū)；以夾置該元件區(qū)的方式形成的、在第1及第2溝槽中埋入且與所述元件區(qū)的側(cè)面對(duì)置的第1及第2柵電極；在所述元件區(qū)和第1及第2柵電極之間設(shè)置的第1及第2柵絕緣膜；在所述元件區(qū)的表面形成的第2導(dǎo)電類型的漏區(qū)；和在所述半導(dǎo)體襯底的規(guī)定深度位置上埋入的第2導(dǎo)電類型的源區(qū)。19.如權(quán)利要求18的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述MOS晶體管由元件隔離絕緣膜來劃分，多個(gè)所述MOS晶體管排列成矩陣狀，所述源區(qū)在排列成矩陣的所述多個(gè)所述MOS晶體管中為共有區(qū)域，沿第一方向并排的多個(gè)MOS晶體管的漏區(qū)與位線連接，沿與第一方向交叉的第2方向并排的多個(gè)MOS晶體管的第1柵電極和第2柵電極分別與字位和反字線連接。20.如權(quán)利要求18的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第1及第2溝槽在元件形成區(qū)域的位線方向的兩端部形成，在該第1及第2溝槽內(nèi)埋入所述第1及第2柵電極。21.如權(quán)利要求19的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述反字線與字線同時(shí)被驅(qū)動(dòng)，對(duì)所述溝道區(qū)的電位進(jìn)行控制。22.如權(quán)利要求18的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述MOS晶體管的所述溝道區(qū)電浮置。23.如權(quán)利要求18的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述MOS晶體管動(dòng)態(tài)地存儲(chǔ)將所述溝道區(qū)設(shè)定為第1電位的第1數(shù)據(jù)和設(shè)定為第2電位的第2數(shù)據(jù)。24.如權(quán)利要求23的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第1數(shù)據(jù)通過在所述溝道區(qū)和所述漏區(qū)的結(jié)附近引起碰撞電離而被寫入，所述第2數(shù)據(jù)通過在所述溝道區(qū)和所述漏區(qū)之間賦予正向偏置而被寫入，其中所述溝道區(qū)通過與所述第1柵電極間的電容耦合被賦予規(guī)定的電位。25.如權(quán)利要求19的半導(dǎo)體存儲(chǔ)裝置，其特征在于，在由所述元件隔離絕緣膜劃分的各元件形成區(qū)中，在該位線方向的兩端部形成所述第1及第2溝槽，在中央部形成第3溝槽，從而將所述元件形成區(qū)沿該位線方向隔離，在兩端部的所述第1及第2溝槽中分別埋入所述第1及第2柵電極，在中央部的第3溝槽中埋入第3柵電極，該第3柵電極成為所述隔離的元件形成區(qū)的共用柵電極。26.如權(quán)利要求25的半導(dǎo)體存儲(chǔ)裝置，其特征在于，與構(gòu)成所述共用柵電極的所述第3柵電極連接的反字線成為在所述位線方向中所述被隔離的元件形成區(qū)的共用反字線，在該第3柵電極中賦予將其對(duì)置的側(cè)面保持在多數(shù)載流子累積狀態(tài)的固定電位。27.一種半導(dǎo)體存儲(chǔ)裝置的制造方法，包括在半導(dǎo)體襯底上形成由元件隔離絕緣膜劃分的元件形成區(qū)，在所述半導(dǎo)體襯底中離子注入雜質(zhì)，形成與所述元件形成區(qū)的底部相接的源區(qū)，在所述元件形成區(qū)中以規(guī)定的距離形成至少兩個(gè)溝槽，在由兩個(gè)所述溝槽夾置的元件區(qū)的側(cè)面形成柵絕緣膜，在所述各溝槽中埋入第1及第2柵電極，在所述元件區(qū)的表面形成漏區(qū)。28.如權(quán)利要求27的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于，在所述元件形成區(qū)中形成處于其長(zhǎng)度方向的兩端部的兩個(gè)溝槽，在這些溝槽中埋入所述第1及第2柵電極。29.如權(quán)利要求27的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于，在所述元件形成區(qū)中在其長(zhǎng)度方向的兩端部和中央部位置上形成三個(gè)溝槽，從而將所述元件形成區(qū)隔離，在中央部的溝槽中埋入第3柵電極，該第3柵電極成為被隔離的所述元件形成區(qū)的共用柵。全文摘要一種半導(dǎo)體器件,包括:形成在半導(dǎo)體襯底的表層部的MOS晶體管的漏·源區(qū),形成在所述半導(dǎo)體襯底的所述漏·源區(qū)之間的溝道區(qū)的表面上的柵絕緣膜,形成在所述柵絕緣膜上的柵電極;多個(gè)溝型元件隔離區(qū),通過在所述半導(dǎo)體襯底的表層部中形成的多個(gè)溝的內(nèi)壁上形成絕緣膜而形成;背柵電極導(dǎo)電體,被埋入在所述多個(gè)溝型元件隔離區(qū)中的至少一側(cè)溝型元件隔離區(qū)的所述溝內(nèi)部,通過施加規(guī)定的電壓,使所述MOS晶體管的所述溝道區(qū)以下的區(qū)域耗盡。文檔編號(hào)H01L21/70GK1388586SQ0214108公開日2003年1月1日申請(qǐng)日期2002年4月26日優(yōu)先權(quán)日2001年4月26日發(fā)明者渡邊伸一,大澤隆,須之內(nèi)一正,竹川陽一,梶山健申請(qǐng)人:株式會(huì)社東芝