專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路。
在同一圖中，在倒相電路1的電源端子2和電源電位7之間連接有PMOS晶體管4(以下，簡稱為PMOS)，在倒相電路1的接地端子3和接地電位8之間連接有NMOS晶體管5(以下，簡稱為NMOS)。在制造階段，把這些晶體管的閾值(絕對值)設(shè)置為比構(gòu)成倒相電路1的晶體管的閾值還大。因此，當(dāng)?shù)瓜嚯娐?為非工作狀態(tài)時，如同一圖所示，通過使PMOS4、PMOS5截止，因為由同一晶體管限制了流到倒相電路1中的電流，所以能在非工作狀態(tài)下使電流消耗降低。
但是，在所述現(xiàn)有半導(dǎo)體集成電路中，通過斷開PMOS4、PMOS5(使PMOS4、PMOS5截止)，從電源端子2以及接地端子3的電源電位7以及接地電位8觀察，倒相電路1幾乎開路，所以與輸入信號6的電位無關(guān)，電源端子2和接地端子3由于倒相電路1的電流而向相同電位方向推移，最后變?yōu)橄嗤娢弧Ｒ虼?，現(xiàn)有半導(dǎo)體集成電路存在著以下所述問題即雖然減少了非工作狀態(tài)下的消費電流，但是無法保持在工作狀態(tài)下輸出端子9設(shè)置的信號。
為了達(dá)成以上所述目的，本發(fā)明著眼于以下所述的方面。下面進(jìn)行具體說明。首先，說明在半導(dǎo)體集成電路的工作狀態(tài)下，輸出信號確定的樣子。然后，說明為了在半導(dǎo)體集成電路的非工作狀態(tài)下也能照原樣保持工作狀態(tài)的輸出信號，構(gòu)成電路的有源元件需要以何種狀態(tài)存在。然后，如圖4(a)、(b)所示，象使電源電位下降到晶體管的閾值電位Vt(絕對值)以下所述的電源電位的情況那樣，當(dāng)設(shè)置在作為一般的認(rèn)識來說，因為工作電流微小(最大為數(shù)十[nA])而認(rèn)為晶體管不會工作那樣的極低的電源電位時，表述在保持工作狀態(tài)下的輸出信號上成為問題的方面，并描述解決該問題的基本技術(shù)方案。在此，將邏輯電路的基本結(jié)構(gòu)即由PMOS和NMOS所構(gòu)成的倒相電路作為問題的焦點來加以說明。
圖2(a)是由PMOS10和NMOS11構(gòu)成的倒相電路。當(dāng)通過信號發(fā)生器13在倒相電路的輸入端子12上輸入從L電平(接地電位電平)向H電平(電源電位電平)轉(zhuǎn)變的信號時，考慮PMOS10和NMOS11會轉(zhuǎn)移為何種狀態(tài)。如在表1中作為初始狀態(tài)所示的那樣，當(dāng)輸入信號從L電平轉(zhuǎn)變?yōu)镠電平后，NMOS11的電流In(從漏極端子流到源極端子的電流)與PMOS10的電流Ip(從源極端子流到漏極端子的電流)相比為足夠大。在此考慮的電源電位是倒相電路在工作狀態(tài)下，能實現(xiàn)設(shè)計上所希望的動作速度的電源電位，NMOS11的電流In與PMOS10的電流Ip相比有1000倍左右的差距。因此，NMOS11導(dǎo)通，而PMOS10斷開(截止)。


因為初始狀態(tài)下，Ip＜＜In，所以從負(fù)載電容14流出電流，與倒相電路的連接端子靠近接地電位，變?yōu)楸?的最終狀態(tài)。在最終狀態(tài)下，Ip、In變?yōu)橄嗟鹊闹担瓜嚯娐返妮敵龆俗幼優(yōu)長電平。象這樣，之所以輸出端子變?yōu)長電平，是因為從PMOS10的源極端子到漏極端子的電阻值Rp比從NMOS11的漏極端子到源極端子的電阻值Rn大。即在最終狀態(tài)下，輸出信號Vout1為Vout1＝Rn/(Rp+Rn)Vdd1→0(表達(dá)式1)即變?yōu)長電平。在此，Vdd1是第一電源電位。Rn/Rp近似為0。最終狀態(tài)的輸出信號由PMOS10和NMOS11的電阻值Rp、Rn決定。今后，使用更一般的表現(xiàn)，用這些電阻值Rp、Rn的倒數(shù)1/Rp、1/Rn即電導(dǎo)Gp、Gn來考慮。至此，說明了輸入信號從L電平變?yōu)镠電平的情形。在表1中，結(jié)合從H電平變?yōu)長電平時的初始狀態(tài)和最終狀態(tài)進(jìn)行了表示。因為工作(動作)概要與以上所述的相同，所以省略其說明。
下面，說明何謂輸出信號丟失。在圖3和圖4中，以PMOS、NMOS的漏極端子和源極端子之間的電壓Vds和電流Id為橫軸和縱軸，表示了PMOS、NMOS的特性。在這些圖中，為了在曲線圖的第一象限表示PMOS、NMOS的特性，在PMOS中，使以漏極端子為基準(zhǔn)的源極端子的電位與橫軸對應(yīng)，從源極端子流向漏極端子的電流與縱軸對應(yīng)，在NMOS中，使以源極端子為基準(zhǔn)的漏極端子的電位與橫軸對應(yīng)，從漏極端子流向源極端子的電流與縱軸對應(yīng)。下面，在圖5、圖7和

圖10中，為了在曲線圖的第一象限表示PMOS、NMOS的特性，也采用這樣的約束。
在圖3中，同一圖(c)所示的Non的曲線表示了處于同一圖(a)的狀態(tài)下的NMOS的電流特性。NMOS的柵極端子與漏極端子相連接。如果橫軸的電壓Vds下降，則如粗線所示的那樣，表示呈近2次曲線形狀的電流特性。另一方面，把處于同一圖(b)的狀態(tài)的NMOS的特性作為Noff表示。NMOS的柵極端子被提供了Vg1＞Vg2＞Vg3的不同的固定電位。該電流特性Noff的各特性曲線A、B、C的特質(zhì)是相同的，在相等的電位Vds下，柵極端子的電位越大，則表示電流Id越大。但是，與柵極端子的電位Vg無關(guān)，如果電壓Vds為0，則電流Id也為0。據(jù)此，考慮了對NMOS的柵極端子提供了電位Vdd2時的特性曲線是什么樣子。但是，我們知道Non的曲線和柵極電位Vg為第一電源電位Vdd1時的同一圖(b)的狀態(tài)的曲線。
首先，沿著電流曲線Non來尋找電壓Vds變?yōu)殡娫措娢籚dd2的點n21。該點相當(dāng)于與表示了同一圖(a)的狀態(tài)的Id同時，在同一圖(b)中從NMOS的源極端子到柵極端子的電位為Vdd2的狀態(tài)。因此，同一圖(b)的柵極端子為Vdd2時的特性曲線是通過點n21的曲線C。通過以上所述的步驟，能得到設(shè)置為任意的電位的柵極端子的NMOS的特性曲線。在此，當(dāng)Vdd2＝0時，在Non曲線中，Vdd2＝Vds＝0的點與原點一致，所以同一圖(b)的特性曲線在原點(Vds，Id)＝(0，0)，與Non曲線一致(變成圖7所示的Non和Noff、Pon和Poff的關(guān)系)。
以上，說明了NMOS，但PMOS也是同樣的，所以在圖3(d)～(f)中表示了與圖3(a)～(c)所示的NMOS的情形同樣的PMOS的情形，省略了詳細(xì)的說明。
圖4(a)和(b)是用于理解倒相電路的PMOS、NMOS的狀態(tài)的圖。在同一圖(b)中，表示了與圖3(c)相同的電流特性曲線(第二電流特性)Non。在同一圖(b)中，第一電源電位Vdd1是倒相電路的工作狀態(tài)下的電源電壓，本來，與非工作實施電源電壓Vdd2(＜1/4Vdd1)有很大不同，但是在定性的特性上沒有變化，所以為了容易理解，把第一電源電位Vdd1和第二電源電位Vdd2設(shè)置在附近的位置。倒相電路的電源電位是Vdd1，提供了Vdd1(相當(dāng)于H電平)作為輸入信號，因為在其初始狀態(tài)下，輸出信號是電源電位Vdd1，所以電源電位Vdd1時的Non曲線表示的電流Id流過NMOS。而在PMOS中，因為柵極端子是電源電位Vdd1，源極端子也是電源電位Vdd1，所以在認(rèn)為流過的電流一般較小的同時，因為是處于圖3(e)的狀態(tài)的PMOS，所以如圖4(b)所示，變成與圖3(c)的曲線A類似的性質(zhì)，變成用Poff表示的特性曲線(第一電流特性)。在初始狀態(tài)下，流過PMOS的電流幾乎為0。在此，初始狀態(tài)的電流的關(guān)系為
Idp＜Idn (表達(dá)式2)所以，從圖2以及表1的討論可知輸出信號變?yōu)長電平，在最終狀態(tài)下，近似地為圖4(a)的狀態(tài)，Idp＝Idn＝Id1 (表達(dá)式3)在此，設(shè)PMOS的Id為Idp，NMOS的Id為Idn。PMOS的狀態(tài)是p11，NMOS的狀態(tài)是n12。此時的電導(dǎo)的大小關(guān)系是Gp＜Gn (表達(dá)式4)與表1的邏輯一致。在此，電導(dǎo)Gp、Gn是表示狀態(tài)的p11、n12的斜率(微分值)。
這樣一來。在決定了輸出信號后，通過電源電位下降，Non曲線和Poff曲線交叉，當(dāng)電源電位為比電流的大小關(guān)系交替的交點α的電位還小的電位Vdd2時，考慮輸出信號變成怎樣。在此，電源電位從Vdd1的最終狀態(tài)向Vdd2的最終狀態(tài)靜態(tài)地或近似靜態(tài)地變化(在電源電位下降的過程中，保持了輸出信號)。在Vdd2的最終狀態(tài)下，PMOS和NMOS處于p22和n21的狀態(tài)Idp＝Idn＝Id2 (表達(dá)式5)Gp＞Gn (表達(dá)式6)輸出信號是H電平。在此，因為電源電位為Vdd2時，倒相電路的輸入端子的H電平是Vdd2，所以圖4(b)的曲線Non(Vdd2)表示了圖3(b)的狀態(tài)，Vg＝Vdd2的情形。但是，當(dāng)輸入信號為H電平時，在倒相電路的輸出信號中，在比交點α大的電源電位的輸出信號和比交點α小的輸出信號不同。這意味著由于電源電位的下降，由比交點α高的電位保持的輸出信號在比交點α低的電位下失去了。
在此，在交點α，近似為Gp＝Gn，在比交點α高電位Vds，Gp＜Gn，在比交點α低的電位Vds，Gp＞Gn。該交點α的電位在圖4(a)的倒相電路中，作為成為決定其輸出信號的高(H)電平和低(L)電平的基準(zhǔn)的電位是重要的。另外，該交點α的PMOS和NMOS的電導(dǎo)比，作為成為決定倒相電路的輸出信號的高電平和低電平的基準(zhǔn)的電導(dǎo)比是重要的。
在此，為了以比交點α小的電源電位保持輸出信號，在本發(fā)明中，如圖5(b)所示，提出了使Non曲線和Poff曲線的交點α移動到交點β。同一圖(b)為了說明比交點α低的電位Vds，以該區(qū)域為中心記錄的點與圖4(b)不同。如圖5(b)所示，使交點移動的一個裝置是使Poff曲線使用到Poff(Vbp)曲線。通過使PMOS的阱端子的電位比源極端子的電位還高，移動曲線。通過把阱端子的電位Vbp設(shè)置為給定的電位，與交點β對應(yīng)的電位Vds變得比電源電位Vdd2還小，即使在電源電位Vdd2，倒相電路也能保持輸出信號。PMOS的狀態(tài)是p21，NMOS的狀態(tài)是n22。另外，為了使交點移動，還考慮了通過使NMOS的阱端子的電位Vbn比源極端子還高，移動到交點γ的方法，如圖6所示，綜合兩種方法，使交點移動到交點δ的方法。
但是，最終狀態(tài)的消費電流是Id1、Id2，但是，在圖4(b)中，如果與電源電位Vdd1和Vdd2的Id相比較，則Id1＞Id2(表達(dá)式7)電源電位越小，消費電流越小。
以上說明了Non曲線和Poff曲線，當(dāng)替換NMOS和PMOS的ON和OFF時，關(guān)于Pon曲線和Noff曲線的交點的討論也是一樣的，所以省略了說明。
至此說明了倒相電路的輸入信號為H電平時的情形。當(dāng)輸入信號為L電平時，由于以下所述的理由，所以不在所述的討論的范疇中。圖7中，把PMOS處于圖3(a)所對應(yīng)的連接狀態(tài)時的特性作為Pon曲線，處于圖3(b)所對應(yīng)的狀態(tài)時的特性作為Poff曲線表示。關(guān)于Non、Noff曲線，NMOS中，圖3(a)的特性為Non曲線，圖3(b)的柵極端子為接地電位時的特性為Noff曲線。
從圖3(a)～(f)的討論可知，Pon和Poff在曲線圖的第一象限中，在(Vds、Id)＝(0、0) (表達(dá)式8)只是相交。Non和Noff也是同樣。因此，如果Non和Poff具有交點，則以下所述關(guān)系成立Pon＞Non＞NoffPon＞Poff＞Noff(表達(dá)式9)即當(dāng)Non和Poff具有交點時，以下所述表達(dá)式成立Pon＞Noff (表達(dá)式10)在此，用表達(dá)式9、10的不等號表示以曲線為對象，對于相同的電位Vds的電流值Id的大小關(guān)系。例如，表達(dá)式10對于相同的電位Vds，表示了Pon總是比Noff的電流Id大。但是，因為Pon和Noff的交點只是表達(dá)式8的點，所以如果電源電位比接地電位大，就保持了輸出信號。至此說明了Non和Poff具有交點時情形，但是，因為Pon和Noff具有交點時情形也是同樣的，所以省略了說明。而且，Pon和Noff、Non和Poff的哪個具有交點是電路結(jié)構(gòu)、電路設(shè)計以及晶體管特性或其設(shè)計中依存的事項。
以上說明了在非工作狀態(tài)下，能使倒相電路在低消費電流下保持輸出信號的裝置，作為該提案的裝置，還能考慮柵漏電流和接合泄漏電流。所謂柵漏電流是指從MOS晶體管的柵極端子流向其他端子(源極端子、漏極端子、阱端子)的電流。所謂接合泄漏電流是指從阱端子流向源極端子和漏極端子的電流。當(dāng)這樣的電流對于保持有意義時，通過設(shè)置給定的電位，在電源電位Vdd2，能保持輸出信號。
圖8是表示用PMOS和NMOS構(gòu)成的倒相電路的一方的輸入端子和另一方的輸出端子相連接，另一方的輸入端子與一方的輸出端子相連接的電路。該電路是觸發(fā)電路(以下，稱作F/F電路)和SRAM(靜態(tài)隨機存取存儲器。特別是6晶體管構(gòu)成的SRAM)的基本構(gòu)成單位。PMOS的源極端子的電位為Vdd2時，倒相電路15保持L電平作為輸出信號，倒相電路16保持H電平時，以倒相電路15為基點考慮。以i表示了在倒相電路中流過的電流。下標(biāo)的開始表示電流的基點，第二個字表示電流的終點，對于第三個字，如果是PMOS導(dǎo)致的電流，則為p，如果是NMOS導(dǎo)致的電流，則為n，對于最后的下標(biāo)，如果是倒相電路15，則為a，如果是倒相電路16，則為b。例如，isgpa表示是從倒相電路15的PMOS的源極端子向柵極端子的電流。
與倒相電路15的輸出信號的電位有關(guān)的電流，是倒相電路15的isdpa、igdpa、ibdpa、igdna、idbna、idsna(表達(dá)式11)和倒相電路16的isgpb、idgpb、idgnb、igsnb (表達(dá)式12)很明顯，這些電流的一端把基點或終點放在倒相電路15的輸出端子上。而且，為了使輸出信號保持L電平，有必要使電流向著倒相電路15的輸出端子流入(接受)，io＜0 (表達(dá)式13)(為了使輸出信號保持高電平，有必要使電流從輸出端子流出(提供)，io＞0)因此，保持的條件為io＝isdpa+igdpa+ibdpa+igdna-idsna-Idbna-isgpb-idgpb-idgnb+igsnb＜0(表達(dá)式14)各電流考慮了基點和終點的電位關(guān)系，都是正的值。表達(dá)式14是成為以下所述表達(dá)式15的電流的大小關(guān)系。
Isdpa+(igdpa+ibdpa+igdna+igsnb)＜idsna+idbna+isgpb+idgpb+idgnb)(表達(dá)式15)在上式中，( )內(nèi)通過設(shè)置阱端子的電位，與( )外的isdpa、Idsna相比較，包含了不能控制電流量的電流。如果把PMOS的阱端子的電位設(shè)置得更高，則isdpa就變得更小。因此，當(dāng)不滿足表達(dá)式15的條件時，通過把PMOS的阱端子的電位設(shè)置得更高，就能滿足條件。另外，如果把NMOS的阱端子的電位設(shè)置得更高，Idsna就變得更大。用該方法，也能滿足條件。當(dāng)然也可以使用這兩種裝置。在此，說明了倒相電路15輸出L電平的狀態(tài)，由圖7的討論可知，同樣能容易地保持輸出另一方的H電平的狀態(tài)，所以省略了說明。
從以上所述的考察可知，本發(fā)明在半導(dǎo)體集成電路的非工作狀態(tài)時，一面把電源電壓設(shè)置為比工作狀態(tài)下的電源電壓低非常多的電壓值，一面維持構(gòu)成半導(dǎo)體集成電路的晶體管的工作狀態(tài)下的電導(dǎo)關(guān)系，來保持工作狀態(tài)下的數(shù)據(jù)。
即本發(fā)明1的半導(dǎo)體集成電路是具有電源端子、接地端子以及輸出端子，并作為構(gòu)成元件包含有晶體管的半導(dǎo)體集成電路，其特征在于具有帶控制所述電源端子和輸出端子之間以及所述接地端子和輸出端子之間的至少一方的電導(dǎo)的控制端子的電導(dǎo)調(diào)整裝置；在所述半導(dǎo)體集成電路的工作狀態(tài)下，所述電源端子的電位被設(shè)置為第一電源電位；在所述半導(dǎo)體集成電路的非工作狀態(tài)下，所述電源端子的電位被設(shè)置為比第一電源電位還低的第二電源電位，并且，所述電導(dǎo)調(diào)整裝置按照對所述電源端子的第二電源電位的設(shè)置，把所述控制端子的電位設(shè)置為給定電位，來對所述電源端子和輸出端子之間以及所述接地端子和輸出端子之間的至少一方的電導(dǎo)進(jìn)行調(diào)整。
本發(fā)明2是在本發(fā)明1所述的半導(dǎo)體集成電路中，其特征在于所述第二電源電位是所述第一電源電位的1/4以下的電位。
本發(fā)明3是在本發(fā)明1所述的半導(dǎo)體集成電路中，其特征在于所述第二電源電位是在構(gòu)成所述半導(dǎo)體集成電路的晶體管的閾值電位以下。
本發(fā)明4是在本發(fā)明1所述的半導(dǎo)體集成電路中，其特征在于所述電導(dǎo)調(diào)整裝置是配置在所述電源端子和輸出端子之間的第一MOS晶體管或配置在所述接地端子和輸出端子之間的第二MOS晶體管，調(diào)節(jié)其源極端子和漏極端子之間的電導(dǎo)；所述控制端子是所述第一或第二MOS晶體管的阱端子。
本發(fā)明5是在本發(fā)明1所述的半導(dǎo)體集成電路中，其特征在于將所述電源端子和輸出端子之間的電導(dǎo)與所述接地端子和輸出端子之間的電導(dǎo)的比作為電導(dǎo)比，將成為決定來自所述輸出端子的輸出信號的高電平和低電平的基準(zhǔn)的電位作為邊界電位，將使用該邊界電位的所述電導(dǎo)比作為邊界比；在電源端子的電位成為第一電源電位的半導(dǎo)體集成電路的工作狀態(tài)下，所述電導(dǎo)比位于以所述邊界比為邊界線的一方的區(qū)域時，在半導(dǎo)體集成電路的非工作狀態(tài)下的電源端子上設(shè)置的第二電源電位是使所述電導(dǎo)比轉(zhuǎn)移到以所述邊界比為邊界線的另一方的區(qū)域中的電位；所述電導(dǎo)調(diào)整裝置在所述半導(dǎo)體集成電路的非工作狀態(tài)下，變更所述控制端子的電位，使所述電導(dǎo)比不轉(zhuǎn)移到所述另一方區(qū)域中，而是停留在一方區(qū)域中。
本發(fā)明6是在本發(fā)明4所述的半導(dǎo)體集成電路中，其特征在于所述第一或第二MOS晶體管中的任意一方的柵極端子的電位與源極端子的電位相等時的該MOS晶體管的源極端子和漏極端子之間流過的電流特性為第一電流特性；將另一方的MOS晶體管的柵極端子的電位與漏極端子的電位相等時的該MOS晶體管的漏極端子和源極端子之間流過的電流特性作為第二電流特性；從所述第一MOS晶體管的漏極端子到源極端子的電位與從所述第二MOS晶體管的源極端子到漏極端子的電位相等時的所述第一電流特性上的電流值以及所述第二電流特性的電流值分別為第一電流值和第二電流值；在所述半導(dǎo)體集成電路的非工作狀態(tài)下的電源端子上設(shè)置的第二電位設(shè)置為使該非工作狀態(tài)下的所述第一電流值和第二電流值的大小關(guān)系與半導(dǎo)體集成電路的工作狀態(tài)下的第一電流值和第二電流值的大小關(guān)系相同或相反。
本發(fā)明7是在本發(fā)明4所述的半導(dǎo)體集成電路中，其特征在于將所述第一或第二MOS晶體管中的任意一方的從源極端子到柵極端子的電位與閾值電位相等時的該MOS晶體管的源極端子和漏極端子之間流過的電流特性作為第一電流特性；將另一方的MOS晶體管的柵極端子的電位與漏極端子的電位相等時的該MOS晶體管的漏極端子和源極端子之間流過的電流特性作為第二電流特性；將從所述第一MOS晶體管的漏極端子到源極端子的電位與從所述第二MOS晶體管的源極端子到漏極端子的電位相等時的所述第一電流特性上的電流值以及所述第二電流特性上的電流值分別作為第一電流值和第二電流值；在所述半導(dǎo)體集成電路的非工作狀態(tài)下的電源端子上設(shè)置的第二電位設(shè)置為使非工作狀態(tài)下的所述第一電流值和第二電流值的大小關(guān)系，與半導(dǎo)體集成電路的工作狀態(tài)下的第一電流值和第二電流值的大小關(guān)系相同或相反。
本發(fā)明8是在本發(fā)明4所述的半導(dǎo)體集成電路中，其特征在于所述電源端子和輸出端子之間配置的MOS晶體管是PMOS晶體管；所述接地端子和輸出端子之間配置的MOS晶體管是NMOS晶體管。
本發(fā)明9的半導(dǎo)體集成電路是具有電源端子、接地端子以及輸出端子，作為構(gòu)成元件包含有晶體管的半導(dǎo)體集成電路，其特征在于具有帶控制從所述電源端子經(jīng)過輸出端子提供給連接在該輸出端子上的負(fù)載的供給電流或從所述負(fù)載經(jīng)過輸出端子流入所述接地端子的接受電流的控制端子的電流調(diào)整裝置；在所述半導(dǎo)體集成電路的工作狀態(tài)下，所述電源端子的電位被設(shè)置為第一電源電位；在所述半導(dǎo)體集成電路的非工作狀態(tài)下，所述電源端子的電位被設(shè)置為比所述第一電源電位低的第二電源電位，并且，所述電流調(diào)整裝置按照對所述電源端子的第二電源電位的設(shè)置，把所述控制端子的電位設(shè)置為給定電位，使所述供給電流和接受電流中的至少一方的電流得到調(diào)整。
本發(fā)明10是在本發(fā)明9所述的半導(dǎo)體集成電路中，其特征在于所述電流調(diào)整裝置的控制端子被設(shè)置在給定的電位上，使半導(dǎo)體集成電路的非工作狀態(tài)下的輸出端子和負(fù)載之間流過的電流的方向與半導(dǎo)體集成電路的工作狀態(tài)下的輸出端子和負(fù)載之間流過的電流的方向一致。
本發(fā)明11的導(dǎo)體集成電路，具有源極端子與電源相連接的PMOS晶體管；源極端子接地，漏極端子與所述PMOS晶體管的漏極端子相連作為輸出端子，柵極端子與所述PMOS晶體管的柵極端子相連接的NMOS晶體管；其特征在于所述電源的電位在所述半導(dǎo)體集成電路的工作狀態(tài)下被設(shè)置為第一電位，在所述半導(dǎo)體集成電路的非工作狀態(tài)下被設(shè)置為比第一電位還低的第二電位；所述PMOS晶體管和NMOS晶體管的至少一方的阱端子在所述半導(dǎo)體集成電路的非工作狀態(tài)下，按照對所述電源的第二電位的設(shè)置被設(shè)置為給定電位，能調(diào)整該MOS晶體管的漏極端子和源極端子之間的電導(dǎo)。
本發(fā)明12是在本發(fā)明11所述的半導(dǎo)體集成電路中，其特征在于所述PMOS晶體管的源極端子和漏極端子之間的電導(dǎo)與所述NMOS晶體管的漏極端子和源極端子之間的電導(dǎo)的比為電導(dǎo)比，將成為決定來自所述輸出端子的輸出信號的高電平和低電平的基準(zhǔn)的電位作為邊界電位，該邊界電位下的所述電導(dǎo)比為邊界比；在電源端子的電位成為第一電源電位的半導(dǎo)體集成電路的工作狀態(tài)下，所述電導(dǎo)比位于以所述邊界比為邊界線的一方的區(qū)域時，在半導(dǎo)體集成電路的非工作狀態(tài)下的電源端子上設(shè)置的第二電源電位是使所述電導(dǎo)比轉(zhuǎn)移到以所述邊界比為邊界線的另一方的區(qū)域中的電位；所述PMOS晶體管和NMOS晶體管中的至少一方的阱端子在所述半導(dǎo)體集成電路的非工作狀態(tài)下，被設(shè)置在給定的電位上，使所述電導(dǎo)比不轉(zhuǎn)移到所述另一方區(qū)域中，而是停留在一方區(qū)域中。
本發(fā)明13是在本發(fā)明11所述的半導(dǎo)體集成電路中，其特征在于半導(dǎo)體集成電路的非工作狀態(tài)下在所述電源端子上設(shè)置的第二電位是使所述輸出端子和與該輸出端子相連接的負(fù)載之間沒有電流流過，或與半導(dǎo)體集成電路的工作狀態(tài)下的所述輸出端子和負(fù)載間流過的電流的方向相反的方向的電位；所述阱端子上設(shè)置的給定電位是使半導(dǎo)體集成電路的非工作狀態(tài)下的所述輸出端子和負(fù)載之間必須有電流流過，或與半導(dǎo)體集成電路的工作狀態(tài)下的所述輸出端子和負(fù)載間流過的電流的方向不會成為反方向的電位。
本發(fā)明14的半導(dǎo)體集成電路，具有源極端子與電源相連接的第一PMOS晶體管；源極端子接地，漏極端子與所述第一PMOS晶體管的漏極端子相連作為第一輸出端子，柵極端子與所述第一PMOS晶體管的柵極端子相連作為第一輸入端子的第一NMOS晶體管；源極端子與所述電源相連接的第二PMOS晶體管；源極端子接地，漏極端子與所述第二PMOS晶體管的漏極端子相連作為第二輸出端子，柵極端子與所述第二PMOS晶體管的柵極端子相連作為第二輸入端子的第二NMOS晶體管；所述第一輸出端子與所述第二輸入端子相連接，所述第二輸出端子與所述第一輸入端子相連接；其特征在于所述電源的電位在所述半導(dǎo)體集成電路的工作狀態(tài)下被設(shè)置為第一電位，在所述半導(dǎo)體集成電路的非工作狀態(tài)下被設(shè)置為比第一電位低的第二電位；所述第一以及第二PMOS晶體管和第一以及第二NMOS晶體管的至少一方的阱端子在所述半導(dǎo)體集成電路的非工作狀態(tài)下，按照對所述電源的第二電位的設(shè)置被設(shè)置為給定電位，能調(diào)整該MOS晶體管的漏極端子和源極端子之間的電導(dǎo)。
本發(fā)明15是在本發(fā)明14所述的半導(dǎo)體集成電路中，其特征在于在半導(dǎo)體集成電路的非工作狀態(tài)下，在所述第一以及第二PMOS晶體管的阱端子上設(shè)置的給定電位比所述第二電位高；在半導(dǎo)體集成電路的非工作狀態(tài)下，在所述第一以及第二NMOS晶體管的阱端子上設(shè)置的給定電位比接地電位高。
本發(fā)明16是在本發(fā)明14所述的半導(dǎo)體集成電路中，其特征在于所述第一PMOS晶體管的源極端子和漏極端子之間的電導(dǎo)與所述第一NMOS晶體管的漏極端子和源極端子之間的電導(dǎo)的比或所述第二PMOS晶體管的源極端子和漏極端子之間的電導(dǎo)與所述第二NMOS晶體管的漏極端子和源極端子之間的電導(dǎo)的比為電導(dǎo)比；成為決定來自所述第一以及第二輸出端子的輸出信號的高電平和低電平的基準(zhǔn)的電位為邊界電位，該邊界電位下的所述電導(dǎo)比為邊界比；在所述電源的電位變?yōu)榈谝浑娫措娢坏陌雽?dǎo)體集成電路的工作狀態(tài)下，所述電導(dǎo)比位于以所述邊界比為邊界線的一方的區(qū)域時，在半導(dǎo)體集成電路的非工作狀態(tài)下的電源端子上設(shè)置的第二電源電位是使所述電導(dǎo)比轉(zhuǎn)移到以所述邊界比為邊界線的另一方的區(qū)域中的電位；在所述阱端子上設(shè)置的給定電位被設(shè)置為在所述半導(dǎo)體集成電路的非工作狀態(tài)下，使所述電導(dǎo)比不轉(zhuǎn)移到另一方區(qū)域中，而是停留在一方區(qū)域中的電位。
本發(fā)明17是在本發(fā)明14所述的半導(dǎo)體集成電路中，其特征在于所述半導(dǎo)體集成電路的非工作狀態(tài)下設(shè)置的第二電位比所述第一以及第二PMOS晶體管、所述第一以及第二NMOS晶體管中的至少一個MOS晶體管的閾值電位的絕對值小。
本發(fā)明18是在本發(fā)明14所述的半導(dǎo)體集成電路中，其特征在于從所述第一PMOS晶體管以及第一NMOS晶體管中任意一方的源極端子到柵極端子的電位為閾值電位時的從該MOS晶體管的源極端子到漏極端子的電導(dǎo)為第一電導(dǎo)；剩下的另一方的MOS晶體管的柵極端子的電位和漏極端子的電位相等時的漏極端子到源極端子的電導(dǎo)為第二電導(dǎo)；所述半導(dǎo)體集成電路的非工作狀態(tài)下設(shè)置的第二電位，當(dāng)提供給所述第一電導(dǎo)和第二電導(dǎo)的電位相等時，是使兩個電導(dǎo)的大小關(guān)系與半導(dǎo)體集成電路的工作狀態(tài)下的兩個電導(dǎo)的大小關(guān)系相同或相反的電位。
本發(fā)明19是在本發(fā)明18所述的半導(dǎo)體集成電路中，其特征在于代替從所述第一PMOS晶體管以及第二NMOS晶體管中的任意一方的源極端子到柵極端子的電位為閾值電位時，所述第一電導(dǎo)為該一方的MOS晶體管的源極端子的電位和柵極端子的電位相等時的從該MOS晶體管的源極端子到漏極端子的電導(dǎo)。
本發(fā)明20是在本發(fā)明14所述的半導(dǎo)體集成電路中，其特征在于半導(dǎo)體集成電路的非工作狀態(tài)下，在所述電源上設(shè)置的所述第二電位是使該非工作狀態(tài)下所述第一輸出端子和所述第二輸出端子之間沒有電流流過，或非工作狀態(tài)下流過的所述電流的方向與半導(dǎo)體集成電路的工作狀態(tài)下的流過的電流的方向相反的方向的電位；所述MOS晶體管的阱端子上設(shè)置的電位是使半導(dǎo)體集成電路的非工作狀態(tài)下所述第一輸出端子和所述第二輸出端子之間有電流，或在該非工作狀態(tài)下流過的所述電流的方向與半導(dǎo)體集成電路的工作狀態(tài)下的流過的電流的方向不會成為反方向的電位。
本發(fā)明21是在本發(fā)明14所述的半導(dǎo)體集成電路中，其特征在于具有在所述第一輸入端子和設(shè)置了被記錄信號的第一信號線之間配置的第一開關(guān)裝置；在所述第二輸入端子和設(shè)置了所述被記錄信號的倒置信號的第二信號線之間配置的第二開關(guān)裝置；構(gòu)成靜態(tài)隨機存取存儲器。
本發(fā)明22是在本發(fā)明4所述的半導(dǎo)體集成電路中，其特征在于所述控制端子為所述第一或第二MOS晶體管的柵極端子，而不是所述第一或第二MOS晶體管的阱端子。
本發(fā)明23的半導(dǎo)體集成電路，具有第一信號處理裝置；與所述第一信號處理裝置相比，輸入信號以及輸出信號的各電位的高低進(jìn)行了倒置的第二信號處理裝置；該第一信號處理裝置的輸出信號經(jīng)過所述第二處理裝置輸入到所述第一信號處理裝置的輸入端子中；其特征在于所述第一以及第二信號處理裝置分別具有電源端子、接地端子以及輸出端子，作為構(gòu)成元件包含有晶體管，并且具有帶控制所述電源端子和輸出端子之間以及所述接地端子和輸出端子之間的至少一方的電導(dǎo)的控制端子的電導(dǎo)調(diào)整裝置；在所述半導(dǎo)體集成電路的工作狀態(tài)下，所述電源端子的電位被設(shè)置為第一電源電位；在所述半導(dǎo)體集成電路的非工作狀態(tài)下，所述電源端子的電位被設(shè)置為比所述第一電源電位低的第二電源電位，并且，所述電導(dǎo)調(diào)整裝置按照對所述電源端子的第二電源電位的設(shè)置，把所述控制端子的電位設(shè)置為給定電位，使所述電源端子和輸出端子之間以及所述接地端子和輸出端子之間的至少一方的電導(dǎo)得到調(diào)整。
本發(fā)明24是在本發(fā)明23所述的半導(dǎo)體集成電路中，其特征在于所述第二電源電位是所述第一電源電位的1/4以下的電位。
本發(fā)明25是在本發(fā)明23所述的半導(dǎo)體集成電路中，其特征在于所述第二電源電位是所述半導(dǎo)體集成電路中設(shè)置的晶體管中的至少一個的閾值電位以下。
本發(fā)明26是在本發(fā)明23所述的半導(dǎo)體集成電路中，其特征在于所述電導(dǎo)調(diào)整裝置是配置在所述電源端子和輸出端子之間的第一MOS晶體管或配置在所述接地端子和輸出端子之間的第二MOS晶體管，調(diào)整其源極端子和漏極端子之間的電導(dǎo)；所述控制端子是所述第一或第二MOS晶體管的阱端子。
本發(fā)明27是在本發(fā)明23所述的半導(dǎo)體集成電路中，其特征在于將所述電源端子和輸出端子之間的電導(dǎo)與所述接地端子和輸出端子之間的電導(dǎo)的比作為電導(dǎo)比，將成為決定來自所述輸出端子的輸出信號的高電平和低電平的基準(zhǔn)的電位作為邊界電位，將使用該邊界電位的所述電導(dǎo)比作為邊界比；在電源端子的電位成為第一電源電位的半導(dǎo)體集成電路的工作狀態(tài)下，所述電導(dǎo)比位于以所述邊界比為邊界線的一方的區(qū)域時，在半導(dǎo)體集成電路的非工作狀態(tài)下的電源端子上設(shè)置的第二電源電位是使所述電導(dǎo)比轉(zhuǎn)移到以所述邊界比為邊界線的另一方的區(qū)域中的電位；所述電導(dǎo)調(diào)整裝置在所述半導(dǎo)體集成電路的非工作狀態(tài)下，變更所述控制端子的電位，使所述電導(dǎo)比不轉(zhuǎn)移到所述另一方區(qū)域中，而是停留在一方區(qū)域中。
本發(fā)明28是在本發(fā)明26所述的半導(dǎo)體集成電路中，其特征在于所述第一或第二MOS晶體管中的任意一方的柵極端子的電位與源極端子的電位相等時的該MOS晶體管的源極端子和漏極端子之間流過的電流特性為第一電流特性；將另一方的MOS晶體管的柵極端子的電位與漏極端子的電位相等時的該MOS晶體管的漏極端子和源極端子之間流過的電流特性作為第二電流特性；從所述第一MOS晶體管的漏極端子到源極端子的電位與從所述第二MOS晶體管的源極端子到漏極端子的電位相等時的所述第一電流特性上的電流值以及所述第二電流特性的電流值分別為第一電流值和第二電流值；在所述半導(dǎo)體集成電路的非工作狀態(tài)下的電源端子上設(shè)置的第二電位設(shè)置為使該非工作狀態(tài)下的所述第一電流值和第二電流值的大小關(guān)系與半導(dǎo)體集成電路的工作狀態(tài)下的第一電流值和第二電流值的大小關(guān)系相同或相反。
本發(fā)明29是在本發(fā)明26所述的半導(dǎo)體集成電路中，其特征在于將所述第一或第二MOS晶體管中的任意一方的從源極端子到柵極端子的電位與閾值電位相等時的該MOS晶體管的源極端子和漏極端子之間流過的電流特性作為第一電流特性；將另一方的MOS晶體管的柵極端子的電位與漏極端子的電位相等時的該MOS晶體管的漏極端子和源極端子之間流過的電流特性作為第二電流特性；將從所述第一MOS晶體管的漏極端子到源極端子的電位與從所述第二MOS晶體管的源極端子到漏極端子的電位相等時的所述第一電流特性上的電流值以及所述第二電流特性上的電流值分別作為第一電流值和第二電流值；在所述半導(dǎo)體集成電路的非工作狀態(tài)下的電源端子上設(shè)置的第二電位設(shè)置為使該非工作狀態(tài)下的所述第一電流值和第二電流值的大小關(guān)系與半導(dǎo)體集成電路的工作狀態(tài)下的第一電流值和第二電流值的大小關(guān)系相同或相反。
本發(fā)明30是在本發(fā)明26所述的半導(dǎo)體集成電路中，其特征在于所述電源端子和輸出端子之間配置的MOS晶體管是PMOS晶體管；所述接地端子和輸出端子之間配置的MOS晶體管是NMOS晶體管。
本發(fā)明31的半導(dǎo)體集成電路，具有第一信號處理裝置；與所述第一信號處理裝置相比，輸入信號以及輸出信號的各電位的高低進(jìn)行了倒置的第二信號處理裝置；該第一信號處理裝置的輸出信號經(jīng)過所述第二處理裝置輸入到所述第一信號處理裝置的輸入端子中；其特征在于所述第一以及第二信號處理裝置分別具有電源端子、接地端子以及輸出端子，作為構(gòu)成元件包含有晶體管；具有帶控制從所述電源端子經(jīng)過輸出端子提供給連接在該輸出端子上的負(fù)載的供給電流或從所述負(fù)載經(jīng)過輸出端子流入所述接地端子的接受電流的控制端子的電流調(diào)整裝置；在所述半導(dǎo)體集成電路的工作狀態(tài)下，所述電源端子的電位被設(shè)置為第一電源電位；在所述半導(dǎo)體集成電路的非工作狀態(tài)下，所述電源端子的電位被設(shè)置為比所述第一電源電位低的第二電源電位，并且，所述電流調(diào)整裝置按照對所述電源端子的第二電源電位的設(shè)置，把所述控制端子的電位設(shè)置為給定電位，使所述供給電流和接受電流中的至少一方的電流得到調(diào)整。
本發(fā)明32是在本發(fā)明31所述的半導(dǎo)體集成電路中，其特征在于所述電流調(diào)整裝置的控制端子被設(shè)置在給定的電位上，使半導(dǎo)體集成電路的非工作狀態(tài)下的輸出端子和負(fù)載之間流過的電流的方向與半導(dǎo)體集成電路的工作狀態(tài)下的輸出端子和負(fù)載之間流過的電流的方向一致。
本發(fā)明33的半導(dǎo)體集成電路，具有第一信號處理裝置；把所述第一信號處理裝置的輸出信號輸入到輸入端子中的第二信號處理裝置；其特征在于所述第二信號處理裝置具有通過控制端子的電位能變更來自輸出端子的輸出信號的高電平和低電平的邊界電位的邊界電位變更裝置；所述第一以及第二信號處理裝置分別具有電源端子、接地端子；并且，在所述半導(dǎo)體集成電路的工作狀態(tài)下，所述電源端子的電位被設(shè)置為第一電源電位，在所述半導(dǎo)體集成電路的非工作狀態(tài)下，所述電源端子的電位被設(shè)置為比所述第一電源電位低的第二電源電位；所述邊界電位變更裝置，在半導(dǎo)體集成電路的工作狀態(tài)下，當(dāng)?shù)谝恍盘柼幚硌b置的輸出電位位于以所述第二信號處理裝置的邊界電位為邊界線的一方區(qū)域中時，在半導(dǎo)體集成電路的非工作狀態(tài)下，所述控制端子的電位被設(shè)置為能防止所述第一信號處理裝置的輸出電位移動到另一方的區(qū)域中，使其停留在所述一方的區(qū)域中。
本發(fā)明34是在本發(fā)明33所述的半導(dǎo)體集成電路中，其特征在于具有通過電源端子的電位變更所述邊界電位的所述邊界電位變更裝置，代替了通過控制端子的電位變更所述邊界電位的所述邊界電位變更裝置。
本發(fā)明35是在本發(fā)明33所述的半導(dǎo)體集成電路中，其特征在于具有通過接地端子的電位變更所述邊界電位的所述邊界電位變更裝置，代替了通過控制端子的電位變更所述邊界電位的所述邊界電位變更裝置。
綜上所述，在本發(fā)明的半導(dǎo)體集成電路中，不僅是倒相電路，在SRAM、F/F電路、NAND電路、NOR電路等靜態(tài)電路和動態(tài)電路中，在這些電路的非工作狀態(tài)下，把電源電位設(shè)置得極低，最好設(shè)置在晶體管的閾值電壓以下，不但能實現(xiàn)低消費電力化，還能通過把NMOS晶體管以及PMOS晶體管的阱端子的至少一方的電位等設(shè)置為給定的電位，使電路在工作狀態(tài)下保持的數(shù)據(jù)在非工作狀態(tài)下仍能被繼續(xù)保持。
圖1是表示現(xiàn)有MTCMOS的結(jié)構(gòu)的圖。
圖2(a)是說明倒相電路保持信號的情況的圖，(b)是同一圖(a)的等價電路圖。
圖3(a)是連接有柵極端子和漏極端子的NMOS晶體管的結(jié)構(gòu)圖，(b)是未連接這兩個端子的晶體管的結(jié)構(gòu)圖，(c)是說明(a)、(b)兩方的晶體管的電流特性關(guān)系的圖；圖3(d)是連接有柵極端子和漏極端子的PMOS晶體管的結(jié)構(gòu)圖，(e)是未連接這兩個端子的晶體管的結(jié)構(gòu)圖，(f)是說明(d)、(e)兩方的晶體管的電流特性關(guān)系的圖。
圖4(a)是倒相電路的結(jié)構(gòu)圖，(b)是用于說明保持了或失去了該倒相電路倒相電路的信號的情況的圖。
圖5(a)是倒相電路的結(jié)構(gòu)圖，(b)是用于說明能用低的電源電位保持該倒相電路的信號的圖。
圖6是用于說明能用低的電源電位，以其他的方法保持該倒相電路的信號的圖。
圖7是表示PMOS晶體管的導(dǎo)通時的電流特性Pon和NMOS晶體管的斷開時的電流特性Noff的關(guān)系，以及PMOS晶體管的斷開時的電流特性Poff和NMOS晶體管的導(dǎo)通時的電流特性Non的關(guān)系的圖。
圖8是用于考慮了柵漏電流、接合泄漏電流后，來說明信號的保持動作的圖。
圖9(a)是本發(fā)明實施例1的倒相電路的結(jié)構(gòu)圖，(b)是說明同一倒相電路的動作的圖，(c)是其他倒相電路的結(jié)構(gòu)圖，(d)是說明同一倒相電路的圖。
圖10是說明本發(fā)明實施例1的倒相電路的非工作狀態(tài)的其他電源電位的圖。
圖11是表示本發(fā)明實施例2的SRAM的結(jié)構(gòu)的圖。
圖12是表示同一實施例的SRAM的其他結(jié)構(gòu)的圖。
圖13是說明E/D型倒相電路的電流特性的圖。
圖14(a)是說明E/D型倒相電路的電流特性的圖，(b)是說明耗盡型NMOS的電位設(shè)置的情況的圖。
圖15是適用了本發(fā)明的觸發(fā)電路的結(jié)構(gòu)圖。
圖16是本發(fā)明實施例3的NAND電路的結(jié)構(gòu)圖。
圖17(a)是表示本發(fā)明實施例4的兩個串聯(lián)連接在一起的倒相電路的結(jié)構(gòu)的圖，(b)是說明同一電路的工作狀態(tài)和非工作狀態(tài)的電源電壓的設(shè)置情況的圖。
圖18是本發(fā)明實施例5的動態(tài)電路的結(jié)構(gòu)圖。
圖19(a)是表示本發(fā)明實施例6的兩個串聯(lián)連接在一起的倒相電路的結(jié)構(gòu)的圖，(b)是說明同一電路的工作狀態(tài)和非工作狀態(tài)的電源電壓的設(shè)置情況的圖，(c)是表示相對于后段的倒相電路的輸入信號的輸出信號的電位特性的圖。
圖20(a)是表示同一實施例的兩個串聯(lián)連接在一起的倒相電路的其他結(jié)構(gòu)的圖，(b)是說明同一電路的工作狀態(tài)和非工作狀態(tài)的電源電壓的設(shè)置情況的圖。
圖21是表示降低電源電壓時的電流減少程度的圖。
下面簡要說明附圖符號。
17-電源發(fā)生器(電導(dǎo)調(diào)整裝置)；17a-倒相電路(第一信號處理裝置)；18a-倒相電路(第二信號處理裝置)；18-電源端子；19-控制端子；21a-開關(guān)晶體管(第一開關(guān)裝置)；21b-開關(guān)晶體管(第二開關(guān)裝置)；22a-位線(第一信號線)；22b-位線(第二信號線)；100-PMOS晶體管(第一MOS晶體管)；100a-第一PMOS晶體管；100b-第二PMOS晶體管；101-NMOS晶體管(第二MOS晶體管)；101a-第一NMOS晶體管；101b-第二NMOS晶體管；102-輸出端子；102a-第一輸出端子；102b-第二輸出端子；103a-第一輸入端子；103b-第二輸入端子；105-邊界電位變更裝置；Vdd1-第一電源電位；Vdd2-第二電源電位；Vt-閾值電位；Poff-第一電流特性；Non-第二電流特性。
(實施例1)圖9和圖10表示本發(fā)明實施例1。圖9(a)、(c)是對于倒相電路的結(jié)構(gòu)例。同一圖(a)是PMOS100和NMOS101串聯(lián)連接構(gòu)成的倒相電路，PMOS100和NMOS101的連接點是輸出端子102。
在所述倒相電路中，PMOS100(第一MOS晶體管)100的源極端子與電源發(fā)生器(電導(dǎo)調(diào)整裝置和電流調(diào)整裝置)17的端子(電源端子)18相連接，作為控制端子的阱端子與端子19相連接。在倒相電路的工作狀態(tài)下，端子18、19都設(shè)置為第一電源電位。在非工作狀態(tài)下，把端子18的電源電位降到第二電源電位Vdd2(Vdd2＜＜Vdd1)。此時，如果倒相電路的輸入信號是第二電源電位Vdd2(H電平)，則輸出信號有必要保持為工作狀態(tài)的接地電位(L電平)。為了保持，由表1可知，有必要使PMOS晶體管的電導(dǎo)Gp和NMOS晶體管的電導(dǎo)Gn的關(guān)系滿足以下所述表達(dá)式Gp＜Gn (表達(dá)式16)因此，根據(jù)圖5(b)的討論，通過把與PMOS100的阱端子相連接的端子19設(shè)置為比第二電源電位Vdd2還高的電位Vdd2+Δ1，能實現(xiàn)表達(dá)式16。另外，通過實現(xiàn)該條件，在非工作狀態(tài)下也能保持在工作狀態(tài)從輸出端子102流向接地的電流。
在圖9(c)中，PMOS的阱端子與源極端子相連接，與電源發(fā)生器17的端子18相連接。NMOS(第二MOS晶體管)101的阱端子與端子20相連接。在工作狀態(tài)下，端子18設(shè)置為第一電源電位Vdd1，端子20設(shè)置為接地電位。在非工作狀態(tài)下，端子18設(shè)置為第二電源電位Vdd2(Vdd2＜＜Vdd1)。此時，如果倒相電路的輸入信號是第二電源電位Vdd2(H電平)，則輸出信號有必要保持為工作狀態(tài)的接地電位(L電平)。為了保持，有必要使PMOS晶體管的電導(dǎo)Gp和NMOS晶體管的電導(dǎo)Gn滿足表達(dá)式16的條件。因此，通過把端子20設(shè)置為比接地電位高的電位Vdd2+Δ2，能滿足同一條件。
關(guān)于倒相電路的電源電位、溫度、晶體管的偏移等各條件，如果端子18和端子19、端子18和端子20的各電位的設(shè)置使對于圖5(b)的交點α變?yōu)樽畲蟮碾娢籚ds時，移動后的交點β變?yōu)榈诙娫措娢籚dd2，則在各條件的全部區(qū)域中，保持了輸出信號。另外，通過檢測輸出信號的電位、電流，調(diào)整設(shè)置電位、電源電位，對于各條件也有適應(yīng)的方法。
至此的討論盡可能都限定為理想的狀況，把PMOS和NMOS的電導(dǎo)Gp、Gn的大小關(guān)系的改變等價于輸出信號的丟失。根據(jù)該事實，以圖4(b)的交點α為界，失去了倒相電路保持的輸出信號是指在交點α兩個電導(dǎo)Gp、Gn變得相等。而實際上，PMOS和NMOS的晶體管結(jié)構(gòu)和制造過程不同，所以雙方的電流特性的斜率(微分值、電導(dǎo))在交點α稍微不同。結(jié)果，在實際的晶體管中，失去了輸出信號是在與交點α稍微不同的電位Vds。但是，該不同是晶體管的個體的不同。在此，為了簡化說明，一般是在交點α失去了輸出信號。這樣，在實際的設(shè)計中，因為，即使是比交點α高的電位，也有可能失去輸出信號，所以為了留有余地，有必要使比交點α高的第二電源電位Vdd2移動到交點β。
所謂留有余地是考慮到了以下所述的狀況。如圖10所示，對于非工作狀態(tài)的第二電源電位Vdd2比交點α高的電壓，如果考慮到即使電源電位由于噪聲等變動時也能保持輸出信號，則有必要把移動后的交點β設(shè)置為低電位，從第二電源電位Vdd2具有適當(dāng)?shù)挠嗔縈。假設(shè)，如果不設(shè)置余量，則由于噪聲第二電源電位Vdd2一時變化為低的電源電位時，變成了比交點α還低的電源電位。當(dāng)考慮了余量時，即使第二電源電位Vdd2比交點α的電位還大時，交點β和第二電源電位Vdd2之間具有適當(dāng)?shù)牟罹褪窃O(shè)置了適當(dāng)?shù)挠嗔?適當(dāng)?shù)碾妼?dǎo)Gp和Gn的差)。例如，如圖10所示，當(dāng)電流特性Poff和Non相交時，當(dāng)在斷開即PMOS的閾值絕對值Vt以下時，通過使交點α移動到更小的電位，就設(shè)置了適當(dāng)?shù)挠嗔縈1。
另外，Poff曲線表示了PMOS柵極端子設(shè)置為電源電位的狀態(tài)特性，為柵極端子提供了與該PMOS的閾值對應(yīng)的電壓。如圖10所示，當(dāng)把第二電源電位Vdd2設(shè)置為比以源極端子為基點，把柵極端子的電位降低到閾值電壓Vt時的PVt曲線和Non曲線的交點ε表示的電位Vds還小的電位時，為了設(shè)置余量M2，最好使交點α移動到更小的電位。當(dāng)?shù)诙娫措娢籚dd2比PMOS或NMOS的閾值電位Vt的絕對值小時，象第二電源電位Vdd2在第一電源電位Vdd1的1/4以下時(只是的余量為M3)那樣，比較電源電壓Vdd1的工作狀態(tài)下的PMOS和NMOS的電導(dǎo)，對于其兩者的差極小的狀態(tài)，有必要使交點α移動到更低的電位來設(shè)置余量。
離開理想的狀況，在實際的狀況下，有時PMOS和NMOS的電導(dǎo)Gp和Gn的大小關(guān)系改變與失去輸出信號并不等價。當(dāng)電導(dǎo)Gp和Gn相等時，倒相電路的輸出信號是第二電源電位Vdd2的一半的電位即1/2Vdd2。因此，在接收倒相電路的輸出信號的后段電路中，當(dāng)考慮后段電路判斷為H電平的電位或判斷為L電平的電位的邊界電位Vbo時，當(dāng)Vbo＝1/2Vdd2時，失去了倒相電路的輸出信號。如果更具體地說，則從表達(dá)式1經(jīng)過簡單的計算，得出Vout2＝Rn/(Rp+Rn)Vdd2＝1/(1+Gn/Gp)Vdd2(表達(dá)式17)在此，Vout2是第二電源電位Vdd2的倒相電路的輸出端子的電位。如果工作狀態(tài)下是H電平，如果Vout2＞Vbo(H)(表達(dá)式18)則信號被保持，此外，就失去了信號。如果在工作狀態(tài)下是L電平，如果Vout2＜Vbo(L)(表達(dá)式19)則信號被保持，此外，就失去了信號。在表達(dá)式18和表達(dá)式19中，把Vbo(H)作為是否為H電平的邊界電位處理，把Vbo(L)作為是否為L電平的邊界電位處理。由表達(dá)式17可知，當(dāng)Gp＝Gn時，Vout2＝1/2Vdd2。根據(jù)表達(dá)式17～表達(dá)式19，信號被保持的條件由Gp和Gn的比決定，由表達(dá)式17可得到失去輸出信號時的邊界條件式Vbo＝1/(1+Gn/Gp)Vdd2 (表達(dá)式20)如果計算Gn/Gp，則得到Gn/Gp＝Vdd2/Vbo-1(表達(dá)式21)在此的討論對于根據(jù)一般的電路的解釋，從圖8的輸出端子輸出的電流也是同樣的，根據(jù)后段電路的電位Vbo，從表達(dá)式13的理想化的條件的電流的邊界值為0的考慮方法離開，成為以給定的值為邊界的條件式。
當(dāng)關(guān)于表達(dá)式21，進(jìn)一步考察時，還有條件式21利用與Vbo的關(guān)系，通過使后段電路的電位Vbo移動，保持前段即倒相電路的輸出信號的方法。例如，如果后段電路為倒相電路，則如果使PMOS的阱端子更高，則電位Vbo變得更低，使NMOS的阱端子更高，電位Vbo變得也更低。對于雙方的MOS的阱端子的相反的電位設(shè)置中，能根據(jù)一般的電路的解釋理解電位Vbo變高。但是，在MOS中，很多時候，靠近電位Vbo的輸入輸出信號的電壓增益比1大，一般通過阱端子的電位設(shè)置，能使電位Vbo不會象Gn/Gp比那樣變化。
并且，與非工作狀態(tài)同樣，當(dāng)從第一電源電位Vdd1下降到第二電源電位Vdd2的途中的MOS的電流特性有很大變形時或由于電源的噪聲而無法保持輸出信號時，如圖9(a)～(d)所示，在電源電位的變化途中，通過把阱端子的電位設(shè)置為高的電位，就能保持?jǐn)?shù)據(jù)。
(實施例2)下面，就本發(fā)明實施例2加以說明。本實施例是把本發(fā)明適用于SRAM。雖然把本發(fā)明適用于SRAM被認(rèn)為是比倒相電路更難，但是，實際上根據(jù)圖7的特性，與倒相電路是同樣的。
圖11是現(xiàn)在最為廣泛利用的SRAM的結(jié)構(gòu)圖。倒相電路17a(第一信號處理電路)由PMOS(第一PMOS晶體管)100a、NMOS(第一NMOS晶體管)101a串聯(lián)連接構(gòu)成，其漏極端子的彼此間的連接點是輸出端子(第一輸出端子)102a，其柵極端子的彼此間的連接點是輸入端子(第一輸入端子)103a。另外，倒相電路18a(第二信號處理電路)也由PMOS(第二PMOS晶體管)100b、NMOS(第二NMOS晶體管)101b串聯(lián)連接構(gòu)成，其漏極端子的彼此間的連接點是輸出端子(第二輸出端子)102b，其柵極端子的彼此間的連接點是輸入端子(第二輸入端子)103b。所述倒相電路17a的輸出端子102a與倒相電路18a的輸入端子103b相連接，倒相電路18a的輸出端子102b與倒相電路17a的輸入端子103a相連接。
所述倒相電路17a的輸入端子103a和位線(第一信號線)22a之間連接有開關(guān)晶體管(第一開關(guān)裝置)21a，倒相電路18a的輸入端子103b與位線(第二信號線)22b之間連接有開關(guān)晶體管(第二開關(guān)裝置)21b。所述位線22a、位線22b設(shè)置了互補的信號，通過使開關(guān)晶體管21a、21b導(dǎo)通，倒相電路17a、18a中記錄了互補的信號。
在此，以SRAM有接收信號的準(zhǔn)備的狀態(tài)為工作狀態(tài)；雖然不能接收信號，但是保持了信號的狀態(tài)為非工作狀態(tài)。在非工作狀態(tài)下，如圖11所示，開關(guān)晶體管21a、21b斷開，位線22a、位線22b設(shè)置為接地電位?？紤]倒相電路17a的輸出端子為L電平，倒相電路18a的輸出端子保持了H電平，PMOS和NMOS的特性為圖7的情形。根據(jù)圖7的電流特性，因為倒相電路18a在PMOS導(dǎo)通、NMOS斷開時的特性曲線Pon、Noff不交叉(除了原點)，所以即使電源電位7被設(shè)置為低的第二電源電位Vdd2，也保持了輸出信號。二倒相電路17a中，由圖5(a)和(b)的討論可知，通過調(diào)整PMOS、NMOS的電導(dǎo)，使電流特性Poff、Non的交點α移動到低的電位，即使電源電位7被設(shè)置為低的第二電源電位Vdd2，也保持了輸出信號。以上是基于至此的討論。
圖11表示了通過設(shè)置PMOS的阱端子的電位，與圖5(b)同樣，使交點α移動到低電位時的結(jié)構(gòu)。在倒相電路18a的PMOS的阱端子也進(jìn)行向倒相電路17a的PMOS的阱端子的電位設(shè)置的理由是為了當(dāng)保持的信號為與圖11時的顛倒的狀態(tài)時，即在倒相電路17a的輸出端子為H電平，倒相電路18a的輸出端子保持了L電平時，也能保持信號。至此說明了設(shè)置倒相電路的PMOS的阱端子的電位時的情形，但是，從圖6的討論可知還有設(shè)置NMOS的阱端子的電位或設(shè)置雙方的電位的方法。
圖12與圖11的SRAM不同，是把倒相電路17a、18a替換為倒相電路17b、18b的SRAM。一般我們知道，在倒相電路17b、18b中，通過在源極端子與接地電位相連接的NMOS(增強型NMOS)的漏極端子一側(cè)，設(shè)置柵極端子和漏極端子相連接的耗盡型NMOS，變?yōu)榈瓜嚯娐?。這被稱作E/D型倒相電路，或增強/耗盡型倒相電路。在圖12中，耗盡型NMOS在漏極端子和源極端子之間為粗線，區(qū)別于增強型NMOS。在這樣的倒相電路17b、18b中，在非工作狀態(tài)下的低的第二電源電位Vdd2下，通過把耗盡型NMOS的阱端子的電位設(shè)置為比工作狀態(tài)下的電源電位Vdd1還低的電位，能保持輸出信號。
綜上所述，為了保持輸出信號，為了使工作狀態(tài)下的電導(dǎo)Gp、Gn的大小關(guān)系在非工作狀態(tài)下不會相等或相反，而把PMOS和NMOS的阱端子的至少一方設(shè)置為給定的電位的想法在在此也是同樣，但是，簡單說明了即使是不同結(jié)構(gòu)的倒相電路17b、18b，也能同樣保持輸出信號的情況。
圖13是工作狀態(tài)下的電源電壓Vdd1的倒相電路17b或倒相電路18b的工作狀態(tài)。以下，因為倒相電路17b和倒相電路18b相同，所以只記載倒相電路17b。橫軸Vo是輸出端子的電位，縱軸Id是從漏極端子到源極端子的電流。曲線N1(VH)表示了倒相電路17b的NMOS的柵極端子設(shè)置為H電平時，對于從源極端子到漏極端子的電位(即輸出端子的電位Vo)的從漏極端子到源極端子的電流Id的特性。曲線NDon1表示了對于從耗盡型NMOS的接地電位到源極端子的電位(即輸出端子的電位Vo)的從漏極端子到源極端子的電流Id的特性。
當(dāng)輸入信號為H電平時，如表1所示，最終狀態(tài)為雙方的NMOS的從漏極端子到源極端子的電流變?yōu)橄嗟鹊臓顟B(tài)。而當(dāng)在倒相電路17b的NMOS的柵極端子設(shè)置了L電平時，變?yōu)榍€N1(VL)。耗盡型NMOS中，各端子的連接狀態(tài)相同，柵極端子也為電源電位Vdd1，是相同的，所以電流特性從曲線NDon1沒有變化。此時，最終狀態(tài)是雙方的NMOS的從漏極端子到源極端子的電流相等的狀態(tài)C2。倒相電路17b的輸出端子的電位的H電平和L電平發(fā)生變化的輸入端子的電位為Vinv1，對于該電位Vinv1，當(dāng)狀態(tài)C1在低電位一側(cè)，狀態(tài)C2在高電位一側(cè)時，表現(xiàn)了作為倒相電路的作用。
圖14(a)表示了把電源電位設(shè)置為非工作狀態(tài)下的第二電源電位Vdd2(＜＜第一電源電位Vdd1)時的特性。與曲線N1(VH)對應(yīng)的曲線N2(VL)成為表示更小的電流的曲線。因此，在此也能通過使電源電位下降，減小倒相電路的消費電流。并且，與曲線NDon1對應(yīng)的曲線NDon2也成為表示更小的電流的曲線。在輸入端子設(shè)置了H電平時的最終狀態(tài)是狀態(tài)C3。當(dāng)?shù)诙娫措娢籚dd2的倒相電路17b的輸出端子的電位在H電平和L電平變化的輸入端子的電位為Vinv2時，狀態(tài)C3存在于比該電位Vinv2還高的電位一側(cè)。倒相電路17b對于H電平的輸入電位輸出H電平的電位。如果電源電位Vdd1時，輸出端子為L電平，則第二電源電位Vdd2時，變?yōu)镠電平，無法保持輸出信號。
而在輸出信號為H電平的最終狀態(tài)下，圖14(a)的曲線N2(VL)和曲線NDon2的交點C5存在與比電位Vinv2還高的電位一側(cè)，所以在第二電源電位Vdd2下也保持了輸出信號。在此，如圖14(b)所示，為了保持輸出信號，通過把耗盡型NMOS的阱端子的電位Vbdn設(shè)置為比電源電位Vdd1還低的電位，能使曲線NDon2移動到曲線NDon2(Vbdn)。此時，最終狀態(tài)從C3移動到C4，C4存在于比電位Vinv2還低的電位一側(cè)，保持了輸出信號。綜上所述，在此，通過把NMOS(增強型NMOS)的阱端子設(shè)置為高于接地電位的電位，或把雙方的NMOS的阱端子設(shè)置為給定的電壓，能使最終狀態(tài)移動到比電位Vinv2還低的電位。
如圖15所示，F(xiàn)/F電路保持信號時的電路狀態(tài)是開關(guān)23導(dǎo)通，開關(guān)24斷開，所以保持信號的部位與SRAM同樣，是倒相電路17a、18a的彼此的輸入端子和輸出端子相連接的結(jié)構(gòu)。因此，F(xiàn)/F電路也與SRAM同樣，所以省略了詳細(xì)的說明。
(實施例3)下面，就本發(fā)明實施例3加以說明。本實施例是把本發(fā)明適用于NAND電路。如圖16所示，2輸入的NAND電路，與倒相電路在NMOS25、26串聯(lián)連接的方面或PMOS27、28并聯(lián)的方面上，結(jié)構(gòu)不同。
包含此前討論了的倒相電路的NAND電路和NOR電路等邏輯電路是靜態(tài)電路。如果是靜態(tài)邏輯電路，則通過PMOS和NMOS的導(dǎo)通、斷開的切換，決定輸出這一點上是相同的。例如，當(dāng)輸入端子29、30設(shè)置了H電平和H電平時，輸出端子31變?yōu)長電平。NMOS表示了圖5(b)的Non的特性，但是通過使Non的特性與把NMOS25和NMOS26的串聯(lián)連接置換為一個NMOS時對應(yīng)，使PMOS的Poff特性與把PMOS27和PMOS28的串聯(lián)連接置換為一個PMOS時對應(yīng)，就與倒相電路變?yōu)橥瑯恿恕?br> 使圖5(b)的交點α移動的方法也與此前的相同。在圖16中，設(shè)置了PMOS27的阱端子的電位。通過也設(shè)置PMOS28的電位，能更有效地使交點α移動到低電位。以上所述的事實對于NMOS也是同樣的，但是，因為是串聯(lián)連接，所以設(shè)置NMOS25和NMOS26的雙方的阱端子的電位比只設(shè)置一方更具效果。而當(dāng)把輸入端子29、30的至少一方設(shè)置為L電平時，把PMOS27、28置換為一個的PMOS是導(dǎo)通，變?yōu)閳D7的Pon特性和Noff特性的關(guān)系，保持了信號。
這樣，在NAND電路中，把多個電導(dǎo)元件(NMOS25、26或PMOS27、28)作為一個電導(dǎo)元件處理的方法在圖8的討論中也能適用。在表達(dá)式15中，如果左邊作為從倒相電路15的輸出端子流出的電流，右邊是流入輸出端子的電流，能把各電流與PMOS和NMOS置換。如圖11所示，因為考慮SRAM的開關(guān)晶體管21a、21b的漏極端子和源極端子之間的電流時也是同樣的，所以省略了說明。象這樣把電流的流向分類，置換為PMOS、NMOS的方法也能廣泛適用于其他的電路。
(實施例4)
下面，就本發(fā)明實施例4加以說明。本實施例是作為電導(dǎo)調(diào)整裝置使用了柵極端子，代替MOS晶體管的阱端子。
此前的實施例中，為了調(diào)整電導(dǎo)，在阱端子上設(shè)置了給定的電位。在調(diào)整電導(dǎo)時，根據(jù)MOS晶體管的特性，柵極端子和阱端子起著類似的作用。對于阱端子，在電路結(jié)構(gòu)上(如圖6所示)，能為PMOS和NMOS設(shè)置不同的電位。另一方面，幾乎都是柵極端子在PMOS和NMOS中公共相連接，而無法獨立設(shè)置電位(例如倒相電路時)。但是，如果考慮到為了保持輸出端子的信號，調(diào)整PMOS和NMOS的電導(dǎo)的大小關(guān)系才是本質(zhì)的，則即使PMOS和NMOS的柵極端子在電路上是公共的，也通過把柵極端子的電位設(shè)置為比電源電位高，就能得到與圖6類似的動作。
圖17(a)表示了用于保持倒相電路33的輸出信號的結(jié)構(gòu)。為了表現(xiàn)一般的邏輯電路的連接狀態(tài)，倒相電路32的輸出端子與倒相電路33的輸入端子相連接。在工作狀態(tài)下，倒相電路32、33的電源電位設(shè)置為Vdd1。此時，倒相電路32、33的輸出端子設(shè)置為H和L電平。在非工作狀態(tài)下，倒相電路33的電源電位設(shè)置為第二電源電位Vdd2(＜＜第一電源電位Vdd1)，倒相電路32的電源電位設(shè)置為Vdd3(＝Vdd2+Δ3＜＜Vdd1)。由此，倒相電路33的PMOS的電導(dǎo)Gp變小，NMOS的電導(dǎo)Gn變大。該電導(dǎo)的變化在特性上與圖6同樣，類似于圖5(b)的從交點α向交點δ的移動。結(jié)果，倒相電路33與圖6的倒相電路同樣，在第二電源電位也能保持輸出信號。
當(dāng)?shù)瓜嚯娐?3的輸出端子為H電平時，與圖7的討論同樣，能保持輸出信號。而當(dāng)對倒相電路32的H電平的輸入信號的電位小于Vdd3時，無法適用用于保持信號的裝置。倒相電路32的電源電位Vdd3有必要是能保持信號的電源電位(比圖5(b)的交點α高的電位)。
關(guān)于圖7的特性，當(dāng)Pon和Noff交叉時，雖然有必要考慮倒相電路33保持H電平的輸出信號，但是為此，應(yīng)該把倒相電路32的接地電位設(shè)置得比倒相電路33的接地電位低。另外，對于NAND、NOR電路，即使是多個種類的邏輯電路的組合，如圖16所示，根據(jù)把多個元件置換為一個PMOS、NMOS的方法，能以低電源電位保持信號。
(實施例5)
下面，就本發(fā)明實施例5加以說明。本實施例是把本發(fā)明適用于動態(tài)電路。關(guān)于動態(tài)電路，也與靜態(tài)電路的討論同樣，能保持信號。
圖18是動態(tài)NAND電路。通過在端子34設(shè)置L電平，在輸出端子35設(shè)置了H電平。然后，端子34變?yōu)镠電平，為NMOS36、37的柵極端子提供了輸出信號。在此，輸入信號為H電平和L電平。此時，輸出信號變?yōu)長電平。使電流流出輸出端子的裝置是PMOS，引入電流的裝置是三個串聯(lián)連接的NMOS，當(dāng)把它作為一個NMOS考慮時，與倒相電路同樣的討論成立。因此，動態(tài)電路在低電源電位也能保持信號。圖18是通過把PMOS的阱端子的電位Vbp設(shè)置得比第二電源電位Vdd2還高，保持了信號。
(實施例6)下面，就本發(fā)明實施例6加以說明。至此，為了保持倒相電路的輸出信號，考慮了保持倒相電路自身的輸出信號。為了保持輸出信號，把MOS晶體管的阱端子的電位和柵極端子的電位設(shè)置為給定的電壓。此外，在本實施例中，為了保持倒相電路的輸出信號，參照圖19(a)～(c)，說明調(diào)整下一段的倒相電路的H電平和L電平的邊界電位Vbo的方法。
把倒相電路38的輸出端子與倒相電路39的輸入端子相連接，倒相電路39的輸出端子與倒相電路38的輸入端子相連接的結(jié)構(gòu)作為例子?？紤]在工作狀態(tài)下，倒相電路38保持低電平，倒相電路39保持高電平時的情形。該結(jié)構(gòu)是已經(jīng)說明的SRAM、F/F的主要構(gòu)成要素。
在非工作狀態(tài)下，使倒相電路38的電源電位從倒相電路38、39的工作轉(zhuǎn)臺的電源電位Vdd1下降到第二電源電位Vdd2(＜Vdd1)。從表達(dá)式21的討論可知，決定倒相電路38的輸出信號是H電平還是L電平的邊界條件是當(dāng)表達(dá)式21的左邊的PMOS的電導(dǎo)Gp和NMOS的電導(dǎo)Gn的比Gn/Gp與右邊相等時。右邊與邊界電位Vbo有關(guān)。如圖19所示，考慮根據(jù)下一段的倒相電路39決定邊界電位Vbo時的情形。當(dāng)?shù)诙娫措娢籚dd2的倒相電路38的比Gn/Gp比電源電位Vdd1的比Gn/Gp小時，從表達(dá)式17可知，輸出電位Vout2上升。但是，如果上升量變大，超過了邊界電位Vbo，當(dāng)著眼于倒相電路38無法保持輸出信號時，如果把倒相電路39的邊界電位Vbo設(shè)置為更高的電位，就能保持輸出信號。對于表達(dá)式21，新的邊界電位Vbod為Vbod＞Vbo (表達(dá)式23)此時，從表達(dá)式21得到(Gn/Gp)d＝Vdd2/Vbod-1＜Gn/Gp＝Vdd2/Vbo-1(表達(dá)式24)從表達(dá)式24可知，在更高的邊界電位Vbod下，新的條件即電導(dǎo)比(Gn/Gp)比邊界電位Vbo下的比Gn/Gp小，不但倒相電路38標(biāo)尺了L電平，而且，電導(dǎo)比的變化的允許范圍變得更大了。
在此，為了使邊界電位Vbo移到邊界電位Vbod，可以把倒相電路39的電源端子(控制端子)的電位設(shè)置為比倒相電路38的第二電源電位Vdd2還高的電位Vdd4(＝Vdd2+Δ4)。通過該電源電位的設(shè)置，構(gòu)成邊界電位變更裝置。
圖19(c)表示了對于倒相電路39的輸入電位的輸出電位的關(guān)系。輸出特性a表示電源電位為第二電源電位Vdd2時，特性b表示電源電位為Vdd4時。因為邊界電位是輸入電位和輸出電位變得相等時的電位，所以與特性a、b和輸入電位和輸出電位相等的直線的交點對應(yīng)。在特性a中，邊界電位為Vbo，在特性b中，邊界電位為Vbod。從圖19(c)的輸入輸出特性可知，Vbod＞Vbo。在非工作狀態(tài)下，通過使倒相電路38的電源電位為第二電源電位Vdd2，倒相電路39的電源電位為Vdd4(＝Vdd2+Δ4)，新的條件式(Gn/Gp)d＝Vdd2/Vbod-1(表達(dá)式25)是通過把表達(dá)式21的條件式變化，能保持輸出信號。倒相電路39的電源電位Vdd4比倒相電路38的電源電位Vdd2高，所以倒相電路39的輸出電位上升，如圖17所述，因為把倒相電路38的柵極端子的電位設(shè)置為比倒相電路39的電源電位為Vdd2時的高，所以倒相電路38的電導(dǎo)比(Gn/Gp)d變得更大，能保持L電平。
倒相電路38的輸出電位是H電平，倒相電路39的輸出電位為L電平時，根據(jù)圖7的討論，倒相電路38在電源電位Vdd2下，H電平的電位比L電平的電位變化小，所以H電平的電位只下降一點。此時，不超過由表達(dá)式25的條件決定的電導(dǎo)比(Gn/Gp)d是保持倒相電路38的輸出信號時所必要的。在圖7的特性中，構(gòu)成交點α的曲線為Pon特性和Noff特性時，關(guān)于倒相電路38對H電平的保持有必要做與所述同樣的考慮。此時，通過把倒相電路39的電源電位設(shè)置為比倒相電路38的電源電位還低，能與所述同樣，保持信號。
至此，說明了當(dāng)?shù)瓜嚯娐?8的輸出電位為低電平，當(dāng)要保持時，使倒相電路39的電源電位比倒相電路38的電源電位還高，但是，通過使倒相電路39的接地電位比倒相電路38的接地電位還高，也能使邊界電位Vbo移動到高電位。同樣，倒相電路38的輸出電位為高電平，當(dāng)要保持時，通過使倒相電路39的接地電位比倒相電路38的接地電位還低，也能使邊界電位Vbo移動到低電位。
如圖20(a)和(b)所示，為了使與倒相電路38的輸出端子相連接的倒相電路40的邊界電位移動到高電位一側(cè)，能使倒相電路40d的PMOS的阱端子移動到比電源電位低的電位。另外，也能使NMOS的阱端子移動到低電位一側(cè)。為了使倒相電路40的邊界電位移動到低電位一側(cè)，能使倒相電路40的PMOS的阱端子移動到比電源電位高的電位。另外，也能使NMOS的阱端子移動到高電位。
至此，作為從電路的輸出端子流出電流的裝置采用了PMOS，作為例如電流的裝置采用了NMOS，但是在具有類似特性的晶體管中，或根據(jù)晶體管的連接狀態(tài)，具有類似的特性時，上述的討論都成立。例如，在硅半導(dǎo)體中，作為倒相電路，如圖12所述，有作為負(fù)載一側(cè)用耗盡型NMOS代替PMOS的E/D倒相電路等，作為柵極材料除了Poly-Si(多晶硅)而采用了Poly-SiGe(多晶硅鍺)的MOS晶體管等，襯底可分離的SOI-MOS(Silicon On Insulator-Mos)等。在GaAs(砷化鎵)型晶體管中，MESFET(Metal-SeMiconductor FET)、JFET(Junction FET、HEMT(High Electron Mobility Transistor)等的FET(Field-Effect Transistor)與MOS(就象MOS也被稱作MOSFET，被分類為相同的FET)的電流特性類似。
另外，關(guān)于圖7的Pon、Non特性和Poff、Noff特性，Pon和Non的特性是接近2次曲線的函數(shù)Id＝Vdsn(但是，1＜n＜2)，Poff、Noff的特性為Id＝1-exp(-Vds)，所以與在log(Vds)中隨著Vds的增加而變化的函數(shù)相似。
另外，至此的討論中，PMOS以與電源電位相連接的端子為源極端子，NMOS以與接地電位相連接的端子為源極端子。關(guān)于圖12的耗盡型NMOS，以倒相電路17b、18b的輸出端子相連接的端子為源極端子。
在以上所述的說明中，倒相電路和F/F電路等，特別是關(guān)于在SRAM的倒相電路17a中的輸出信號的保持，輸入信號為H電平，輸入信號為L電平的理由如下。由圖7的討論可知，因為對于相同的電壓Vds的倒相電路18a的Pon特性和Noff特性的電流差大，所以能輸出H電平的輸入信號的電位范圍寬。因此，即使倒相電路17a的輸出信號變?yōu)楸萀電平稍高的電位，倒相電路18a也能輸出H電平，倒相電路17a的輸入信號為H電平才是討論的本質(zhì)。
下面，說明當(dāng)把電源電壓降到MOS晶體管的閾值電壓以下時的效果。在圖21的曲線A中，在縱軸把非工作狀態(tài)下的CMOS晶體管構(gòu)成的倒相電路的電源間流過的電流用對數(shù)表示，橫軸用電源電壓表示。在圖21中，工作狀態(tài)下的電源電壓為2.5[V]。在電源電壓的1/2[倍]，電源間的電流為1/5[倍]。通過使非工作狀態(tài)下的電流降到工作狀態(tài)下的1/10[倍]以下，非工作狀態(tài)下消耗的電流對于工作狀態(tài)下消耗的電流，削減量是有意義的，因此，通過使非工作狀態(tài)下的電源電壓降到工作狀態(tài)下的電源電壓的1/4[倍]，對于使消費電流的減少量為1/10[倍]以下是有效的。圖21的曲線B表示了從柵極端子流到接地端子的電流。該電流被稱作柵漏電流，只使電源電壓降到1/4[倍]左右，減少量不大。這是因為電源電位如果比構(gòu)成倒相電路的晶體管的閾值電位大，則在柵極之下形成溝道。當(dāng)柵漏電流在電源電壓為閾值電位以下時大幅度削減。為了有意義地削減柵漏電流，有必要使電源電壓在閾值電位以下。
綜上所述，根據(jù)本發(fā)明，不僅是倒相電路，在SRAM、F/F電路、NAND電路、NOR電路等靜態(tài)電路和動態(tài)電路中，在這些電路的非工作狀態(tài)下，把電源電位設(shè)置得極低，最好在晶體管的閾值電壓以下，不但能實現(xiàn)低消費電力化，還能通過把NMOS晶體管以及PMOS晶體管的阱端子的至少一方的電位等設(shè)置為給定的電位，使電路工作狀態(tài)下保持的數(shù)據(jù)在非工作狀態(tài)下也能被繼續(xù)保持。特別是在半導(dǎo)體集成電路的非工作狀態(tài)下，如果把電源電壓設(shè)置在MOS晶體管的閾值電壓以下來保持信號，則MOS晶體管的柵極端子下成為沒有溝道的狀態(tài)，所以能有效地削減柵漏電流。
另外，為了在不增大半導(dǎo)體集成電路的面積的前提下，提高工作狀態(tài)下的動作速度，有必要減小MOS晶體管的閾值電位(絕對值)，但另一方面，這樣做一般會導(dǎo)致非工作狀態(tài)下的消費電流增加，而在本發(fā)明中，因為能削減非工作狀態(tài)下的消費電流，所以對具有相同動作速度的半導(dǎo)體集成電路來說，與能夠削減面積是同等的，即能夠削減電路面積。
權(quán)利要求
1.一種半導(dǎo)體集成電路，具有電源端子、接地端子以及輸出端子，作為構(gòu)成元件包含有晶體管，其特征在于具有電導(dǎo)調(diào)整裝置，該電導(dǎo)調(diào)整裝置帶有控制所述電源端子和輸出端子之間以及所述接地端子和輸出端子之間的至少一方的電導(dǎo)的控制端子；在所述半導(dǎo)體集成電路的工作狀態(tài)下，所述電源端子的電位被設(shè)置為第一電源電位；在所述半導(dǎo)體集成電路的非工作狀態(tài)下，所述電源端子的電位被設(shè)置為比所述第1電源電位低的第二電源電位，并且，所述電導(dǎo)調(diào)整裝置按照所述電源端子的第二電源電位的設(shè)置，將所述控制端子的電位設(shè)置為給定電位，使之調(diào)整所述電源端子和輸出端子之間以及所述接地端子和輸出端子之間的至少一方的電導(dǎo)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于所述第二電源電位是所述第一電源電位的1/4以下的電位。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于所述第二電源電位在構(gòu)成所述半導(dǎo)體集成電路的晶體管的閾值電位以下。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于所述電導(dǎo)調(diào)整裝置是配置在所述電源端子和輸出端子之間的第一MOS晶體管或配置在所述接地端子和輸出端子之間的第二MOS晶體管，調(diào)節(jié)其源極端子和漏極端子之間的電導(dǎo)；所述控制端子是所述第一或第二MOS晶體管的阱端子。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于將所述電源端子和輸出端子之間的電導(dǎo)與所述接地端子和輸出端子之間的電導(dǎo)的比作為電導(dǎo)比，將成為決定來自所述輸出端子的輸出信號的高電平和低電平的基準(zhǔn)的電位作為邊界電位，將使用該邊界電位的所述電導(dǎo)比作為邊界比；在電源端子的電位成為第一電源電位的半導(dǎo)體集成電路的工作狀態(tài)下，所述電導(dǎo)比位于以所述邊界比為邊界線的一方區(qū)域中時，在半導(dǎo)體集成電路的非工作狀態(tài)下的電源端子上設(shè)置的第二電源電位，是使所述電導(dǎo)比轉(zhuǎn)移到以所述邊界比為邊界線的另一方區(qū)域中的電位；所述電導(dǎo)調(diào)整裝置在所述半導(dǎo)體集成電路的非工作狀態(tài)下，變更所述控制端子的電位，使所述電導(dǎo)比不轉(zhuǎn)移到所述另一方區(qū)域中，而是停留在一方區(qū)域中。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其特征在于將使所述第一或第二MOS晶體管中的任意一方的柵極端子的電位與源極端子的電位相等時的該MOS晶體管的源極端子和漏極端子之間流過的電流特性作為第一電流特性；將使另一方的MOS晶體管的柵極端子的電位與漏極端子的電位相等時的該MOS晶體管的漏極端子和源極端子之間流過的電流特性作為第二電流特性；將從所述第一MOS晶體管的漏極端子到源極端子的電位與從所述第二MOS晶體管的源極端子到漏極端子的電位相等時的所述第一電流特性上的電流值以及所述第二電流特性上的電流值分別作為第一電流值和第二電流值；將在所述半導(dǎo)體集成電路的非工作狀態(tài)下的電源端子上設(shè)置的第二電源電位設(shè)置為使該非工作狀態(tài)下的所述第一電流值和所述第二電流值的大小關(guān)系與半導(dǎo)體集成電路的工作狀態(tài)下的第一電流值和第二電流值的大小關(guān)系相同或相反。
7.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其特征在于將使所述第一或第二MOS晶體管中任意一方的從源極端子到柵極端子的電位與閾值電位相等時的該MOS晶體管的源極端子和漏極端子之間流過的電流特性作為第一電流特性；將使另一方的MOS晶體管的柵極端子的電位與漏極端子的電位相等時的該MOS晶體管的漏極端子和源極端子之間流過的電流特性作為第二電流特性；將從所述第一MOS晶體管的漏極端子到源極端子的電位與從所述第二MOS晶體管的源極端子到漏極端子的電位相等時的所述第一電流特性上的電流值以及所述第二電流特性上的電流值分別作為第一電流值和第二電流值；將在所述半導(dǎo)體集成電路的非工作狀態(tài)下的電源端子上設(shè)置的第二電位設(shè)置為使該非工作狀態(tài)下的所述第一電流值和第二電流值的大小關(guān)系與半導(dǎo)體集成電路的工作狀態(tài)下的第一電流值和第二電流值的大小關(guān)系相同或相反。
8.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其特征在于在所述電源端子和輸出端子之間配置的MOS晶體管是PMOS晶體管；在所述接地端子和輸出端子之間配置的MOS晶體管是NMOS晶體管。
9.一種半導(dǎo)體集成電路，具有電源端子、接地端子以及輸出端子，在構(gòu)成元件中包含有晶體管，其特征在于具有電流調(diào)整裝置，該電流調(diào)整裝置帶有控制從所述電源端子經(jīng)過輸出端子而提供給連接在該輸出端子上的負(fù)載的供給電流或從所述負(fù)載經(jīng)過輸出端子流入所述接地端子的接受電流的控制端子；在所述半導(dǎo)體集成電路的工作狀態(tài)下，所述電源端子的電位被設(shè)置為第一電源電位；在所述半導(dǎo)體集成電路的非工作狀態(tài)下，所述電源端子的電位被設(shè)置為比所述第一電源電位低的第二電源電位，并且，所述電流調(diào)整裝置按照所述電源端子的第二電源電位的設(shè)置，將所述控制端子的電位設(shè)置為給定電位，使之調(diào)整所述供給電流和接受電流中的至少一方的電流。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路，其特征在于所述電流調(diào)整裝置的控制端子被設(shè)置在給定的電位上，使半導(dǎo)體集成電路的非工作狀態(tài)下的輸出端子和負(fù)載之間流過的電流的方向與半導(dǎo)體集成電路的工作狀態(tài)下的輸出端子和負(fù)載之間流過的電流的方向一致。
11.一種半導(dǎo)體集成電路，具有源極端子與電源相連接的PMOS晶體管；源極端子接地，漏極端子與所述PMOS晶體管的漏極端子相連接來作為輸出端子，柵極端子與所述PMOS晶體管的柵極端子相連接的NMOS晶體管；其特征在于所述電源的電位在所述半導(dǎo)體集成電路的工作狀態(tài)下被設(shè)置為第一電位，在所述半導(dǎo)體集成電路的非工作狀態(tài)下被設(shè)置為比所述第一電位低的第二電位；所述PMOS晶體管和NMOS晶體管的至少一方的阱端子，在所述半導(dǎo)體集成電路的非工作狀態(tài)下，按照所述電源的第二電位的設(shè)置，被設(shè)置為給定電位，使之調(diào)整該MOS晶體管的漏極端子和源極端子之間的電導(dǎo)。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體集成電路，其特征在于將所述PMOS晶體管的源極端子和漏極端子之間的電導(dǎo)與所述NMOS晶體管的漏極端子和源極端子之間的電導(dǎo)的比作為電導(dǎo)比，將成為決定來自所述輸出端子的輸出信號的高電平和低電平的基準(zhǔn)的電位作為邊界電位，將使用該邊界電位的所述電導(dǎo)比作為邊界比；在電源端子的電位成為第一電源電位的半導(dǎo)體集成電路的工作狀態(tài)下，所述電導(dǎo)比位于以所述邊界比為邊界線的一方區(qū)域中時，在半導(dǎo)體集成電路的非工作狀態(tài)下的電源端子上設(shè)置的第二電源電位是使所述電導(dǎo)比轉(zhuǎn)移到以所述邊界比為邊界線的另一方區(qū)域中的電位；所述PMOS晶體管和NMOS晶體管中的至少一方的阱端子在所述半導(dǎo)體集成電路的非工作狀態(tài)下，被設(shè)置在給定的電位上，使所述電導(dǎo)比不轉(zhuǎn)移到所述另一方區(qū)域中，而是停留在一方區(qū)域中。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體集成電路，其特征在于在半導(dǎo)體集成電路的非工作狀態(tài)下，設(shè)置在所述電源上的第二電位是使所述輸出端子和與該輸出端子相連接的負(fù)載之間沒有電流流過，或使所述輸出端子和與該輸出端子相連接的負(fù)載之間流過的電流與半導(dǎo)體集成電路的工作狀態(tài)下的所述輸出端子和負(fù)載之間流過的電流的方向相反的電位；所述阱端子上設(shè)置的給定電位是使半導(dǎo)體集成電路的非工作狀態(tài)下的所述輸出端子和負(fù)載之間必須有電流流過，或使半導(dǎo)體集成電路的非工作狀態(tài)下的所述輸出端子和負(fù)載之間流過的電流與半導(dǎo)體集成電路的工作狀態(tài)下的所述輸出端子和所述負(fù)載之間流過的電流的方向不會成為反方向的電位。
14.一種半導(dǎo)體集成電路，具有源極端子與電源相連接的第一PMOS晶體管；源極端子接地，漏極端子與所述第一PMOS晶體管的漏極端子相連來作為第一輸出端子，柵極端子與所述第一PMOS晶體管的柵極端子相連來作為第一輸入端子的第一NMOS晶體管；源極端子與所述電源相連接的第二PMOS晶體管；源極端子接地，漏極端子與所述第二PMOS晶體管的漏極端子相連接來作為第二輸出端子，柵極端子與所述第二PMOS晶體管的柵極端子相連接來作為第二輸入端子的第二NMOS晶體管；所述第一輸出端子與所述第二輸入端子相連接，所述第二輸出端子與所述第一輸入端子相連接；其特征在于所述電源的電位在所述半導(dǎo)體集成電路的工作狀態(tài)下被設(shè)置為第一電位，在所述半導(dǎo)體集成電路的非工作狀態(tài)下被設(shè)置為比第一電位低的第二電位；所述第一以及第二PMOS晶體管和所述第一以及第二NMOS晶體管的至少一方的阱端子在所述半導(dǎo)體集成電路的非工作狀態(tài)下，按照所述電源的第二電位的設(shè)置，被設(shè)置為給定電位，使之調(diào)整該MOS晶體管的漏極端子和源極端子之間的電導(dǎo)。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路，其特征在于在半導(dǎo)體集成電路的非工作狀態(tài)下，在所述第一以及第二PMOS晶體管的阱端子上設(shè)置的給定電位比所述第二電位還高；在半導(dǎo)體集成電路的非工作狀態(tài)下，在所述第一以及第二NMOS晶體管的阱端子上設(shè)置的給定電位比接地電位高。
16.根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路，其特征在于將所述第一PMOS晶體管的源極端子和漏極端子之間的電導(dǎo)與所述第一NMOS晶體管的漏極端子和源極端子之間的電導(dǎo)的比或者所述第二PMOS晶體管的源極端子和漏極端子之間的電導(dǎo)與所述第二NMOS晶體管的漏極端子和源極端子之間的電導(dǎo)的比作為電導(dǎo)比；將成為決定來自所述第一以及第二輸出端子的輸出信號的高電平和低電平的基準(zhǔn)的電位作為邊界電位，將使用該邊界電位的所述電導(dǎo)比作為邊界比；在所述電源的電位變?yōu)榈谝浑娫措娢坏陌雽?dǎo)體集成電路的工作狀態(tài)下，所述電導(dǎo)比位于以所述邊界比為邊界線的一方區(qū)域中時，在半導(dǎo)體集成電路的非工作狀態(tài)下的電源端子上設(shè)置的第二電源電位是使所述電導(dǎo)比轉(zhuǎn)移到以所述邊界比為邊界線的另一方區(qū)域中的電位；在所述阱端子上設(shè)置的給定電位被設(shè)置為在所述半導(dǎo)體集成電路的非工作狀態(tài)下，使所述電導(dǎo)比不轉(zhuǎn)移到另一方區(qū)域中，而是停留在一方區(qū)域中的電位。
17.根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路，其特征在于所述半導(dǎo)體集成電路的非工作狀態(tài)下設(shè)置的第二電位比所述第一以及第二PMOS晶體管和所述第一以及第二NMOS晶體管中的至少一個MOS晶體管的閾值電位的絕對值小。
18.根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路，其特征在于將從所述第一PMOS晶體管以及第一NMOS晶體管中任意一方的源極端子到柵極端子的電位為閾值電位時的從該MOS晶體管的源極端子到漏極端子的電導(dǎo)作為第一電導(dǎo)；將剩下的另一方的MOS晶體管的柵極端子的電位和漏極端子的電位相等時的該MOS晶體管的漏極端子到源極端子的電導(dǎo)作為第二電導(dǎo)；所述半導(dǎo)體集成電路的非工作狀態(tài)下設(shè)置的第二電位，在提供給所述第一電導(dǎo)和第二電導(dǎo)的電位相等時，是使兩個電導(dǎo)的大小關(guān)系與半導(dǎo)體集成電路的工作狀態(tài)下的兩個電導(dǎo)的大小關(guān)系相同或相反的電位。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體集成電路，其特征在于取代將從所述第一PMOS晶體管以及第二NMOS晶體管中的任意一方的源極端子到柵極端子的電位作為閾值電位的情況，所述第一電導(dǎo)是該一方的MOS晶體管的源極端子的電位和柵極端子的電位相等時的從該MOS晶體管的源極端子到漏極端子的電導(dǎo)。
20.根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路，其特征在于半導(dǎo)體集成電路的非工作狀態(tài)下，在所述電源上設(shè)置的所述第二電位是使該非工作狀態(tài)下所述第一輸出端子和所述第二輸出端子之間沒有電流流過，或使非工作狀態(tài)下流過的所述電流的方向與半導(dǎo)體集成電路的工作狀態(tài)下流過的電流的方向相反的電位；所述MOS晶體管的阱端子上設(shè)置的電位是使半導(dǎo)體集成電路的非工作狀態(tài)下所述第一輸出端子和第二輸出端子之間必須有電流流過，或使在該非工作狀態(tài)下流過的所述電流的方向與半導(dǎo)體集成電路的工作狀態(tài)下流過的電流的方向不相反的電位。
21.根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路，其特征在于具有在所述第一輸入端子和設(shè)置被記錄信號的第一信號線之間配置的第一開關(guān)裝置；在所述第二輸入端子和設(shè)置所述被記錄信號的倒置信號的第二信號線之間配置的第二開關(guān)裝置；構(gòu)成靜態(tài)隨機存取存儲器。
22.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其特征在于所述控制端子是所述第一或第二MOS晶體管的柵極端子，取代所述第一或第二MOS晶體管的阱端子。
23.一種半導(dǎo)體集成電路，具有第一信號處理裝置；與所述第一信號處理裝置相比，輸入信號以及輸出信號的各電位的高低進(jìn)行了倒置的第二信號處理裝置；該第一信號處理裝置的輸出信號經(jīng)過所述第二處理裝置輸入到所述第一信號處理裝置的輸入端子中；其特征在于所述第一以及第二信號處理裝置分別具有電源端子、接地端子以及輸出端子，在構(gòu)成元件中包含有晶體管，并且具有電導(dǎo)調(diào)整裝置，該電導(dǎo)調(diào)整裝置帶有控制所述電源端子和輸出端子之間以及所述接地端子和輸出端子之間的至少一方的電導(dǎo)的控制端子；在所述半導(dǎo)體集成電路的工作狀態(tài)下，所述電源端子的電位被設(shè)置為第一電源電位；在所述半導(dǎo)體集成電路的非工作狀態(tài)下，所述電源端子的電位被設(shè)置為比所述第一電源電位低的第二電源電位，并且，所述電導(dǎo)調(diào)整裝置按照所述電源端子的第二電源電位的設(shè)置，將所述控制端子的電位設(shè)置為給定電位，使之調(diào)整所述電源端子和輸出端子之間以及所述接地端子和輸出端子之間的至少一方的電導(dǎo)。
24.根據(jù)權(quán)利要求23所述的半導(dǎo)體集成電路，其特征在于所述第二電源電位是所述第一電源電位的1/4以下的電位。
25.根據(jù)權(quán)利要求23所述的半導(dǎo)體集成電路，其特征在于所述第二電源電位是所述半導(dǎo)體集成電路中設(shè)置的晶體管的至少一個閾值電位以下。
26.根據(jù)權(quán)利要求23所述的半導(dǎo)體集成電路，其特征在于所述電導(dǎo)調(diào)整裝置是配置在所述電源端子和輸出端子之間的第一MOS晶體管或配置在所述接地端子和輸出端子之間的第二MOS晶體管，調(diào)整其源極端子和漏極端子之間的電導(dǎo)；所述控制端子是所述第一或第二MOS晶體管的阱端子。
27.根據(jù)權(quán)利要求23所述的半導(dǎo)體集成電路，其特征在于將所述電源端子和輸出端子之間的電導(dǎo)與所述接地端子和輸出端子之間的電導(dǎo)的比作為電導(dǎo)比，將成為決定來自所述輸出端子的輸出信號的高電平和低電平的基準(zhǔn)的電位作為邊界電位，將使用該邊界電位的所述電導(dǎo)比作為邊界比；在電源端子的電位成為第一電源電位的半導(dǎo)體集成電路的工作狀態(tài)下，所述電導(dǎo)比位于以所述邊界比為邊界線的一方區(qū)域中時，在半導(dǎo)體集成電路的非工作狀態(tài)下的電源端子上設(shè)置的第二電源電位是使所述電導(dǎo)比轉(zhuǎn)移到以所述邊界比為邊界線的另一方區(qū)域中的電位；所述電導(dǎo)調(diào)整裝置在所述半導(dǎo)體集成電路的非工作狀態(tài)下，變更所述控制端子的電位，使所述電導(dǎo)比不轉(zhuǎn)移到所述另一方區(qū)域中，而是停留在一方區(qū)域中。
28.根據(jù)權(quán)利要求26所述的半導(dǎo)體集成電路，其特征在于將所述第一或第二MOS晶體管中的任意一方的柵極端子的電位與源極端子的電位相等時的該MOS晶體管的源極端子和漏極端子之間流過的電流特性作為第一電流特性；將另一方的MOS晶體管的柵極端子的電位與漏極端子的電位相等時的該MOS晶體管的漏極端子和源極端子之間流過的電流特性作為第二電流特性；將從所述第一MOS晶體管的漏極端子到源極端子的電位與從所述第二MOS晶體管的源極端子到漏極端子的電位相等時的所述第一電流特性上的電流值以及所述第二電流特性的電流值分別作為第一電流值和第二電流值；將在所述半導(dǎo)體集成電路的非工作狀態(tài)下的電源端子上設(shè)置的第二電位設(shè)置為使該非工作狀態(tài)下的所述第一電流值和第二電流值的大小關(guān)系與半導(dǎo)體集成電路的工作狀態(tài)下的第一電流值和第二電流值的大小關(guān)系相同或相反。
29.根據(jù)權(quán)利要求26所述的半導(dǎo)體集成電路，其特征在于將所述第一或第二MOS晶體管中的任意一方的從源極端子到柵極端子的電位與閾值電位相等時的該MOS晶體管的源極端子和漏極端子之間流過的電流特性作為第一電流特性；將另一方的MOS晶體管的柵極端子的電位與漏極端子的電位相等時的該MOS晶體管的漏極端子和源極端子之間流過的電流特性作為第二電流特性；將從所述第一MOS晶體管的漏極端子到源極端子的電位與從所述第二MOS晶體管的源極端子到漏極端子的電位相等時的所述第一電流特性上的電流值以及所述第二電流特性上的電流值分別作為第一電流值和第二電流值；在所述半導(dǎo)體集成電路的非工作狀態(tài)下的電源端子上設(shè)置的第二電位設(shè)置為使該非工作狀態(tài)下的所述第一電流值和第二電流值的大小關(guān)系與半導(dǎo)體集成電路的工作狀態(tài)下的第一電流值和第二電流值的大小關(guān)系相同或相反。
30.根據(jù)權(quán)利要求26所述的半導(dǎo)體集成電路，其特征在于所述電源端子和輸出端子之間配置的MOS晶體管是PMOS晶體管；所述接地端子和輸出端子之間配置的MOS晶體管是NMOS晶體管。
31.一種半導(dǎo)體集成電路，具有第一信號處理裝置；與所述第一信號處理裝置相比，輸入信號以及輸出信號的各電位的高低進(jìn)行了倒置的第二信號處理裝置；該第一信號處理裝置的輸出信號經(jīng)過所述第二處理裝置輸入到所述第一信號處理裝置的輸入端子中；其特征在于所述第一以及第二信號處理裝置分別具有電源端子、接地端子以及輸出端子，在構(gòu)成元件中包含有晶體管；并且，具有電流調(diào)整裝置，該電流調(diào)整裝置帶有控制從所述電源端子經(jīng)過輸出端子提供給連接在該輸出端子上的負(fù)載的供給電流或從所述負(fù)載經(jīng)過輸出端子流入所述接地端子的接受電流的控制端子；在所述半導(dǎo)體集成電路的工作狀態(tài)下，所述電源端子的電位被設(shè)置為第一電源電位；在所述半導(dǎo)體集成電路的非工作狀態(tài)下，所述電源端子的電位被設(shè)置為比所述第一電源電位低的第二電源電位，并且，所述電流調(diào)整裝置按照所述電源端子的第二電源電位的設(shè)置，將所述控制端子的電位設(shè)置為給定電位，使之調(diào)整所述供給電流和接受電流中的至少一方的電流。
32.根據(jù)權(quán)利要求31所述的半導(dǎo)體集成電路，其特征在于所述電流調(diào)整裝置的控制端子被設(shè)置在給定的電位上，使半導(dǎo)體集成電路的非工作狀態(tài)下的輸出端子和負(fù)載之間流過的電流的方向與半導(dǎo)體集成電路的工作狀態(tài)下的輸出端子和負(fù)載之間流過的電流的方向一致。
33.一種半導(dǎo)體集成電路，具有第一信號處理裝置；將所述第一信號處理裝置的輸出信號輸入到輸入端子中的第二信號處理裝置；其特征在于所述第二信號處理裝置具有能利用控制端子的電位來變更來自輸出端子的輸出信號的高電平和低電平的邊界電位的邊界電位變更裝置；所述第一以及第二信號處理裝置分別具有電源端子、接地端子；并且，在所述半導(dǎo)體集成電路的工作狀態(tài)下，所述電源端子的電位被設(shè)置為第一電源電位，在所述半導(dǎo)體集成電路的非工作狀態(tài)下，所述電源端子的電位被設(shè)置為比所述第一電源電位低的第二電源電位；所述邊界電位變更裝置，當(dāng)在半導(dǎo)體集成電路的工作狀態(tài)下，所述第一信號處理裝置的輸出電位位于以所述第二信號處理裝置的邊界電位為邊界線的一方區(qū)域中時，在半導(dǎo)體集成電路的非工作狀態(tài)下，所述控制端子的電位被設(shè)置為使之防止所述第一信號處理裝置的輸出電位移動到另一方區(qū)域中，使所述第一信號處理裝置的輸出電位停留在所述一方區(qū)域中。
34.根據(jù)權(quán)利要求33所述的半導(dǎo)體集成電路，其特征在于具有利用電源端子的電位來變更所述邊界電位的所述邊界電位變更裝置，取代利用控制端子的電位來變更所述邊界電位的所述邊界電位變更裝置。
35.根據(jù)權(quán)利要求33所述的半導(dǎo)體集成電路，其特征在于具有利用接地端子的電位來變更所述邊界電位的所述邊界電位變更裝置，取代利用控制端子的電位來變更所述邊界電位的所述邊界電位變更裝置。
全文摘要
一種半導(dǎo)體集成電路，在倒相電路的工作狀態(tài)下，將端子(18)、端子(19)均設(shè)置為第一電源電位Vdd1。在非工作狀態(tài)下，將端子(18)的電源電位降低到第二電源電位Vdd2(Vdd2＜＜Vdd1)。此時，如果設(shè)倒相電路的輸入信號是H電平的電位Vdd2，則輸出信號有必要保持工作狀態(tài)下的接地電位(L電平)。為進(jìn)行保持，有必要使PMOS晶體管的電導(dǎo)Gp和NMOS晶體管的電導(dǎo)Gn的關(guān)系為Gp＜Gn。因此，把PMOS晶體管的阱端子(19)設(shè)置為比所述下降的電源電位Vdd2還高的電位，保持Gp＜Gn。實現(xiàn)低耗電。
文檔編號H01L21/70GK1398046SQ02141058
公開日2003年2月19日 申請日期2002年7月12日 優(yōu)先權(quán)日2001年7月16日
發(fā)明者楠本馨一, 熊丸知之, 安藤貴史, 后藤哲治 申請人:松下電器產(chǎn)業(yè)株式會社