專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件，例如MOS型場(chǎng)效應(yīng)晶體管(在下文中稱為(MOSFET’s)和絕緣柵雙極型晶體管(在下文中稱為IGBT’s)，該半導(dǎo)體器件含有一個(gè)金屬(M)形成的柵極結(jié)構(gòu)，一層氧化薄膜(O)和一半導(dǎo)體層(S)。本發(fā)明尤其涉及縱向(vertical)半導(dǎo)體器件，該器件顯示出高擊穿電壓和低功耗，包含半導(dǎo)體芯片主表面上的電極，并使電流在電極間垂直地流動(dòng)。
背景技術(shù)：
通常，電流流過(guò)半導(dǎo)體芯片主表面電極間的縱向半導(dǎo)體器件廣泛地用于功率半導(dǎo)體器件中。圖31表示以往平板型N溝道縱向MOSFET激活區(qū)的橫截面視圖，主電流流過(guò)該激活區(qū)。
圖31所示的以往縱向MOSFET包括金屬漏極20，和n+型漏極層11，該極11與漏極20的電接觸，具有較低的電阻，n-型漂移層12，工作為一薄膜層(working as)，用于在n+型漏極層11上維持一個(gè)電壓，p型阱區(qū)13，在n-型漂移層12的表面部分有選擇地構(gòu)成，和n+型源區(qū)15，在p型阱區(qū)13的表面部分有選擇地構(gòu)成。
柵極18在p型阱區(qū)13的延伸部分上面，延伸到n+型源極15和漂移層12的延伸部分14之間，而漂移層12的延伸部分14延伸到p型阱區(qū)13之間，具有一層插入在它們之間的柵絕緣薄膜17。(在下文中，漂移層12的延伸部分14被稱為“表面漏區(qū)”或“n-型表面區(qū)”)。一個(gè)源極19一般與n+型源極區(qū)15和p型阱區(qū)13接觸。
在p型阱區(qū)13表面部分上形成p+型接觸區(qū)21。p+型接觸區(qū)21與源極19接觸，以減少p型阱區(qū)13和源極19之間的接觸電阻或改善鎖定承受能力。
雖然可以用器件內(nèi)電流通路的總電阻表示縱向MOSFET導(dǎo)通狀態(tài)的導(dǎo)通電阻，阻值非常大的n-型漂移層12的電阻還占據(jù)了具有高擊穿電壓的半導(dǎo)體器件總電阻的大部分。
為了減少M(fèi)OSFET的損耗，必需有效地減少n-型漂移層12的電阻率或減少n-型漂移層12的厚度。然而，因?yàn)閚-型漂移層12在器件的斷開(kāi)狀態(tài)是耗盡的，這樣，n-型漂移層12維特該電壓，減少其電阻率的重?fù)诫sn-型漂移層12，或減少其電阻的薄型n-型漂移層12能產(chǎn)生低擊穿電壓值。
為獲得具有高擊穿電壓值的半導(dǎo)體器件，加厚n-型漂移層12，就不可避免地產(chǎn)生高導(dǎo)通電阻和高損耗。
簡(jiǎn)而言之，在導(dǎo)通電阻和擊穿電壓之間存在一種折衷(tradeoff)關(guān)系。眾所周知，導(dǎo)通電阻和擊穿電壓間的折衷關(guān)系不僅在MOSFET器件中存在，而且在其他功率半導(dǎo)體器件中也存在，例如在IGBT器件，雙極型晶體管和二極管，雖然各種器件之間的這種折衷關(guān)系程度是不同的。
因?yàn)樵谏鲜龅囊酝雽?dǎo)體器上，通常經(jīng)過(guò)用作一塊掩膜的柵極層18引入雜質(zhì)離子形成p型阱區(qū)13，p型阱區(qū)13的平面圖案是柵極層18平面圖案的倒置圖。圖32表示頂視平面圖，示出以往n溝道縱向MOSFET上的柵極的平面排列圖。圖33表示頂視平面圖，示出以往n型溝道縱向MOSFET的柵極的另一平面排列圖。
現(xiàn)在參考圖32，柵極18具有如同在日本待審的專利申請(qǐng)H07(1995)-83123中公布的正方形窗口。因?yàn)橥ㄟ^(guò)用柵極18的正方形窗口引入雜質(zhì)離子形成p型阱區(qū)13，p型阱區(qū)13是正方形。該柵極18的窗口用來(lái)定義n+源區(qū)的側(cè)邊。在圖32中，在柵極窗口中示出形成與p型阱區(qū)13和n+源區(qū)接觸的源極接觸區(qū)24。接觸區(qū)24具有一個(gè)與p型阱區(qū)13相似的正方形。
現(xiàn)在參考圖33，柵極18具有如同在美國(guó)專利4593302中公布的六邊形窗口。在這種情況中，p型阱區(qū)13是六邊形。源極接觸區(qū)24具有一個(gè)類(lèi)似于p型阱區(qū)13的六邊形。
MOS半導(dǎo)體器件包括一個(gè)擊穿承載結(jié)構(gòu)，該承載結(jié)構(gòu)通常在激活區(qū)四周形成，由此以承受器件的擊穿電壓。一個(gè)保護(hù)環(huán)結(jié)構(gòu)，一塊場(chǎng)平板結(jié)構(gòu)或電阻薄膜和場(chǎng)平板結(jié)構(gòu)的組合用作擊穿承載結(jié)構(gòu)。

發(fā)明內(nèi)容
然而，上述的任何擊穿承載結(jié)構(gòu)已經(jīng)達(dá)到理想擊穿電壓的90％或更少，該理想擊穿電壓是從所用的半導(dǎo)體襯底和所用的擊穿承載結(jié)構(gòu)計(jì)算出來(lái)的。
為了實(shí)現(xiàn)目標(biāo)的擊穿電壓，必需使用電阻率高的半導(dǎo)體襯底，使用厚的半導(dǎo)體襯底，或應(yīng)用具有足夠余量的擊穿承載結(jié)構(gòu)。因此，即使在要求低導(dǎo)通電阻的半導(dǎo)體器件中已經(jīng)不可避免地產(chǎn)生高導(dǎo)通電阻。
由于半導(dǎo)體襯底主要部分的高電阻率或由于使用厚的半導(dǎo)體襯底，不可避免地產(chǎn)生高導(dǎo)通電阻。在以往所用的晶體結(jié)構(gòu)中，p型阱區(qū)13下面的n型漂移層12的主要部分的電阻率ρ(Ωcm)，用MOSFET的擊穿電壓Vbr(V)，由下列關(guān)系式表示。
-8.89+0.0526 Vbr＜ρ＜-11.86+0.0702 Vbr首先是由于激活區(qū)的平面排列，其次由于未經(jīng)優(yōu)化擊穿承載結(jié)構(gòu)僅獲得的理想擊穿電壓的90％或更少。依照半導(dǎo)體器件結(jié)構(gòu)計(jì)算出該理想擊穿電壓。該未優(yōu)化的擊穿承載結(jié)構(gòu)首先擊穿激活區(qū)。
首先描述以往激活區(qū)的問(wèn)題。當(dāng)p型阱區(qū)形狀如同圖32或33所示時(shí)，每個(gè)p型阱區(qū)13的形狀通過(guò)n-型漂移層12的圍繞的n-型表面區(qū)14確定，換句話說(shuō)，p型阱區(qū)13相對(duì)于n-型表面區(qū)14為凸面。由于p型阱區(qū)13的凸面形狀，在p型阱區(qū)13和n-型表面區(qū)14間的pn結(jié)上，由于表面效應(yīng)產(chǎn)生高的電場(chǎng)強(qiáng)度。由于高電場(chǎng)強(qiáng)度，pn結(jié)區(qū)的擊穿電壓低于由n-型漂移層12和p型阱區(qū)13中的雜質(zhì)濃度所確定的擊穿電壓。
為了避免上述的問(wèn)題，必需輕摻雜n-型漂移層12。輕摻雜的n-型漂移層12產(chǎn)生高導(dǎo)通電阻。
為了防止由于p型阱區(qū)13的表面效應(yīng)引起低擊穿電壓，美國(guó)專利5723890公布一種柵極，其主要部分是由多個(gè)按一個(gè)方向延伸的條紋形成。
圖34表示頂視平面圖，示出在美國(guó)專利5723890中公布的柵極18的平面排列圖案。在圖34中，p型阱區(qū)13的主要部分用一條條紋形成。接觸區(qū)24也用一條條紋形成。
然而，包括柵極18條紋的MOSFET不會(huì)總能避免任何問(wèn)題。
因?yàn)榭刂菩盘?hào)流過(guò)柵極，它的外形使其象絡(luò)網(wǎng)那樣工作，具有正方形或六邊形窗口的柵極電阻被限止在一個(gè)低阻值。因?yàn)榭刂菩盘?hào)只能從條紋的端部按一個(gè)方向流動(dòng)，由多個(gè)條紋形成的柵極電阻與下面描述的能使開(kāi)關(guān)損耗增加的電阻一樣高。
為了減少M(fèi)OSFET的損耗，必需減少開(kāi)關(guān)損耗，也必需減少由器件導(dǎo)通狀態(tài)的導(dǎo)通電阻引起的損耗。通常所述的，為了減少開(kāi)關(guān)損耗，重要的是縮短開(kāi)關(guān)時(shí)間，尤其是器件從導(dǎo)通狀態(tài)切換到斷開(kāi)狀態(tài)的開(kāi)關(guān)時(shí)間。
為了縮短圖31所示縱向MOSFET的開(kāi)關(guān)時(shí)間，必需減少n-型表面區(qū)14和柵極18之間的電容Crss，該柵極18面對(duì)橫跨柵極絕緣薄膜17的n-型表面區(qū)14。為了減少電容Crss，必需有效地使p型阱區(qū)13間的n-型表面區(qū)14的寬度變窄。
然而，由于結(jié)型場(chǎng)效應(yīng)晶體管效應(yīng)(在下文中稱作為“JFET電阻”)，p型阱區(qū)13間的n-型表面區(qū)14窄的寬度，會(huì)產(chǎn)生高阻元件。該JFET電阻是一種MOSFET’s的導(dǎo)通電阻元件。該高JFET電阻產(chǎn)生一個(gè)高導(dǎo)通電阻。
美國(guó)專利4593302公布了一種逆摻雜方法，該方法解決了高JFET電阻的問(wèn)題。雖然逆摻雜技術(shù)有利于壓制JFET電阻的增加，能減少JFET電阻的n-型表面區(qū)14的寬度還能降低擊穿電壓。為了避免擊穿電壓的降低，必需減少逆摻雜量。減少的逆摻雜量不足以防止JFET電阻的增加。這樣，好象繞著一個(gè)圈就不能走到其他地方一樣，任何能解決一個(gè)問(wèn)題的以往技術(shù)，未必能解決另一個(gè)問(wèn)題。
為了減少開(kāi)關(guān)損耗，要有效地減少柵極驅(qū)動(dòng)電荷量Qg，以及減少前述的電容Crss。該柵極驅(qū)動(dòng)電荷量Qg由下列公式(1)計(jì)算出，該公式計(jì)算充電電荷量，給MOS型半導(dǎo)體器件的輸入電容Crss從0V充電到柵源極電壓Vgs的驅(qū)動(dòng)電壓V1(V)。Qg=∫0v1Ciss×Vgs dC/dV.......(1)]]>公式(1)表示輸入電容Ciss的減少導(dǎo)致柵極驅(qū)動(dòng)電荷量Qg的減少。
MOS型器件的輸入電容Ciss由下列公式(2)表示，包括終端間的電容。
Ciss＝Cgs+Cgd (2)這兒，Cgs是柵源極間的電容，而Cgd是柵漏極間的電容(即為Crss)。
除了前述的用逆摻雜法減少JFET電阻外，有另一種減少電容Crss的以往方法。圖35表示另一種以往n溝道縱向MOSFET的橫截面視圖，能減少電容Crss?，F(xiàn)在參考圖35，n型溝道縱向MOSFET包括排列在一部分柵絕緣薄膜17上，面對(duì)n-型表面區(qū)14的一層厚的柵絕緣薄膜25，以減少電容Crss。
然而，因?yàn)樵跂艠O絕緣薄膜17和厚的柵極絕緣薄膜25之間產(chǎn)生臺(tái)階，在臺(tái)階部分的電場(chǎng)強(qiáng)度很高。該高電場(chǎng)強(qiáng)度產(chǎn)生低的擊穿電壓。
雖然柵極18面積的變窄可能會(huì)有效地減少柵漏極間的電容Cgs，例如，圖34所示，條紋形柵極寬度的變窄，還使該器件內(nèi)的柵極電阻增加，使開(kāi)關(guān)損耗增加。
現(xiàn)在考慮擊穿承載結(jié)構(gòu)。因?yàn)閜型阱區(qū)13和n-型漂移層12間的pn結(jié)在p型阱區(qū)13的最外圍部分有一彎曲段，具有與作為擊穿電壓承載層(sustaininglayer)的n-型漂移層12上的源極19相同的電勢(shì)，在彎曲的pn結(jié)上的電場(chǎng)強(qiáng)度比在直的pn結(jié)上的電場(chǎng)強(qiáng)度上升的更快。彎曲pn結(jié)的電場(chǎng)強(qiáng)度，在一個(gè)比從擊穿電壓維持層結(jié)構(gòu)計(jì)算出的擊穿電壓低的電壓時(shí)，就達(dá)到臨界電場(chǎng)強(qiáng)度，引起擊穿。
考慮到前述的情況，本發(fā)明的目的是提供一種具有高擊穿電壓的半導(dǎo)體器件，便于大大地減少導(dǎo)通電阻和擊穿電壓間的折衷關(guān)系，并且既能減少導(dǎo)通電阻又能減少開(kāi)關(guān)損耗。
按照本發(fā)明，這兒提供一種半導(dǎo)體器件，包括一塊半導(dǎo)體芯片，一薄膜層，在該半導(dǎo)體芯片的底部有第一電導(dǎo)率型或第二電導(dǎo)率型低電阻，一層第一電導(dǎo)率型的擊穿電壓承載層，在所述薄膜層上，具有低電阻，第二電導(dǎo)率型的阱區(qū)，在擊穿電壓承載層表面部分，和在阱區(qū)下面的擊穿電壓承載層的主要部分的電阻率ρ(Ωcm)，用半導(dǎo)體器件的擊穿電壓，由下列關(guān)系式進(jìn)行描述。
-5.43+0.0316 Vbr＜ρ＜-8.60+0.0509 Vbr較佳地，在阱區(qū)下面的擊穿電壓承載層的主要部分的電阻率ρ(Ωcm)由下列的關(guān)系式表示。
-5.43+0.0316 Vbr＜ρ＜-7.71+0.0456 Vbr更佳地，在阱區(qū)下面的擊穿電壓承載層的主要部分的電阻率ρ(Ωcm)由下列的關(guān)系式表示。
-5.43+0.0316 Vbr＜ρ＜-6.82+0.0404 Vbr當(dāng)半導(dǎo)體器件的擊穿電壓為1000V時(shí)，低于-8.60+0.0509Vbr的最大電阻率為42.3Ωcm，低于-7.71+0.0456Vbr的最大電阻率為37.89Ωcm，和低于-6.82+0.0404 Vbr的最大電阻率為33.58Ωcm。這些電導(dǎo)率值比以往電導(dǎo)率58.34Ωcm更小，這表明可以實(shí)現(xiàn)低導(dǎo)通電阻的半導(dǎo)體器件。
現(xiàn)在變得可以使用上述的低導(dǎo)通電阻的半導(dǎo)體器件，作為下述的與本發(fā)明實(shí)施例有關(guān)的仿真和調(diào)查的結(jié)果。
有利地，在阱區(qū)和具有低電阻的薄膜層間的擊穿電壓承載層部分的厚度t(微米)用半導(dǎo)體器件的出穿電壓，由下列關(guān)系式表示。
1.26+0.0589 Vbr＜t＜1.96+0.0916 Vbr較佳地，在阱區(qū)和具有低電阻的薄膜層間的擊穿電壓承載層部分的厚度t(微米)由下列關(guān)系式表示。
1.26+0.0589 Vbr＜t＜1.68+0.0785 Vbr當(dāng)擊穿電壓Vbr為1000V時(shí)，薄于1.96+0.0916 Vbr的最大厚度為93.56微米，而薄于1.68+0.0785 Vbr的最大厚度為80.18微米。
這些最大厚度值比以往的，即為100微米的厚度更薄。
為了獲得低導(dǎo)通電阻，必需在100V和5000V出穿電壓范圍內(nèi)有效地選擇電阻率ρ(Ωcm)以及厚度t。并且，通過(guò)在200V和2000V擊穿電壓范圍內(nèi)，選擇電阻率ρ(Ωcm)和厚度t，獲得相當(dāng)?shù)偷膶?dǎo)通電阻。
為了實(shí)現(xiàn)低導(dǎo)通電阻和低開(kāi)關(guān)損耗，按照本發(fā)明的MOS型半導(dǎo)體器件包括一片導(dǎo)體半導(dǎo)體芯片，一層薄膜，在該半導(dǎo)體芯片的底部具有第一電導(dǎo)率型或第二電導(dǎo)率型的低電阻，一層第一電導(dǎo)率型的擊穿電壓承載層，位于具有低電阻的薄膜層上面，一塊第二電導(dǎo)率型的阱區(qū)，位于擊穿電壓承載層表面部分，一塊第一電導(dǎo)率型的源區(qū)，在阱區(qū)的表面部分，一個(gè)柵極，在阱區(qū)延伸部分的上面，在它們之間插入有柵絕緣薄膜，阱區(qū)延伸部分毗鄰源區(qū)，一個(gè)源極，通常與阱區(qū)及源區(qū)電接觸，和一個(gè)漏極，位于該薄膜層的背表面，具有低電阻。該MOS型半導(dǎo)體器件具有如下所述的特殊功能。
第一電導(dǎo)率型的表面漏區(qū)由第二電導(dǎo)率型的阱區(qū)包圍。該表面漏區(qū)是延伸到半導(dǎo)體芯片表面的擊穿電壓承承層的延伸部分。
與以往器件相比，在以往器件中，第二電導(dǎo)率型的阱區(qū)由第一電導(dǎo)率型的表面漏區(qū)包圍，按照本發(fā)明的半導(dǎo)體器件易于壓制由阱區(qū)的外形效應(yīng)引起的電場(chǎng)強(qiáng)度的增加，并且即使在擊穿電壓承載層為低電阻時(shí)，易于獲得高擊穿電壓。具有低電阻值的擊穿電壓承載層易于減少半導(dǎo)體器件的導(dǎo)通電阻。
通過(guò)減少由阱區(qū)包圍的表面漏區(qū)的總表面積和包含源區(qū)及具有MOS結(jié)構(gòu)的阱區(qū)表面積的比率，就減少了橫跨柵絕緣薄的彼此面對(duì)的表面漏區(qū)和柵極之間的電容Crss。然而，當(dāng)上述的表面漏區(qū)的表面積比率減少時(shí)，如先前所述，導(dǎo)通電阻就變高。
制成實(shí)驗(yàn)器件，各個(gè)器件中的第一電導(dǎo)率型的表面漏區(qū)的表面積比率是不同的，在圖6中示出表面積比率，柵漏極間的電容Crss，和導(dǎo)通電阻間的關(guān)系。水平軸表示表面漏區(qū)的總表面積和包括源區(qū)的阱區(qū)表面積的比率，圖左手邊的垂直軸表示電容Crss，而右手邊的垂直軸表示導(dǎo)通電阻Ron。這些實(shí)驗(yàn)器件是n溝道MOSFET型，將在下面將參考本發(fā)明第一實(shí)施例進(jìn)行描述，其中激活區(qū)的面積約為16平方毫米。表面漏區(qū)的長(zhǎng)為3.6毫米。
圖6表明電容Crss隨表面漏區(qū)的表面積比率的增加而增加。因此，希望盡可能地減少表面積比率。為了將電容Crss減少到15pF或更小，以適用于特殊器件，表面積比率必需為0.23或者更小。
在0.15和0.2之間的表面積比率范圍內(nèi)，導(dǎo)通電阻Ron最小。當(dāng)表面積比率朝較大的一邊超過(guò)0.2時(shí)，導(dǎo)通電阻Ron逐漸增大。當(dāng)表面積比率朝較小的一邊超過(guò)0.15時(shí)，導(dǎo)通電阻迅速地半大。為了將電容Crss減小到特殊器件可接受的最小電容值的兩倍更小時(shí)，表面積比率必需為0.01或更大值。
考慮到這些結(jié)果，表面積比率較佳地應(yīng)在0.01和0.2之間的范圍內(nèi)。在上述較佳范圍內(nèi)的表面積比率易于獲得一種具有低導(dǎo)通電阻和低電容Crss的MOS半導(dǎo)體器件。
有利地，每一表面漏區(qū)形成長(zhǎng)條紋。
因?yàn)榈谝浑妼?dǎo)率型表面漏區(qū)的條紋被第二電導(dǎo)率型的阱區(qū)包圍，即使當(dāng)擊穿電壓承載層為低電阻時(shí)，也有可能壓制由阱區(qū)的外形效應(yīng)引起的電場(chǎng)強(qiáng)度的增加，并獲得高擊穿電壓。這些結(jié)果不是由以往結(jié)構(gòu)得到的，在以往結(jié)構(gòu)中，第二電導(dǎo)率型的阱區(qū)被第一電導(dǎo)率型的表面漏區(qū)包圍。
有利地，表面漏區(qū)條紋的主要部分寬度為0.1至2微米。
通過(guò)減少表面漏區(qū)的寬度，變得有可能減少橫跨柵絕緣薄膜的彼此面對(duì)的表面漏區(qū)和柵極之間的電容Crss。然而，表面漏區(qū)的窄條紋產(chǎn)生高導(dǎo)通電阻。
制成實(shí)驗(yàn)器件，各個(gè)器件中的表面漏區(qū)條紋的寬度是不同的，圖7示出表面漏區(qū)的寬度，電容Crss，和導(dǎo)通電阻間的關(guān)系。在圖中，水平軸表示表面漏區(qū)的寬度，圖左手邊的垂直軸表示電容Crss，而右手邊的垂直軸表示導(dǎo)通電阻Ron。表面漏區(qū)的長(zhǎng)為3.6毫米。
圖7表明，電容Crss與表面漏區(qū)的寬度成正比例增加。因此，有希望盡可能地使表面漏區(qū)的寬度變窄。為了將電容Crss減小到特殊器件可接受的15pF或更小值，必需將表面漏區(qū)的寬度縮小到3微米或更窄。
當(dāng)表面漏區(qū)條紋的寬度為1.5至2.0微米時(shí)，導(dǎo)通電阻Ron為最小值。當(dāng)條紋寬度朝較寬一邊超過(guò)2.5微米時(shí)，導(dǎo)通電阻Ron就逐漸增大。當(dāng)條紋寬度朝較窄一邊超過(guò)1微米時(shí)，導(dǎo)通電阻Ron就迅速地增大。為了將導(dǎo)通電阻減小到為實(shí)際器件可接受的最小導(dǎo)通電阻的兩倍或更小，表面漏區(qū)的寬度必需為0.1微米或更寬些。
如上所述，在該范圍內(nèi)，導(dǎo)通電阻和電容Crss之間存在一種折衷關(guān)系，這里，表面漏區(qū)較短。為了實(shí)際上實(shí)現(xiàn)低導(dǎo)通電阻和低電容Crss，較佳地，電容Crss應(yīng)為15pF或更小，而導(dǎo)通電阻應(yīng)為1.5歐或更小。因此，第一電導(dǎo)的表面漏區(qū)的寬度限止在0.1微米和2微米間的范圍內(nèi)。如果電容Crss小，開(kāi)關(guān)損耗就會(huì)減少。
當(dāng)條紋形表面漏區(qū)主要部分的寬度較寬時(shí)，在半導(dǎo)體器件芯片表面部分的電場(chǎng)就增加，產(chǎn)生一個(gè)低的擊穿電壓。相反，當(dāng)上述的表面漏區(qū)主要部分的寬度較窄時(shí)，JFET的電阻就增大，產(chǎn)生高導(dǎo)通電阻。然而，通過(guò)如上所述的確定最佳尺寸的范圍，就可能獲得一種半導(dǎo)體器件，該器件易于防止擊穿電壓的減少，以及導(dǎo)通電阻的增大。
當(dāng)用各自條紋形成第一電導(dǎo)率型的表面漏區(qū)時(shí)，通過(guò)減少由阱區(qū)包圍的表面漏區(qū)表面積和阱區(qū)與源區(qū)表面積之和間的比率，變得有可能減少橫跨柵絕緣薄膜的彼此面對(duì)的表面漏區(qū)和柵極之間的電容Crss。雖然導(dǎo)通電阻的增大與電容Crss的減小有關(guān)，如上所述，通過(guò)限止第一電導(dǎo)率型的表面漏區(qū)的表面積比率，還有可能獲得一種半導(dǎo)體器件，該器件的擊穿電壓并未減少，它的導(dǎo)通電阻的增加是合理的范圍內(nèi)，而它的電容Crss被壓制在一個(gè)較小值。
通過(guò)應(yīng)用利于在該器件中實(shí)現(xiàn)多種方法的結(jié)構(gòu)獲得一種半導(dǎo)體器件，該器件易于改善它的性能。
當(dāng)表面漏區(qū)的條紋較長(zhǎng)時(shí)，因?yàn)閷?duì)于相同面積的溝道寬度就變寬了，其導(dǎo)通電阻就小。然而，因?yàn)楸砻媛﹨^(qū)的長(zhǎng)形條紋在該器件內(nèi)產(chǎn)生高柵極電阻，產(chǎn)生較長(zhǎng)的開(kāi)關(guān)時(shí)間，進(jìn)一步增加開(kāi)關(guān)損耗。
當(dāng)經(jīng)過(guò)將柵極安置在該漏極區(qū)的中間部分，以及經(jīng)過(guò)這種排列，明顯地縮短表面漏區(qū)的條紋時(shí)，就減少了該器件內(nèi)的柵極電阻，縮短了開(kāi)關(guān)時(shí)間并，因此，減少了開(kāi)關(guān)損耗。然而，因?yàn)閷?duì)于相同面積的溝道寬度變窄，產(chǎn)生高導(dǎo)通電阻。
簡(jiǎn)而言之，重要的是，將第一電導(dǎo)率型的表面漏區(qū)的長(zhǎng)度限止在一個(gè)合理的范圍內(nèi)。
制成實(shí)驗(yàn)器件，它們的表面漏區(qū)的長(zhǎng)度是不同的，并且圖8和9中描述表面漏區(qū)的長(zhǎng)度和影響開(kāi)關(guān)時(shí)間的輸入電容Ciss之間的關(guān)系，以及圖10到11描述了表面漏區(qū)的長(zhǎng)度和導(dǎo)通電阻Ron之間的關(guān)系。在圖8和9中，水平軸表示表面漏區(qū)的長(zhǎng)度，而垂直軸表示輸入電容Ciss。在圖10和11中，水平軸表示表面漏區(qū)的長(zhǎng)度，而垂直軸表示導(dǎo)通電阻Ron。表面漏區(qū)的寬度為1.6微米，而表面漏區(qū)的表面積比率為0.12。
現(xiàn)在參考圖8，輸入電容Ciss在表面漏區(qū)的長(zhǎng)度為500微米或更長(zhǎng)的范圍內(nèi)幾乎是不變的。當(dāng)表面漏區(qū)的長(zhǎng)度朝縮短的一邊越過(guò)500微米時(shí)，輸入電容Ciss逐漸增大。
圖9示出一部分圖8的放大圖，其中表面漏區(qū)的長(zhǎng)度為400微米或更短?，F(xiàn)在參考圖9，當(dāng)表面漏區(qū)的長(zhǎng)度朝縮短邊越過(guò)100微米時(shí)，輸入電容Ciss迅速地增大。圖8和9表明為了縮短開(kāi)關(guān)時(shí)間，n-型表面漏區(qū)的長(zhǎng)度較佳地應(yīng)為100微米或更長(zhǎng)，更佳地應(yīng)為500微米或更長(zhǎng)。
圖10到11描述了表面漏區(qū)的長(zhǎng)度和導(dǎo)通電阻之間的關(guān)系?，F(xiàn)在參考圖10，在表面漏區(qū)的長(zhǎng)度為500微米或更長(zhǎng)的范圍內(nèi)，導(dǎo)通電阻幾乎是不變的。當(dāng)表面漏區(qū)的長(zhǎng)度朝縮短的一邊越過(guò)500微米時(shí)，導(dǎo)通電阻逐漸增大。圖11示出一部分圖10的放大圖，其中表面漏區(qū)的長(zhǎng)度為400微米或更短?，F(xiàn)在參考圖11，當(dāng)表面漏區(qū)的長(zhǎng)度朝短縮的一邊越過(guò)100微米時(shí)，導(dǎo)通電阻就迅速地增大。圖10和11表明為了減小導(dǎo)通電阻，n-型表面漏區(qū)的長(zhǎng)度應(yīng)為100微米或更長(zhǎng)，而較佳地應(yīng)為500微米或更長(zhǎng)。
通過(guò)將表面漏區(qū)的長(zhǎng)度限止到500微米或更長(zhǎng)，可獲得一種半導(dǎo)體器件，其中的導(dǎo)通電阻和開(kāi)關(guān)損耗均較小。
有利地，柵極是由多個(gè)條紋形成的。
通過(guò)將許條紋形成的柵極用作一塊掩膜構(gòu)成阱區(qū)，在柵極條紋下面不可避免地形成由阱區(qū)包圍的條形表面漏區(qū)。
如先前所述，表面漏區(qū)的寬度限止在0.1微米和2微米間的范圍內(nèi)。由用作一塊形成阱區(qū)的掩膜的柵極的條紋長(zhǎng)度和形成阱區(qū)的雜質(zhì)橫向擴(kuò)散長(zhǎng)度確定表面漏區(qū)的寬度。將表面漏區(qū)條紋寬度限定在上述的合理范圍內(nèi)的柵極條紋的寬度應(yīng)為4微米至8微米，而較佳地應(yīng)為5微米至7微米，假定雜質(zhì)的橫向擴(kuò)散長(zhǎng)度稍微小于2微米。
因?yàn)楸砻媛﹨^(qū)的長(zhǎng)度，由于相同的原因是由柵極條紋的長(zhǎng)度確定的，柵極條紋的長(zhǎng)度為100微米或更長(zhǎng)，而較佳地應(yīng)為500微米或更長(zhǎng)，是表面漏區(qū)合適的長(zhǎng)度。
連接?xùn)艠O條紋的窄跨接器易于減小柵極電阻。
有利地，柵極跨接器的寬度小于4微米。
如果柵極跨接器的寬度小于4微米，并且如果將雜質(zhì)橫向擴(kuò)散的長(zhǎng)度調(diào)節(jié)到約2微米，通過(guò)從跨接器兩邊的擴(kuò)散，阱區(qū)將在跨接器下面延伸，這樣阱區(qū)將圍繞在表面漏區(qū)的四周。
較佳地，每隔50微米，更佳地每隔250微米形成一個(gè)或不到一個(gè)柵極條紋的跨接器。
雖然經(jīng)過(guò)安置多個(gè)跨接器，其柵極電阻變小了，因?yàn)闁怕O間的電容Cgd增大了，但該開(kāi)關(guān)速度變慢以及開(kāi)關(guān)損耗增加。雖然通過(guò)從跨接器兩邊的擴(kuò)散，阱區(qū)將延伸到跨接器的下面，因?yàn)橛捎谠磪^(qū)擴(kuò)散深度較淺，源區(qū)的橫向擴(kuò)散長(zhǎng)度也較短，在阱區(qū)表面部分形成的源區(qū)并未延伸到跨接器下面。因?yàn)殡y以在跨接器下面形成溝道，在跨接器下面的區(qū)域維持為無(wú)效區(qū)，對(duì)于相同面積的溝道寬度較窄。因此，能產(chǎn)生高導(dǎo)通電阻。這樣，不利于輕率地增軒跨接器。最后，有利于每100微米，較佳地每500微米安置一個(gè)或不到一個(gè)柵極條紋的跨接器。
有利地，比阱區(qū)淺的部分表面漏區(qū)的電阻率低于阱區(qū)下面的擊穿電壓承載層主要部分的電阻率。這種配置能有效地獲得低導(dǎo)通電阻。
下列配置用在為提高器件擊穿電壓的擊穿承載結(jié)構(gòu)中。
有利地，按照本發(fā)明的半導(dǎo)體器件包括一塊半導(dǎo)體芯片，一薄膜層，位于半導(dǎo)體芯片底部，具有第一電導(dǎo)率型或第二電導(dǎo)率型的低電阻，一層第一電導(dǎo)率型的擊穿電壓承載層，位于薄膜層下面，具有低電阻，第二電導(dǎo)率型的阱區(qū)，位于擊穿電壓承載層的表面部分，第二電導(dǎo)率型的保護(hù)環(huán)，位于半導(dǎo)體芯片的表面部分，該保護(hù)環(huán)圍繞在阱區(qū)周?chē)?，和等于或多于由下列公式，n＝1.0×Vbr/100算出的數(shù)量n的保護(hù)環(huán)數(shù)量，Vbr是半導(dǎo)體器件的擊穿電壓。保護(hù)環(huán)的數(shù)量更佳地應(yīng)等于或多于由下列公式n＝1.5×Vbr/100算出的n數(shù)。
圖14表示有關(guān)保護(hù)環(huán)的數(shù)量n和擊穿電壓Vbr(V)的曲線圖，該曲線是通過(guò)改變保護(hù)環(huán)的數(shù)量的仿真，以及測(cè)試該實(shí)驗(yàn)器件獲得的，各種器件中的保護(hù)環(huán)的數(shù)量是不同的。水平軸表示擊穿電壓Vbr(V)，而垂直軸表示保護(hù)環(huán)的數(shù)量。
實(shí)驗(yàn)的n-型漂移層的特性如下，由摻有磷離子的硅晶片的參數(shù)表示，電阻系數(shù)ρ＝18Ωcm和硅晶片的厚度t＝48.5微米(曲線b1)，和電阻系數(shù)ρ＝32.5Ωcm和硅晶片的厚度t＝76.5微米(曲線b2)。
在每塊硅晶片中，擊穿電壓隨保護(hù)環(huán)數(shù)量的增加而增加。然而，所有擊穿電壓在理論擊穿電壓(分別為654V和1011V)的97％至98％處均飽和了，該理論擊穿電壓是為基于n-型漂移層硅特性的平面結(jié)點(diǎn)計(jì)算出來(lái)。即使保護(hù)環(huán)的數(shù)量進(jìn)一步增加，在理論擊穿電壓的97％至98％，該擊穿電壓就不再增大了。
對(duì)于保護(hù)環(huán)的數(shù)量，公式n＝1.0×Vbr/100(曲線b3)定義為一條邊界，在該區(qū)域內(nèi)，擊穿電壓改變緩慢，并停止變化。公式n＝1.5×Vbr/100(曲線b4)定義保護(hù)環(huán)的數(shù)量，超過(guò)該數(shù)量，再進(jìn)一步增加保護(hù)環(huán)的數(shù)量不能提高擊穿電壓。
因?yàn)橐酝鶕舸┏休d結(jié)構(gòu)提供的擊穿電壓只有基于上述硅特性的理論值的90％。通過(guò)增加保護(hù)環(huán)的數(shù)量期望得到一個(gè)超過(guò)由上述公式計(jì)算值的更高的擊穿電壓。
另一方面，保護(hù)環(huán)的上限限止數(shù)由公式n＝6.0×Vbr/100確定。
因?yàn)橥ㄟ^(guò)增加保護(hù)環(huán)的數(shù)量，加寬了擊穿承載結(jié)構(gòu)的寬度，實(shí)際器件芯片尺寸也加大了。因?yàn)閾舸╇妷猴柡土?，如圖14所示，即使增加保護(hù)環(huán)的數(shù)量，實(shí)際上設(shè)置在保護(hù)環(huán)數(shù)量的上限。假定在進(jìn)行本發(fā)明器件的耐久性試驗(yàn)中，考慮到對(duì)擊穿承載結(jié)構(gòu)表面上電荷積累的承受能力，較佳地將上限值設(shè)置成為保護(hù)環(huán)數(shù)的六倍，在這時(shí)，本發(fā)明的影響就明顯了。簡(jiǎn)而言之，保護(hù)環(huán)的上限止數(shù)由公式n＝6.0×Vbr/100確定。
通過(guò)配置保護(hù)環(huán)，保護(hù)環(huán)的數(shù)量小于從公式n＝6.0×Vbr/100計(jì)算的數(shù)n，可獲得高的擊穿電壓，同時(shí)防止在器件表面產(chǎn)生的電荷積累并且防止了芯片尺寸的變大。
第二電導(dǎo)阱區(qū)和最接近阱區(qū)的第二電導(dǎo)的第一個(gè)保護(hù)環(huán)之間的間隙為1微米或更窄，而較佳地為0.5微米或更窄。
通過(guò)仿真和測(cè)試實(shí)驗(yàn)的器件獲得擊穿電壓和阱區(qū)與第一保護(hù)環(huán)間的間隙之間的關(guān)系。結(jié)果如圖15所示。水平軸表示間隙(微米)，而垂直軸表示擊穿電壓Vbr(V)。n-型漂移層的硅特性包括電阻率ρ＝22.5Ωcm和硅晶片的厚度t＝57.0微米。P型阱區(qū)結(jié)的深度和保護(hù)環(huán)結(jié)的深度為3.5微米。
當(dāng)p型阱區(qū)和第一保護(hù)環(huán)的間隙比較寬時(shí)，擊穿電壓?jiǎn)握{(diào)減少。在間隔3微米時(shí)，該擊穿電壓與由n-型漂移層和以往擊穿承載結(jié)構(gòu)相結(jié)合獲得的擊穿電壓(曲線c2)相同。
如圖15所指明的，可以獲得n-型漂移層的約95％或更高的擊穿電壓(曲線c1)。即，該擊穿電壓比以往結(jié)構(gòu)的擊穿電壓(曲線c2)改善了5％。通過(guò)將阱區(qū)和第一保護(hù)環(huán)之間的間隙設(shè)置為0.5微米或更窄，該擊穿電壓可比以往結(jié)構(gòu)的擊穿電壓改善7.5％。
眾所周知，導(dǎo)通電阻和擊穿電壓互相成Ron ∝ Vbr2.5的關(guān)系。通過(guò)將阱區(qū)和第一保護(hù)環(huán)之間的間隙設(shè)置為0.5微米或更窄，導(dǎo)通電阻將減少20％，導(dǎo)致更有效的結(jié)果。
另外，當(dāng)阱區(qū)和第一保護(hù)環(huán)在半導(dǎo)體器件芯片表面部分互相連接時(shí)，如果使在表面部分的連接部分耗盡，電場(chǎng)強(qiáng)度的松弛度所受的影響最大，導(dǎo)致最高的擊穿電壓。
在圖15中，從0微米間隙，在阱區(qū)和第一保護(hù)環(huán)互相接觸的地方，到負(fù)的間隙區(qū)域，在阱區(qū)和第一保護(hù)環(huán)互相重疊的區(qū)域，擊穿電壓上升，并在約-1微處擊穿電壓飽和。其原因如下。當(dāng)阱區(qū)和第一保護(hù)環(huán)間的間隙變寬時(shí)，因?yàn)橼鍏^(qū)pn結(jié)的曲率更加強(qiáng)了電場(chǎng)強(qiáng)度，擊穿電壓就變低。當(dāng)阱區(qū)和保護(hù)環(huán)間的間隙變得更窄時(shí)，因?yàn)閜n結(jié)的曲率的影響變小了，電場(chǎng)強(qiáng)度變得更緩和了。并且，當(dāng)阱區(qū)和第一保護(hù)環(huán)的互相重疊達(dá)到約1微米時(shí)，pn結(jié)就沒(méi)有影響了。
最接近阱區(qū)的第一保護(hù)環(huán)和第二個(gè)最接近阱區(qū)的第二保護(hù)環(huán)之間的間隙為1.5微米或更窄，較佳地應(yīng)為1微米或更窄，和更佳地應(yīng)為0.5微米或更窄。
經(jīng)過(guò)仿真和測(cè)試實(shí)驗(yàn)器件獲得擊穿電壓和第一保護(hù)環(huán)與第二保護(hù)環(huán)間的間隙之間的關(guān)系。結(jié)果如圖16所示。水平軸表示第一個(gè)和第二個(gè)保護(hù)環(huán)間的間隙，而垂直軸表示擊穿電壓Vbr(V)。
在圖16中，曲線d1表示p型阱區(qū)和第一保護(hù)環(huán)之間0.5微米間隙的結(jié)果，曲線d2表示1微米間隙的結(jié)果，而曲線d3表示1.5微米間隙結(jié)果。重要事項(xiàng)是第一和第二保護(hù)環(huán)間的間隙等等設(shè)置，不致于削弱由阱區(qū)和第一保護(hù)環(huán)之間的間隙所設(shè)定的擊穿電壓。通過(guò)將第一和第二保護(hù)環(huán)間的間隙設(shè)置在1.5微米或更窄，能保持約98％或高于98％的已由p型阱區(qū)和第一保護(hù)環(huán)設(shè)定的擊穿電壓。通過(guò)將第一和第二保護(hù)環(huán)間的間隙設(shè)置在1.0微米或更窄，能保持99％或高于99％的已由p型阱區(qū)和第一保護(hù)環(huán)設(shè)定的擊穿電壓。以及，通過(guò)將第一和第二保護(hù)環(huán)間的間隙設(shè)置在0.5微米或更窄，獲得一種擊穿承載結(jié)構(gòu)，該結(jié)構(gòu)能能保持已由p型阱區(qū)和第一保護(hù)環(huán)之間的關(guān)系設(shè)定的約99.5％的擊穿電壓。
由于上述相同的原因，當(dāng)?shù)谝缓偷诙Ｗo(hù)間的間隙變得更窄時(shí)，阱區(qū)和擊穿電壓承載層間的pn結(jié)的電場(chǎng)強(qiáng)度變的更緩和了，并達(dá)到較高的擊穿電壓。
此外，將第二保護(hù)環(huán)和第三個(gè)最接近阱區(qū)的第三保護(hù)環(huán)間的間隙設(shè)置在2.0微米或更窄，而較佳地應(yīng)在1.0微米或更窄。
通過(guò)仿真和通過(guò)檢查實(shí)驗(yàn)器件獲得擊穿電壓Vbr(V)和第二與第三保護(hù)環(huán)間的間隙之間的關(guān)系。在表1中列出用阱區(qū)和第一保護(hù)環(huán)間的間隙作為一個(gè)參數(shù)的結(jié)果。將第一和第二保護(hù)環(huán)間的間隙設(shè)置為1.0微米。
表1

通過(guò)將第二和第三保護(hù)環(huán)的間隙設(shè)置為2.0微米或更窄，能保持高于99％的由阱區(qū)和第一保護(hù)環(huán)的間隙以及由第一和第二保護(hù)環(huán)的間隙確定的擊穿電壓。通過(guò)將第二和第三保護(hù)環(huán)的間隙設(shè)置為1.0微米或更窄，能保持多于99.5％的由阱區(qū)和第一保護(hù)環(huán)的間隙以及由第一和第二保護(hù)環(huán)的間隙確定的擊穿電壓。以與上述相同的方法，該結(jié)部分的電場(chǎng)強(qiáng)度變得緩和了，并獲得高的擊穿電壓。
第三保護(hù)環(huán)和第四個(gè)最接近阱區(qū)的第四保護(hù)環(huán)的間隙為2.5微米或更窄，而較佳地應(yīng)為2.0微米或更窄。以與上述相同的方法，該結(jié)部分的電場(chǎng)強(qiáng)度變得緩和了，并獲得高的擊穿電壓。
將阱區(qū)和最接近阱區(qū)的第一保護(hù)環(huán)的間隙設(shè)置成d1/4或更窄，而較佳地應(yīng)為d1/8或更窄，這兒d1是阱區(qū)結(jié)深度和保護(hù)環(huán)結(jié)深度中較淺的一個(gè)深度。
如上所述，從另一個(gè)基于阱區(qū)結(jié)深度或保護(hù)環(huán)結(jié)深度的觀點(diǎn)來(lái)定義該阱區(qū)和最接近該阱區(qū)的第一保護(hù)環(huán)之間的間隙。
第一保護(hù)環(huán)和第二保護(hù)環(huán)的間隙為d2/4或更窄，而較佳地應(yīng)為d2/8或更窄，這兒d2是保護(hù)環(huán)結(jié)的深度。
此外，第二保護(hù)環(huán)和第三保護(hù)環(huán)的間隙為d2/4或更窄，而較佳地應(yīng)為d2/8或更窄。
如上所述，還從另一個(gè)基于保護(hù)環(huán)結(jié)的深度的觀點(diǎn)來(lái)定義第一和第二保護(hù)的間隙或第二和第三保護(hù)環(huán)的間隙。以與上述相同的方法，該結(jié)部分的電場(chǎng)強(qiáng)度變緩和了，并獲得一個(gè)高的擊穿電壓。
將第一和第二保護(hù)環(huán)的間隙I2與阱區(qū)和第一保護(hù)環(huán)的間隙I1之間的間隙差I(lǐng)2-I1設(shè)成1微米或更窄。將第二保護(hù)環(huán)和第三個(gè)最接近阱區(qū)的第三保護(hù)環(huán)的間隙I3與第一和第二保護(hù)環(huán)的間隙I2之間的間隙差I(lǐng)3-I2設(shè)成1微米或更窄。以及，將第三和第四保護(hù)環(huán)的間隙I4與第二和第三保護(hù)環(huán)的間隙I3之間的間隙差I(lǐng)4-I3設(shè)成1微米或更窄。
用上述的基于一個(gè)不同的觀點(diǎn)來(lái)定義相鄰保護(hù)環(huán)對(duì)的間隙之間的關(guān)系。當(dāng)相鄰保護(hù)環(huán)對(duì)間的間隙互相相差太大時(shí)，加強(qiáng)了較寬間隙處的電場(chǎng)強(qiáng)度，引起擊穿。為了避免擊穿，應(yīng)將至少到第四保護(hù)環(huán)的相鄰保護(hù)環(huán)對(duì)的間隙較佳地設(shè)成1微米或更窄。
設(shè)成0.5微米或更窄的間隙差I(lǐng)2-I1，I3-I2和I4-I3有效地避免擊穿電壓的降低。然而，較佳地是間隙差為0.5微米或更寬，因?yàn)楸Ｗo(hù)環(huán)間的間隙太小會(huì)減少相鄰保護(hù)環(huán)間的電位差，并且削弱了尺寸的影響。因此，最優(yōu)的間隙差約為0.5微米，即0.2至0.8微米。
當(dāng)設(shè)置了多個(gè)保護(hù)環(huán)時(shí)，設(shè)置保護(hù)環(huán)的寬度以致第一保護(hù)環(huán)比第五保護(hù)環(huán)寬，第二保護(hù)環(huán)比第六保護(hù)環(huán)寬，而第三保護(hù)環(huán)比第七保護(hù)環(huán)寬。
通過(guò)如上所述設(shè)置保護(hù)環(huán)的寬度，內(nèi)層保護(hù)環(huán)的電場(chǎng)強(qiáng)度變緩和了，該內(nèi)層保護(hù)環(huán)的電場(chǎng)強(qiáng)度比外層強(qiáng)。
有利地，將電導(dǎo)體薄膜安放在第一保護(hù)環(huán)和阱區(qū)間的擊穿電壓承載層表面上，在電導(dǎo)體薄膜和擊穿電壓承載層的表面之間插入有一絕緣薄膜。
因?yàn)榘慈缟纤龇胖玫碾妼?dǎo)體薄膜能防止擊穿承載結(jié)構(gòu)表面上的電荷影響到半導(dǎo)體芯片表面，穩(wěn)定了該擊穿電壓。
有利地，電導(dǎo)體薄膜是處于一個(gè)浮點(diǎn)電位。
因?yàn)殡妼?dǎo)體薄膜的效應(yīng)未改變浮點(diǎn)的電位或改變定點(diǎn)的電位，不總是需要將電導(dǎo)體薄膜連接到一層相似的相鄰電導(dǎo)體薄膜。
用與上述相類(lèi)似的方法，將電導(dǎo)體薄膜放置在第一和第二保護(hù)環(huán)間的擊穿電壓承載層表面上，在第二和第三保護(hù)環(huán)間的擊穿電壓承載層表面上，以及在第三和第四保護(hù)環(huán)間的擊穿電壓承載層的表面上，在該電導(dǎo)體薄膜和擊穿電壓承載層之間插入有一層絕緣薄膜。按上述配置的電導(dǎo)體薄膜顯出相同的效果。
這些電導(dǎo)體薄膜的電位可以是浮點(diǎn)的。
有利地，半導(dǎo)體器件還包括有機(jī)聚合物薄膜，保護(hù)半導(dǎo)體器件的表面。
有利地，比阱區(qū)淺的表面漏區(qū)部分的電阻率低于阱區(qū)下面的擊穿電壓承載層主要部分的電阻率。
用與前述的逆摻雜相同的方法，上述的設(shè)置能有效地減少被阱區(qū)包圍的表面漏區(qū)中的JFET電阻。因?yàn)楸砻媛﹨^(qū)的面積比率設(shè)置得比以往面積比率小，JFET電阻趨向于變得更高。因此，逆摻雜也是有效的。


圖1表示頂視平面圖，示出了按照本發(fā)明第一實(shí)施例的n型溝道縱向MOSFET的半導(dǎo)體芯片表面。
圖2表示橫截面圖，示出了按照第一實(shí)施例的n型溝道縱向MOSFET的一部分激活區(qū)。
圖3表示頂視平面圖，示出了按照第一實(shí)施例MOSFET的半導(dǎo)體芯片上金屬電極的排列。
圖4表示頂視平面圖，示出了按照第一實(shí)施例MOSFET半導(dǎo)體芯片上柵極和源極條紋的排列。
圖5表示沿圖1的A-A線段的橫截面圖，示出了柵極和金屬柵極在焊接段的連接。
圖6表示特性曲線圖，示出了實(shí)驗(yàn)的n溝道縱向MOSFET’s的n型表面漏區(qū)和阱區(qū)間的表面積比率，柵極和漏極間的電容Crss，和導(dǎo)通電阻Ron的相互關(guān)系。
圖7表示特性曲線圖，示出了實(shí)驗(yàn)的n溝道縱向MOSFET’s的n型表面漏區(qū)的寬度，電容Crss，和導(dǎo)通電阻的相互關(guān)系。
圖8表示特性曲線圖，示出了實(shí)驗(yàn)的n溝道縱向MOSFET’s的n型表面漏區(qū)的長(zhǎng)度和輸入電容Crss的相互關(guān)系。
圖9表示另一特性曲線圖，示出了實(shí)驗(yàn)的n溝道縱向MOSFET’s的n型表面漏區(qū)的長(zhǎng)度和輸入電容Crss的相互關(guān)系。
圖10表示特性曲線圖，示出了實(shí)驗(yàn)的n溝道縱向MOSFET’s的n型表面漏區(qū)的長(zhǎng)度和導(dǎo)通電阻Ron的相互關(guān)系。
圖11表示另一特性曲線圖，示出了實(shí)驗(yàn)的n溝道縱向MOSFET’s的n型表面漏區(qū)的長(zhǎng)度和導(dǎo)通電阻Ron的相互關(guān)系。
圖12表示曲線圖，示出了按照本發(fā)明的實(shí)驗(yàn)n型溝道縱向MOSFET’s和比較的n型溝道縱向MOSFET’s的擊穿電壓和導(dǎo)通電阻Ron的關(guān)系。
圖13表示橫截面圖，示出了按照本發(fā)明第一實(shí)施的n型溝道縱向MOSFET的擊穿承載結(jié)構(gòu)。
圖14表示特性曲線圖，示出了保護(hù)環(huán)的數(shù)量與擊穿電壓Vbr間的關(guān)系。
圖15表示曲線圖，示出了擊穿電壓Vbr與p型阱區(qū)和第一保護(hù)環(huán)間的間隙的關(guān)系。
圖16表示曲線圖，示出了擊穿電壓Vbr與第一和第一保護(hù)環(huán)間的間隙的關(guān)系。
圖17表示橫截面圖，示出了按照本發(fā)明第二實(shí)施例的n溝道縱向MOSFET的激活區(qū)。
圖18表示透視圖，示出了按照本發(fā)明第二實(shí)施例的n型溝道縱向MOSFET的激活區(qū)。
圖19表示橫截面圖，示出了按照本發(fā)明第二實(shí)施例的n型溝道縱向MOSFET的擊穿承載區(qū)。
圖20表示橫截面圖，示出了按照本發(fā)明第三實(shí)施例的n溝道縱向MOSFET的擊穿承載區(qū)。
圖21表示頂視平面圖，示出了按照本發(fā)明第四實(shí)施例n溝道縱向MOSFET半導(dǎo)體芯片上柵極的條紋和源極間的排列。
圖22表示頂視平面圖，示出了按照本發(fā)明第五實(shí)施例n溝道縱向MOSFET的半導(dǎo)體芯片表面。
圖23表示頂視平面圖，示出了按照第五實(shí)施例MOSFET半導(dǎo)體芯片上柵極條紋和源極的排列。
圖24表示頂視平面圖，示出了按照本發(fā)明第六實(shí)施例MOSFET的半導(dǎo)體芯片上柵極條紋和源極的排列。
圖25表示頂視平面圖，示出了按照本發(fā)明第七實(shí)施例n溝道縱向MOSFET的半導(dǎo)體芯片表面。
圖26表示頂視平面圖，示出了按照第七實(shí)施例MOSFET的半導(dǎo)體芯片上柵極8的條紋與源極排列。
圖27表示沿圖25中線段B-B的橫截面圖，示出了柵極和金屬柵極在焊接段上的連接。
圖28表示頂視平面圖，示出了按照本發(fā)明第八實(shí)施例MOSFET的半導(dǎo)體芯片上柵極的條紋與源極排列。
圖29表示按照本發(fā)明第九實(shí)施例n溝道縱向MOSFET的擊穿電壓承載層的橫截面透視圖。
圖30表示橫截面透視圖，示出了按照本發(fā)明第十實(shí)施例n溝道縱向MOSFET的擊穿電壓承載層。
圖31表示以往n型溝道縱向MOSFET的激活區(qū)的橫截面圖。
圖32表示頂視平面圖，示出了以往n型溝道縱向MOSFET上柵極的平面排列圖案。
圖33表示頂視平面圖，示出了在以往n溝道縱向MOSFET上柵極的另一個(gè)平面排列圖案。
圖34表示頂視平面圖，示出了在以往n溝道縱向MOSFET上柵極的又一個(gè)平面排列圖案。
圖35表示以往n溝道縱向MOSFET的另一個(gè)例子的剖視圖。
參考數(shù)字和符號(hào)的分配11n+型漏極層12n-型漂移層13p型阱區(qū)14，14a，14b，14c，14dn-型表面區(qū)15n+型源區(qū)16溝道區(qū)17柵極氧化薄膜17a場(chǎng)氧化薄膜18柵極19源極20漏極21p+型接觸區(qū)22中間絕緣薄膜24源極接觸區(qū)26柵極焊接段27金屬柵極28源極焊盤(pán)29柵極焊盤(pán)
30外部電極31凸面部分32柵極跨接器33p型外部區(qū)34n型逆摻雜區(qū)35電傳導(dǎo)多晶硅薄膜(場(chǎng)板)37聚酰亞胺薄膜38高阻抗區(qū)42交流電導(dǎo)型層42an型漂移區(qū)42bp型分隔區(qū)g，g1到g14保護(hù)環(huán)具體實(shí)施方式
現(xiàn)在，在下文中參考附圖描述本發(fā)明。這些附圖描述本發(fā)明的較佳實(shí)施例。
第一實(shí)施例圖2表示橫截面視圖，示出按照本發(fā)明第一實(shí)施例的n型溝道縱向MOSFET的一部分激活區(qū)，主電流在該激活區(qū)流動(dòng)。后面將描述例如保護(hù)環(huán)和場(chǎng)電板的擊穿承載結(jié)構(gòu)，該擊穿承載層插在MOSFET半導(dǎo)體芯片的外圍部分中。
現(xiàn)在參考圖2，按照第一實(shí)施例的MOSFET包括一層具有低阻抗的n+型漏層11，一層具有高電阻率的n-型漂移層12，位于n+型漏層11上面，p型阱區(qū)13，有選擇地在n-型漂移層12表面部分形成，和n+型源區(qū)15，在p型阱區(qū)13內(nèi)。多個(gè)n-型表面區(qū)14經(jīng)過(guò)p型阱區(qū)13延伸到半導(dǎo)體芯片的表面，該n-型表面區(qū)14是n-型漂移層12的一部分。形成重?fù)诫sp+型接觸區(qū)21，以減少接觸電阻。
多晶硅柵極18位于p型阱區(qū)13表面上，該p型阱區(qū)13延伸到n+型源區(qū)15和n-型表面區(qū)14之間，具有插在它們之間的柵極絕緣薄膜17。一個(gè)源極19通常與n+型源區(qū)15和p+型接觸區(qū)21接觸。在多個(gè)情況中，源極19延伸過(guò)帶有中間絕緣薄膜層22的柵極18，該中間絕緣薄膜層22形成在柵極18的周?chē)蜕厦?，并插在它們的中間。一個(gè)漏極20位于n+型漏極層11的背表面。
現(xiàn)在簡(jiǎn)略地描述圖2的MOSFET的工作機(jī)構(gòu)。
耗盡層從p型阱區(qū)13朝n-型漂移層12延伸，它(耗盡層)的電位與源極19的電位相同，一般按反相阻塞狀態(tài)接地，保護(hù)由耗盡層的寬度和耗盡層的電場(chǎng)強(qiáng)度確定的擊穿電壓。由n-型漂移層12的厚度和電阻率確定耗盡層的延伸。通過(guò)增加n-型漂移層的電阻率和厚度獲得一個(gè)高擊穿電壓。
以相對(duì)于源極19電位的正向電位偏置柵極18，在p型阱區(qū)13的表面部分16建立一逆溫層。該逆溫層工作為一個(gè)溝道，通過(guò)該逆溫層，作為載體的電子從n+型源區(qū)15流到n-型表面區(qū)14。然后，電子經(jīng)n-型漂移層12和n+型漏極層11流到漏極20，導(dǎo)致MOSFET的導(dǎo)通狀態(tài)。
雖然圖2所示的橫截面類(lèi)似于圖31所示的以往的橫截面，但按照本發(fā)明第一實(shí)施例的MOSFET不同于圖31所示的以往的MOSFET，在于，圖2中p型阱區(qū)13的n-型表面區(qū)14比圖31中n-型表面區(qū)14要窄。
圖1表示頂視平面圖，示出按照本發(fā)明第一實(shí)施例的n型溝道縱向MOSFET的半導(dǎo)體芯片表面。圖1表示按照本發(fā)明第一實(shí)施例的MOSFET的特殊功能。因?yàn)橥ǔＴ诎雽?dǎo)體器件的外圍部分形成的擊穿承載結(jié)構(gòu)與按照第一實(shí)施例的MOSFET的特殊功能無(wú)關(guān)，從圖1中省略了擊穿承載結(jié)構(gòu)。
現(xiàn)在參考圖1，p型阱區(qū)13圍繞在多個(gè)n-型表面區(qū)14的周?chē)?，每個(gè)n-型表面區(qū)用一個(gè)按一個(gè)方向延伸的條紋形成(某些n-型表面區(qū)14沒(méi)有充分地描述，但是在圖1中用點(diǎn)示出以簡(jiǎn)化描述過(guò)程)。圖1中顯示出4種n-型表面區(qū)14，相應(yīng)于圖3所示的源極19和金屬柵極27的排列位置，它們的長(zhǎng)度互不相同。n-型表面區(qū)的長(zhǎng)條紋14a位于源極19的較寬部分的下面，n-型表面區(qū)的短條紋14b位于源極19一部分的下面，一金屬柵極27在這兩者之間擴(kuò)展，n-型表面區(qū)的更短的條紋14c位于源極19一部分的下面，在它們之間形成一柵極焊盤(pán)29。
在圖3中，在源極19上形成將源極19連接到外端的源極焊盤(pán)28。金屬柵極27圍繞在源極19的四周。金屬柵極27的一分支延伸進(jìn)源極19的剪切塊。將金屬柵極27連接到外端的柵極焊盤(pán)29插在延伸進(jìn)源極19剪切塊的金屬柵極27分支上。將圖3最外面的圓周部分的外部電極30設(shè)置成與漏極20相同的電位。外部電極30是一個(gè)阻塞電極(stopper elcetrode)，通常插在擊穿承載結(jié)構(gòu)的最外面的圓周部分，以壓制耗盡層的擴(kuò)展。
圖4表示頂視平面圖，示出柵極18的形狀，以及柵極18的條紋和源極接觸區(qū)24之間的相對(duì)位置關(guān)系。該柵極按掩膜工作，用于在半導(dǎo)體芯片的表面部分形成每塊區(qū)域。圖4示出柵極18的條紋，每一條紋具有一定長(zhǎng)度，和源極接觸區(qū)24的條紋，每一條紋也具有一定長(zhǎng)度。交替地安置柵極18的條紋和條紋狀的源極接觸區(qū)24。按一個(gè)方向延伸的柵極18的每條條紋的端部先變窄，并且又變寬。將柵極18的每條條紋的端部先變窄(once)，以將激活區(qū)外的柵極區(qū)減少到最小，并且減小電容Crss。因?yàn)榻?jīng)過(guò)作為掩膜的柵極18引入接受器雜質(zhì)形成p型阱區(qū)13，通過(guò)盡可能寬地將p型阱區(qū)13擴(kuò)展到柵極條紋變窄部分下面的半導(dǎo)體部分，減小柵極18和n-型表面區(qū)14間的電容Crss，這樣n-型表面區(qū)14的面積就變窄了。每一柵極18的尖端部分又變寬，以形成焊接段26，用于將每個(gè)柵極18與金屬柵極焊接在一起。圖3所示的金屬柵極27放置于焊接段26的上面。
又參考圖1，小的n-型表面區(qū)14d面對(duì)橫過(guò)p型阱區(qū)13的n-型表面區(qū)14a，14b，和14c的端點(diǎn)部分。小的n-型表面區(qū)14d位于柵極18條紋尖端部的焊接段26的下面。當(dāng)焊接段26的尺寸是由基于目前使用的機(jī)械技術(shù)的精度確定時(shí)，留出未被p型阱區(qū)13完全覆蓋的小n-型表面區(qū)14d。當(dāng)機(jī)械精度足夠高時(shí)，不會(huì)留出未被p型阱區(qū)13完全覆蓋的小n-型表面區(qū)14d.。
圖5表示沿圖1線段A-A的橫截面圖，示出柵極18和金屬柵極27在焊接段26的連接。在圖中示出柵極氧化薄膜17，厚的場(chǎng)氧化薄膜17a和源極19。由圖3中的線段A-A表明沿A-A線段的表面電極部分。
在下面將描述按照本發(fā)明第一實(shí)施例的MOSFET的結(jié)構(gòu)層和區(qū)域的尺寸。
在圖4中，柵極18的條紋寬為5.6微米，長(zhǎng)為3.6毫米。柵極18的條紋相互隔開(kāi)9.4微米，即柵極18的條紋重復(fù)的間距為15微米。將柵極18陣列用作掩膜引進(jìn)形成p型阱區(qū)13的摻雜離子。由這種方案，圖1中n-型表面區(qū)14的寬為1.6微米。n-型表面區(qū)14間的p型阱區(qū)13的寬為13.4微米。在圖2中，p型阱區(qū)13的擴(kuò)散深度為約4微米。n+型源區(qū)15的寬為2.5微米，而它的擴(kuò)散深度為0.3微米。在圖4中，源極接觸區(qū)24的寬為7微米。當(dāng)結(jié)構(gòu)元件的尺寸為上述的尺寸時(shí)，半導(dǎo)體芯片表面的n-型表面區(qū)14面積和p型阱區(qū)13的面積間的比率為0.12。
為了比較的緣故，參考圖32，33，和34描述的以往MOSFET’s的n-型表面區(qū)14和p型阱區(qū)13間的表面積比率分別為約3，2，和1。
圖13表示橫截面圖，示出按照本發(fā)明第一實(shí)施的n型溝道縱向MOSFET的擊穿承載結(jié)構(gòu)。激活部分在圖13的左手邊示出，而擊穿承載結(jié)構(gòu)在圖的右手邊示出。例如，圖13所示的MOSFET的擊穿電壓等級(jí)為600V級(jí)。
P型外部區(qū)33位于n-型漂移層12的端表面部分。外部電極30位于p型外部區(qū)33。圖13中示出表面保護(hù)的聚酰亞胺薄膜37。
圖13中示出保護(hù)環(huán)g1到g14。詳細(xì)地，14個(gè)保護(hù)環(huán)g1到g14插在源極19和外部電極30之間，偏置在漏極電位上。在相鄰保護(hù)環(huán)間的缺口處下面所寫(xiě)的數(shù)字表明相鄰保護(hù)環(huán)間的間隙，以微米為單位。相鄰保護(hù)環(huán)互相間隔比較寬，如同它們與源極19相隔比較寬一樣。
為了獲得600V的擊穿電壓BVDSS(在下文中由“Vbr”指明)，n-型漂移層12的電阻率設(shè)置成20Ωcm，并將它的厚度設(shè)置成50微米。20Ωcm的電阻率比附加權(quán)利要求1中定義的最大電阻率21.94Ωcm小，而比附加權(quán)利要求2中定義的最大電阻率19.65Ωcm大。50微米的厚度比附加權(quán)利要求4中定義的最大厚度56.92微米薄，而比附加權(quán)利要求5中定義的厚度48.78微米厚。
為了保證獲得600V的擊穿電壓Vbr，使用了14個(gè)保護(hù)環(huán)。保護(hù)環(huán)的數(shù)量(14)多于由前述公式計(jì)算出的保護(hù)環(huán)數(shù)量，1.0×600/100＝6。該計(jì)算決定保護(hù)環(huán)的數(shù)量，1.0×Vbr/100。
P型阱區(qū)13和第一保護(hù)環(huán)g1的間隙為0微米，即，p型阱區(qū)13和第一保護(hù)環(huán)g1互相連接。第一保護(hù)環(huán)g1和第二保護(hù)環(huán)g2的間隙為0.5微米。當(dāng)p型阱區(qū)13和第i個(gè)保護(hù)環(huán)gi的間隙變寬時(shí)，設(shè)置相鄰保護(hù)環(huán)的間隙，以使這些間隙變寬0.5微米或1微米，1微米，1.5微米，2微米，2.5微米，3微米，3.5微米，4微米，5微米，6微米，7微米，8微米，和9微米。當(dāng)p型阱區(qū)13和第i個(gè)保護(hù)環(huán)gi的間隙變寬時(shí)，從第一保護(hù)環(huán)開(kāi)始到第14個(gè)保護(hù)環(huán)設(shè)置第i個(gè)保護(hù)環(huán)的寬度gi，以使這些寬度變窄，14.5微米，14.5微米，13.5微米，13.5微米，13.5微米，12.5微米，12.5微米，11.5微米，11.5微米，10.5微米，10.5微米，10.5微米，10.5微米和10.5微米。保護(hù)環(huán)的厚度為4微米，即與p型阱區(qū)13的厚度相同。
通常，當(dāng)源極19偏置為地電位，以及將一個(gè)正向偏置電壓施加到漏極20時(shí)，耗盡層從n-型漂移層12和具有源極電位的p型阱區(qū)13間的pn結(jié)延伸進(jìn)n-型漂移層12。
在激活區(qū)，耗盡層從半導(dǎo)體芯片表面部分的p型阱區(qū)13向下延伸進(jìn)n-型漂移層12。
在擊穿承載區(qū)，耗盡層從p型阱區(qū)13側(cè)向地和垂直地?cái)U(kuò)展進(jìn)n-型漂移層12。因?yàn)閷⒈Ｗo(hù)環(huán)g1到g14排列得非常接近于側(cè)向延伸的耗盡層，防止p型阱區(qū)13和第一保護(hù)環(huán)g1之間半導(dǎo)體芯片表面部分上的電場(chǎng)強(qiáng)度的增加，否則通過(guò)由p型阱區(qū)13擴(kuò)散層的曲率引起的外形效應(yīng)，可能加強(qiáng)該電場(chǎng)強(qiáng)度。以與上述同樣的方法，防止相鄰保護(hù)環(huán)之間的電場(chǎng)強(qiáng)度的增加。
如上所述，通過(guò)設(shè)置結(jié)構(gòu)元件的參數(shù)，獲得664V的擊穿電壓。該664V的出穿電壓是684V理論擊穿電壓的97％。為20Ωcm電阻率和50微米厚度的n-型漂移層12計(jì)算出該理論擊穿電壓。
在以往擊穿承載結(jié)構(gòu)中，p型阱區(qū)和n-型漂移層間的彎曲的pn結(jié)產(chǎn)生一個(gè)低擊穿電壓。相反，因?yàn)閺膒型阱區(qū)擴(kuò)展的耗盡層立即達(dá)到第一保護(hù)環(huán)，按照本發(fā)明第一實(shí)施例，緊靠p型阱區(qū)的第一保護(hù)環(huán)極其便于減小p型阱區(qū)彎曲段周?chē)碾妶?chǎng)強(qiáng)度。
因?yàn)樵诘谝缓偷诙Ｗo(hù)環(huán)間，第二和第三保護(hù)環(huán)間，等等，保持著相似的關(guān)系，即使n-型漂移層的電阻率較低時(shí)，也有可能獲得高擊穿電壓。
由Hu著作的技術(shù)論文(Rec.Power Electronics Specialists Conf.，SanDiego，1979(IEEE 1979)p.385)描述了單極半導(dǎo)體器的導(dǎo)通電阻Ron由下列公式(3)表示。
Ron ∝ (Vbr)2.5(3)即，導(dǎo)通電阻Ron與擊穿電壓的2.5次方成正比。
換句話說(shuō)，當(dāng)擊穿電壓改善1％，電通電阻下降2.5％(因?yàn)槟苁褂镁哂邢嗤娮杪实谋“雽?dǎo)體晶片)。因此，當(dāng)擊穿電壓改善5％時(shí)，導(dǎo)通電阻減少13％。并且，當(dāng)擊穿電阻改善7.5％時(shí)，導(dǎo)通電阻減少20％，導(dǎo)致一個(gè)有效時(shí)期(an epochmaking effect)。
下面將描述連接p型阱區(qū)13和第一保護(hù)環(huán)g1的優(yōu)點(diǎn)，即將p型阱區(qū)13和第一保護(hù)環(huán)g1的間隙設(shè)成0微米的作用。
可能認(rèn)識(shí)到，具有設(shè)置為0微米間隙的與p型阱區(qū)13相連接的第一保護(hù)環(huán)g1并未顯示出任何優(yōu)點(diǎn)。然則，連接于或重疊到p型阱區(qū)13的第一保護(hù)環(huán)g1有助于改善擊穿電壓，如圖15表示。
第一保護(hù)環(huán)g1和p型阱區(qū)13之間的設(shè)成0微米的間隙顯示出另一個(gè)優(yōu)點(diǎn)。即使當(dāng)處理過(guò)程參數(shù)的變化引起0.5微米的過(guò)蝕刻或小于0.5微米的蝕刻，經(jīng)過(guò)一塊具有互相間隔0微米的窗口的掩膜，形成的p型阱區(qū)13和第一保護(hù)環(huán)g1的間隙規(guī)定在0.5微米內(nèi)。這樣，通過(guò)將第一保護(hù)環(huán)g1和p型阱區(qū)13之間的設(shè)計(jì)間隙設(shè)置為0微米，將處理參數(shù)的變化補(bǔ)償?shù)侥撤N程度上。
按照第一實(shí)施例制成不同擊穿電壓等級(jí)的MOSFET，并將該MOSFET與先前參考圖34描述的以往MOSFET作比較。圖12表示有關(guān)按照本發(fā)明的實(shí)驗(yàn)MOSFET’s和比較的MOSFET的擊穿電壓和導(dǎo)通電阻RonA之間的關(guān)系曲線圖，它們的擊穿電壓等級(jí)是不同的。圖中的水平軸表示擊穿電壓BVDSS(V)的對(duì)數(shù)，而垂直軸表示導(dǎo)通電阻RonA(mΩcm2)的對(duì)數(shù)。
按照本發(fā)明的實(shí)驗(yàn)MOSFET的導(dǎo)通電阻RonA是以往MOSFET的導(dǎo)通電阻RonA的一半，表明按照本發(fā)明的MOSFET的主要優(yōu)點(diǎn)。雖然任何具有150V等級(jí)或較低等級(jí)擊穿電壓的MOSFET不是按照本發(fā)明制造的，圖12所示的趨向表明具有150V等級(jí)或較低等級(jí)擊穿電壓的MOSFET顯示出相同的效果。
該電阻率ρ(Ωcm)和厚度t是變化的，并且將按照本發(fā)明第一實(shí)施例的MOSFET的導(dǎo)通電阻與設(shè)成100％的以往MOSFET的導(dǎo)通電阻作比較。在表2中列出該結(jié)果。
表2


對(duì)于600V級(jí)的MOSFET和900V級(jí)的MOSFET，表2中描述它們的導(dǎo)通電阻值。
如表2中描述的結(jié)果表明，通過(guò)將n-型漂移層的電阻率ρ(Ωcm)和厚度t設(shè)置在各自的合理值，將導(dǎo)通電阻減少到以往MOSFET的導(dǎo)通電阻的50％至75％(is reduced from 50 to 75％ of...)。
按照第一實(shí)施例制成具有不同等級(jí)的擊穿電壓的實(shí)驗(yàn)MOSFET’s，并將導(dǎo)通電阻和柵漏極電容的乘積(Ron.Crss)與以往MOSFET’s的乘積作比較，在表3中列出比較結(jié)果。
表3

按照本發(fā)明第一實(shí)施例的MOSFET’s的乘積Ron.Crss約為以往MOSFET乘積Ron.Crss的五分之一。
半導(dǎo)體開(kāi)關(guān)器件的損耗由導(dǎo)通電阻和開(kāi)關(guān)損耗確定。開(kāi)關(guān)損耗隨著電容Crss的減少而變小。該器件的乘積Ron.Crss變小，它的損耗也變小。按照本發(fā)明的MOSFET，它的特性Ron.Crss比以往MOSFET的特性更低，顯示出巨大的優(yōu)點(diǎn)。
當(dāng)柵極18的寬度變寬時(shí)，電容Crss按圖6所示的趨勢(shì)增加，表明，雖然導(dǎo)通電阻Ron變化不那么多，還導(dǎo)致高的開(kāi)關(guān)損耗。雖然可通過(guò)將柵極18的寬度變窄減小電容Crss，增大導(dǎo)通電阻Ron，還導(dǎo)致穩(wěn)態(tài)時(shí)的高損耗。
在按照第一實(shí)施例的MOSFET中，按一個(gè)方向延伸的柵極條紋的長(zhǎng)約為4毫米，它幾乎與激活區(qū)的芯片大小相同，主電流流過(guò)該激活區(qū)。雖然與激活區(qū)的芯片大小幾乎相同的柵極條紋長(zhǎng)度不會(huì)引起問(wèn)題，用于將柵極條紋焊接到金屬柵極的焊接段還可以安置在100微米或更寬的間隔處，較佳地應(yīng)在500微米或更寬處，以不致于增加內(nèi)部柵極電阻。
正如圖2所示的按照第一實(shí)施例的MOSFET的橫截面，幾乎與圖31所示的以往MOSFET的橫截面相同，表明，雖然必需修改圖案，但按照第一實(shí)施例的MOSFET幾乎用與以往MOSFET相同的方法制造。通過(guò)用p+型層代替n+型漏層11以及通過(guò)n+型層和p+型層形成的一層壓制品，獲得非穿孔的IGBT或穿孔的IGBT。這種替代也適合于圖13，17，18，19，20，29和30所示的MOSFET’s。
第二實(shí)施例圖17表示橫截面圖，示出按照本發(fā)明第二實(shí)施例的n溝道縱向SFET的激活區(qū)。圖18表示透視圖，示出按照第二實(shí)施例的n型溝道縱向MOSFET的激活區(qū)。
按照第二實(shí)施例的縱向MOSFET不同于按照第一實(shí)施例的縱向MOSFET，在于，n型逆摻雜區(qū)34是在按照第二實(shí)施例的MOSFET的p型阱區(qū)13上形成的，而不是在按照第一實(shí)施例的MOSFET的n-型表面區(qū)14上形成，圖2所示。
通過(guò)注入2.0×1012至5.0×1012cm-2，較佳地2.5×1012至4.0×1012cm-2劑量的磷離子并經(jīng)順序加熱處理形成n型逆摻雜區(qū)34。該n型逆摻雜區(qū)34的深度約為4微米。通過(guò)形成n型逆摻雜區(qū)34，由于由p型阱區(qū)13包圍的表面漏區(qū)引起的JFET電阻減小了，并因此，可減小一系列電阻元件，使導(dǎo)通電阻較低。
因?yàn)榘凑盏诙?shí)施例的表面漏區(qū)的表面積比率比較小，JFET電阻就增加。因此，通過(guò)逆摻雜非常有效地減小了導(dǎo)通電阻。
圖19表示橫截面圖，示出按照本發(fā)明第二實(shí)施例的n型溝道縱向MOSFET的擊穿承載區(qū)。按照第二實(shí)施例的縱向MOSFET的擊穿承載結(jié)構(gòu)不同于圖13所示按照第一實(shí)施例縱向MOSFET的擊穿承載結(jié)構(gòu)。在于，按照第二實(shí)施例的縱向MOSFET的擊穿承載結(jié)構(gòu)包括600V擊穿電壓的六個(gè)保護(hù)環(huán)。
該保護(hù)環(huán)數(shù)(6)與從確定保護(hù)環(huán)數(shù)的前述公式計(jì)算出的保護(hù)環(huán)數(shù)量相同，1.0×Vbr/100＝6。
如上所述，通過(guò)設(shè)置結(jié)構(gòu)元件的參數(shù)，可獲得622V的擊穿電壓，即是理論擊穿電壓684V的92％。通過(guò)將保護(hù)環(huán)數(shù)從6個(gè)增加，可獲得更高的擊穿電壓。
第三實(shí)施例圖20表示橫截面圖，示出按照本發(fā)明第三實(shí)施例的n溝道縱向MOSFET的擊穿承載區(qū)。
按照第三實(shí)施例的縱向MOSFET的擊穿承載結(jié)構(gòu)不同于參考圖13描述的按照第一實(shí)施例MOSFET的結(jié)構(gòu)，在于，按照第三實(shí)施例的擊穿承載結(jié)構(gòu)包括六個(gè)保護(hù)環(huán)和在相鄰p型保護(hù)環(huán)間的場(chǎng)氧化薄膜17a上形成的電傳導(dǎo)多晶硅薄膜35。
當(dāng)實(shí)際使該器件時(shí)，應(yīng)在漏極20和源極19之間施加一個(gè)電壓。在長(zhǎng)時(shí)間施加該電壓情況下，對(duì)穩(wěn)定性不利影響的因素包括在器件表面電荷的積累(表面電荷積累效應(yīng))。在擊穿承載結(jié)構(gòu)兩端部分的電極間也施加電壓時(shí)，還包括在擊穿承載結(jié)構(gòu)表面的電荷。電荷的減小經(jīng)過(guò)絕緣層對(duì)半導(dǎo)體芯片的表面部分，特別對(duì)n-型漂移層12的表面部分產(chǎn)生了影響，并且擾亂了半導(dǎo)體芯片內(nèi)部的電場(chǎng)，導(dǎo)致削弱擊穿電壓。
按照第三實(shí)施例，多晶硅薄膜35位于中間絕緣薄膜22和n-型漂移層12上的場(chǎng)平板17a之間。按上面描述插入的多晶硅薄膜利用靜電屏蔽效應(yīng)便于壓制表面電荷的影響。因?yàn)樵礃O19和柵極18覆蓋在激活區(qū)的n-型漂移層12表面上，該激活區(qū)免受表面電荷的傷害。
通過(guò)p型阱區(qū)13和第一保護(hù)環(huán)g1間的n-型表面區(qū)14上的場(chǎng)氧化薄膜17a上放置多晶硅薄膜35，以及通過(guò)在相鄰保護(hù)環(huán)間的n-型表面區(qū)14上的場(chǎng)氧化薄膜17a進(jìn)一步放置多晶硅薄膜35，可防止產(chǎn)生表面電荷積效應(yīng)，并可改善該器件的可靠性。按照第三實(shí)施例的MOSFET的擊穿電壓幾乎與按照第二實(shí)施例的相同。
第四實(shí)施例圖21表示頂視平面圖，示出按照本發(fā)明第四實(shí)施例n溝道生直MOSFET半導(dǎo)體芯片上柵極18的條紋和源極接觸區(qū)24間的相對(duì)位置關(guān)系。按照第四實(shí)施例MOSFET的擊穿承載結(jié)構(gòu)與按照第一實(shí)施MOSFET的結(jié)構(gòu)相同。
圖21所示的配置不同于參考圖4描述的按照第一實(shí)施例的配置，在于，除了在柵極條紋的尖端部形成的焊接段26外，柵極18的每條條紋，在它的中間部分，還有一附加焊接段26，用于將柵極焊與金屬柵極焊接在一起。該附加焊接段26有效地減小內(nèi)部柵極電阻，并防止導(dǎo)通電阻的增加。
按照第四實(shí)施例的柵極結(jié)構(gòu)比將柵極18的每條條紋分成兩段和給每段的端部提供焊接段26的柵極結(jié)構(gòu)能更有效地利用激活區(qū)面積。
在半導(dǎo)體芯片的表面部分，n-型表面區(qū)14曾在它的中間部分中斷，留下第一段，而又開(kāi)始形成第二段，在第一段和第二段之間留下小的n-型表面區(qū)14d。如果機(jī)械精度很高，就不會(huì)留下小的n-型表面區(qū)14d。
雖然按照第四實(shí)施例，在柵極條紋的中間部分形成將柵極條紋與金屬柵極焊接在一起的焊接段26，還可以分別在柵極條紋端部的兩個(gè)焊接段26之間添加多個(gè)焊接段26。
第五實(shí)施例圖22表示頂視平面圖，示出按照本發(fā)明第五實(shí)施例n溝道縱向MOSFET的半導(dǎo)體芯片表面。在圖22中，用與圖1相同的方法，省略了按照第五實(shí)施例的MOSFET的擊穿承載結(jié)構(gòu)。按照第五實(shí)施例MOSFET的擊穿承載結(jié)構(gòu)與按照第一實(shí)施例MOSFET的結(jié)構(gòu)相同。
在圖22中，n-型表面區(qū)14(某些用點(diǎn)表示)用按一個(gè)方向延伸的各自條紋形成，并且被p型阱區(qū)13包圍，該包圍的方式基本上與如圖1所示的按照第一實(shí)施例的n-型表面區(qū)14的方式相同。該n-型表面區(qū)14不同于圖1所示的n-型表面區(qū)14，在于，按照第五實(shí)施例的n-型表面區(qū)14按一個(gè)方向延伸，并且有凸面部分31，幾乎按與n-型表面區(qū)14延伸方向垂直的方向突出。
柵極條紋上每隔250微米形成一個(gè)凸面部分31。凸面部分31按垂直于n-型表面區(qū)14延伸方向的方向突出長(zhǎng)度為0.5微米。
圖23表示頂視平面圖，示出按照本發(fā)明第五實(shí)施例n型溝道縱向MOSFET的半導(dǎo)體芯片表面上柵極18的形狀，以及柵極18的條紋和源極接觸區(qū)24之間的相對(duì)位置關(guān)系。該柵極18按一塊掩膜工作，用于在圖22所示的半導(dǎo)體芯片的表面部分形成結(jié)構(gòu)區(qū)。
圖23中柵極18的形狀不同于圖4中柵極18的形狀，在于，圖23中的柵極18包括跨接器32，按垂直于柵極18條紋的方向延伸，并連接?xùn)艠O18的條紋。柵極條紋上每隔250微米形成柵極跨接器32。柵極跨接器32的寬度設(shè)置為2.5微米。
當(dāng)通過(guò)用作掩膜的柵極18引入雜質(zhì)離子形成p型阱區(qū)13時(shí)，因?yàn)槠叫杏诎雽?dǎo)體芯片表面的p型阱區(qū)13的橫向擴(kuò)散長(zhǎng)度設(shè)置成2微米，從跨接器32兩端驅(qū)動(dòng)的p型阱區(qū)13的擴(kuò)散區(qū)在跨接器下面互相連接，這樣，在柵極18的相鄰條紋之間形成p型阱區(qū)13的條紋。然而，因?yàn)閺目缃悠?2兩邊驅(qū)動(dòng)的p型阱區(qū)13的擴(kuò)散區(qū)在跨接器底部下面沒(méi)有互相連接，在n-型表面區(qū)14的兩邊留下凸面部分31。
因?yàn)榘吹谖鍖?shí)施例柵極18的條紋是經(jīng)跨接器32連接的，就減小了柵電阻，并且也減小了導(dǎo)通電阻。
第六實(shí)施例圖24表示頂視平面圖，示出按照本發(fā)明第六實(shí)施例n型溝道縱向MOSFET的半導(dǎo)體芯片上柵極18的形狀和柵極18的條紋與源接觸區(qū)24之間的相對(duì)位置關(guān)系。按照第六實(shí)施例MOSFET的擊穿承載結(jié)構(gòu)與按照第一實(shí)施例MOSFET的結(jié)構(gòu)相同。
按照第六實(shí)施例柵極18的形狀不同于圖23所示按照第五實(shí)施例柵極18的形狀，在于，除了柵極條紋的尖端部形成的焊接段26外，柵極18的每條條紋，在它的中間部分，有一附加段26，用于將柵極條紋與金屬柵極焊接在一起。
該附加焊接段26有效地減小內(nèi)部柵極電阻，并防止導(dǎo)通電阻的增加。按照第六實(shí)施例的柵極結(jié)構(gòu)更為有效，以致比將柵極18的每條條紋分成兩段和給每段的端部提供焊接段26的柵極結(jié)構(gòu)能更有效地利用激活區(qū)面積。
在半導(dǎo)體芯片的表面部分，n-型表面區(qū)14曾在它的中間部分中斷，留下第一段，而又開(kāi)始形成第二段，在第一段和第二段之間留下小的n-型表面區(qū)14d。如果機(jī)械精度很高，就不會(huì)留下小的n-型表面區(qū)14d。
雖然按照第六實(shí)施例，在柵極條紋的中間部分形成將柵極條紋與屬柵極焊接在一起的焊接段26，還可以分別在柵極條紋端部的兩個(gè)焊接段26之間添加多個(gè)焊接段26。
第七實(shí)施例圖25表示頂視平面圖，示出按照本發(fā)明第七實(shí)施例n溝道縱向MOSFET的半導(dǎo)體芯片表面。在圖25中，用與圖1相同的方法，省略了按照第七實(shí)施例MOSFET的擊穿承載結(jié)構(gòu)。按照第七實(shí)施例MOSFET的擊穿載結(jié)構(gòu)與按照第一實(shí)施例MOSFET的結(jié)構(gòu)相同。
在圖25中，n-型表面區(qū)14(某些由點(diǎn)表示)是用互相平行的按一個(gè)方向延伸的各自條紋形成的。n-型表面區(qū)14的條紋被p型阱區(qū)13包圍。
圖26表示頂視平面圖，示出按照本發(fā)明第七實(shí)施例n溝道縱向MOSFET的半導(dǎo)體芯片上柵極18的形狀和柵極18的條紋與源極接觸區(qū)24之間的相對(duì)位置關(guān)系。
柵極18的多條條紋按一個(gè)方向延伸。按照第七實(shí)施例柵極18的形狀不同于圖4所示的按照第一實(shí)施例柵極的形狀，在于，柵極條紋的寬度在它的整個(gè)長(zhǎng)度內(nèi)是不變的。通過(guò)應(yīng)用精密的機(jī)械技術(shù)，在柵極條紋寬度內(nèi)形成將每條柵極條紋與金屬柵極焊在一起的焊接段26。
圖27表示沿圖25線段B-B的橫截面圖。圖27示出在焊接段26上柵極18和金屬柵極27的連接情況。在這張圖中，示出柵極氧化薄膜17，厚的場(chǎng)氧化薄膜17a，和源極19。在類(lèi)似于圖5所示按照第一實(shí)施例MOSFET的交叉段上的n-型表面區(qū)14d不是在按圖27所示的交叉段上形成。
在圖3中由一條線段B-B表明沿該線段B-B在表面電極結(jié)構(gòu)上的位置。
雖然按照第七實(shí)施例將柵極18的條紋終端部分的拐角切掉，以不致留下銳角形的拐角，在柵極條紋的終端部分留下的直角形拐角不會(huì)對(duì)本發(fā)明的功能和效果產(chǎn)生不利的影響。
第八實(shí)施例圖28表示頂視平面圖，示出按照本發(fā)明第八實(shí)施例n溝道生縱向MOSFET的半導(dǎo)體芯片上的柵極18的形狀和柵極18的條紋與源極接觸區(qū)24之間的相對(duì)位置關(guān)系。按照第八實(shí)施例MOSFET的擊穿承載結(jié)構(gòu)與按照第一實(shí)施例MOSFET的結(jié)構(gòu)相同。
圖28所示的配置不同于參考圖26描述的按照第七實(shí)施例的配置，在于，除了在該柵極條紋的尖端部分形成的焊接段26外，柵極18的每條條紋，在它的中間部分，有一個(gè)附加的焊接段26，用于將柵極條紋與金屬柵極焊接在一起。
該附加焊接段26有效地減小內(nèi)部柵極電阻，并有效地防止導(dǎo)通電阻的增加。按照第八實(shí)施例的柵極結(jié)構(gòu)更為有效，以致比將柵極18的每條條紋分成兩段和給每段的端部提供焊接段26的柵極結(jié)構(gòu)能更有效地利用激活區(qū)面積。
第九實(shí)施例圖29表示按照本發(fā)明第九實(shí)施例n溝道縱向MOSFET的擊穿承載層的橫截面透視圖。
按照第九實(shí)施例n溝道縱向MOSFET包括在n型漏極層11上具有低阻抗的交流電導(dǎo)層42。交流電導(dǎo)層42是由交替排列的n型漂移區(qū)42a和p型分隔區(qū)42b形成。按照第九實(shí)施例n溝道縱向MOSFET也包括在交流電導(dǎo)層42的上面和下面形成的n-型漂移層12。
在上部n-型漂移層12上形成包括p型阱區(qū)13的上部結(jié)構(gòu)。
第十實(shí)施例圖30表示橫截面透視圖，示出按照本發(fā)明第十實(shí)施例n溝道縱向MOSFET的擊穿電壓承載層。
現(xiàn)在參考圖32，按照第十實(shí)施例的MOSFET包括n型漏極層11，在n型漏極層11上由n型漂移區(qū)42a和p型分隔區(qū)42b形成的交流電導(dǎo)層42。按照第十實(shí)施例，p型分隔區(qū)42b不是用薄板形成，而是用一個(gè)球形成。p型分隔區(qū)42b的球狀是均勻分布的，并嵌入n型漂移區(qū)42a內(nèi)。
通過(guò)以各自合適的雜質(zhì)濃度摻雜n型漂移層42a和p型分隔層42b，可有效地使用上述的交流電導(dǎo)型結(jié)構(gòu)。
雖然連同實(shí)施例描述本發(fā)明，因?yàn)榧せ顓^(qū)和擊穿承載區(qū)是互相獨(dú)立的，上述的任何激活區(qū)，和任何擊穿承載區(qū)可以適當(dāng)?shù)鼗旌鲜褂谩?br> 按照本發(fā)明的擊穿承載結(jié)構(gòu)不僅適用于含有MOS柵極的半導(dǎo)體器件，而且適用于所有包括雙極型半導(dǎo)體器件的縱向半導(dǎo)體器件，例如雙極型晶體管和二極管的雙極型半導(dǎo)體器件。
依據(jù)半導(dǎo)體器件擊穿電壓，通過(guò)在各自指定的范圍內(nèi)，設(shè)置第二電導(dǎo)率型的阱區(qū)下面的第一電導(dǎo)率型的擊穿電壓承載層主要部分的電阻率ρ(Ωcm)和厚度t，減小導(dǎo)通電阻和擊穿電壓間的折衷關(guān)系，并給半導(dǎo)體器件提供高擊穿電壓和低導(dǎo)通電阻。
按照本發(fā)明的MOS半導(dǎo)體器件中，第一電導(dǎo)率型表面漏區(qū)被第二電導(dǎo)率型阱區(qū)包圍，該表面漏區(qū)是延伸到半導(dǎo)體芯片表面的擊穿電壓承載層的延伸部分，第一電導(dǎo)率型表面漏區(qū)的表面積和包括第一電導(dǎo)率型源區(qū)的第二電導(dǎo)率型的阱區(qū)表面積之間的比率設(shè)置在0.01到0.2間的范圍內(nèi)，用一個(gè)條紋形成每個(gè)表面漏區(qū)，條紋的寬度為0.1微米至2微米。按如上所述構(gòu)成的按照本發(fā)明的MOS半導(dǎo)體器件能大大地減少導(dǎo)通電阻和擊穿電壓之間的折衷關(guān)系。雖然按照本發(fā)明的任何MOS半導(dǎo)體器件的擊穿電壓較高，但按照本發(fā)明的任何MOS半導(dǎo)體器件的導(dǎo)通電阻和開(kāi)關(guān)損耗較低。
按照本發(fā)明的擊穿承載結(jié)構(gòu)便于平面pn結(jié)達(dá)到理論擊穿電壓的97％，考慮到設(shè)計(jì)的擊穿電壓，該擊穿承載結(jié)構(gòu)裝備有多個(gè)位置互相接近的保護(hù)環(huán)。該改進(jìn)的擊穿電壓便于使用薄硅襯底，該襯底便于進(jìn)一步減少導(dǎo)通電阻。
通過(guò)以往半導(dǎo)體加工過(guò)程制造按照本發(fā)明的MOS半導(dǎo)體器件。按照本發(fā)明的MOS半導(dǎo)體器件便于通過(guò)僅改變形成結(jié)構(gòu)區(qū)圖案來(lái)改善它的性能。按照本發(fā)明的MOS半導(dǎo)體器件尤其對(duì)功率半導(dǎo)體器件領(lǐng)域的貢獻(xiàn)極大。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于，包括一塊半導(dǎo)體芯片，一層薄膜，在的所述半導(dǎo)體芯片底部，具有第一電導(dǎo)率型或第二電導(dǎo)率型的低電阻，一層第一電導(dǎo)率型的擊穿電壓承載層，位于具有低電阻的所述薄膜層的上面，一塊第二電導(dǎo)率型的阱區(qū)，位于所述擊穿電壓承載層的表面部分，及所述阱區(qū)下面的所述擊穿電壓承載層的主要部分的電阻率ρ(Ωcm)，用半導(dǎo)體器件的擊穿電壓Vbr(V)，由下列關(guān)系式表示。-5.43+0.0316 Vbr＜ρ＜-8.60+0.0509 Vbr
2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述阱區(qū)下面的所述擊穿電壓承載層的主要部分的所述電阻率ρ(Ωcm)，用所述半導(dǎo)體器件的所述擊穿電壓Vbr(V)，由下列關(guān)系式表示。-5.43+0.0316 Vbr＜ρ＜-7.71+0.0456 Vbr
3.如權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，所述阱區(qū)下面的所述擊穿電壓承載層的主要部分的所述電阻率ρ(Ωcm)，用所述半導(dǎo)體器件的所述擊穿電壓Vbr(V)，由下列關(guān)系式表示。-5.43+0.0316 Vbr＜ρ＜-6.82+0.0404 Vbr
4.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，在所述阱區(qū)和所述具有低電阻的薄膜層之間的所述擊穿電壓承載層部分的厚度t，用所述半導(dǎo)體器件的所述擊穿電壓Vbr(V)，由下列關(guān)系式表示。1.26+0.0589 Vbr＜t＜1.96+0.0916 Vbr
5.如權(quán)利要求4所述的半導(dǎo)體器件，其特征在于，在所述阱區(qū)和所述具有低電阻的薄膜層之間的所述擊穿電壓承載層部分的厚度t，用所述半導(dǎo)體器件的擊穿電壓，由下列關(guān)系式表示。1.26+0.0589 Vbr＜t＜1.68+0.0785 Vbr
6.如權(quán)利要求1到5任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，還包括一塊第一電導(dǎo)率型的源區(qū)，在所述阱區(qū)的表面部分，由所述阱區(qū)將所述源區(qū)與所述擊穿電壓承載層隔開(kāi)，一個(gè)柵極，在所述阱區(qū)的延伸部分上面，在它們之間插入有一層?xùn)艠O絕緣薄膜，所述阱區(qū)的延伸部分鄰接所述源區(qū)，第一電導(dǎo)率型的表面漏區(qū)，所述表面漏區(qū)被所述半導(dǎo)體芯片表面內(nèi)的所述阱區(qū)包圍，及被所述阱區(qū)包圍的所述表面漏區(qū)的總表面積和包括所述源區(qū)的所述阱區(qū)的表面積之間的比率為0.01至0.2。
7.如權(quán)利要求1到5任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，還包括一塊第一電導(dǎo)率型的源區(qū)，在所述阱區(qū)的表面部分，由所述阱區(qū)將所述源區(qū)和所述擊穿電壓承載層隔開(kāi)，一個(gè)柵極，在所述阱區(qū)的延伸部分的上面，在它們之間插入有一層?xùn)艠O絕緣薄膜，所述阱區(qū)的延伸部分鄰接所述源區(qū)，第一電導(dǎo)率型的表面漏區(qū)，所述表面漏區(qū)被所述半導(dǎo)體芯片表面上的所述阱區(qū)包圍，及所述半導(dǎo)體芯片表面內(nèi)的所述表面漏區(qū)的形狀為長(zhǎng)條紋。
8.如權(quán)利要求7所述的半導(dǎo)體器件，其特征在于，所述表面漏區(qū)的所述條紋主要部分的寬度為0.1至2微米。
9.如權(quán)利要求7所述的半導(dǎo)體器件，其特征在于，由所述阱區(qū)包圍的表面漏區(qū)的總表面積和包括所述源區(qū)的所述阱區(qū)的表面積之間的比率為0.01至0.2。
10.如權(quán)利要求6所述的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體芯片表面的所述表面漏區(qū)的形狀為長(zhǎng)條紋，以及所述表面漏區(qū)的條紋主要部分的寬度為0.1至2微米。
11.如權(quán)利要求7到10任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，所述表面漏區(qū)的條紋長(zhǎng)為100微米或更長(zhǎng)。
12.如權(quán)利要求11所述的半導(dǎo)體器件，其特征在于，所述表面漏區(qū)的條紋長(zhǎng)為500微米或更長(zhǎng)。
13.如權(quán)利要求7到12任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，所述表面漏區(qū)的條紋包括多個(gè)凸面部分，所述凸面部分按與所述表面漏區(qū)條紋的延伸方向不同的方向從該條紋延伸出。
14.如權(quán)利要求13所述的半導(dǎo)體器件，其特征在于，所述表面漏區(qū)的條紋包括每隔50微米的形成一個(gè)或不到一個(gè)凸面部分。
15.如權(quán)利要求14所述的半導(dǎo)體器件，其特征在于，所述表面漏區(qū)的條紋包括每隔250微米形成一個(gè)或不到一個(gè)凸面部分。
16.如權(quán)利要求13到15任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，所述凸面部分從所述表面漏區(qū)條紋延伸2微米或更短。
17.如權(quán)利要求1到5任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，還包括一塊第一電導(dǎo)率型的源區(qū)，位于所述阱區(qū)的表面部分，由所述阱區(qū)將所述源區(qū)與所述擊穿插電壓承載層隔開(kāi)，一個(gè)柵極，在所述阱區(qū)的延伸部分上面，在它們之間插入有一層?xùn)艠O絕緣薄膜，所述阱區(qū)的延伸部分鄰接所述源區(qū)，第一電導(dǎo)率型的表面漏區(qū)，所述表面漏區(qū)被所述半導(dǎo)體芯片表面的所述阱區(qū)包圍，及所述柵極包括多個(gè)互相平行延伸的長(zhǎng)條紋。
18.如權(quán)利要求17所述的半導(dǎo)體器件，其特征在于，所述柵極的條紋被所述阱區(qū)包圍。
19.如權(quán)利要求17或18所述的半導(dǎo)體器件，其特征在于，所述柵極的每一條條紋覆蓋一塊或多塊表面漏區(qū)。
20.如權(quán)利要求17到19任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，所述柵極的每一條條紋的主要部分寬為4至8微米。
21.如權(quán)利要求20所述的半導(dǎo)體器件，其特征在于，所述柵極的每一條條紋的主要部分寬為5至7微米。
22.如權(quán)利要求17到21任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，所述柵極條紋的長(zhǎng)為100微米或更長(zhǎng)。
23.如權(quán)利要求22所述的半導(dǎo)體器件，其特征在于，所述柵極條紋的長(zhǎng)為500微米或更長(zhǎng)。
24.如權(quán)利要求17到21任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，所述柵極包括連接所述柵極條紋的窄跨接器。
25.如權(quán)利要求24所述的半導(dǎo)體器件，其特征在于，所述跨接器的寬為4微米或更窄。
26.如權(quán)利要求24或25所述的半導(dǎo)體器件，其特征在于，所述阱區(qū)延伸到所述柵極的所述跨接器的主要部分下面。
27.如權(quán)利要求24到26中的任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，所述柵極的條紋上每隔50微米形成一個(gè)或不到一個(gè)跨接器。
28.如權(quán)利要求27所述的半導(dǎo)體器件，其特征在于，所述柵極的條紋上每隔250微形成一個(gè)或不到一個(gè)跨接器。
29.如權(quán)利要求6到28任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，比所述阱區(qū)淺的所述表面漏區(qū)部分的所述電阻率低于所述阱區(qū)下面的所述擊穿電壓承載層主要部分的電阻率。
30.如權(quán)利要求1到5任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，還包括所述半導(dǎo)體芯片表面部分內(nèi)的第二電導(dǎo)率型的保護(hù)環(huán)，所述保護(hù)環(huán)圍繞在所述阱區(qū)四周，及所述保護(hù)環(huán)的數(shù)量等于或多于，用所述半導(dǎo)體器件的所述擊穿電壓Vbr(V)，由下列公式計(jì)算的數(shù)量n。n＝1.0×Vbr/100
31.如權(quán)利要求30所述的半導(dǎo)體器件，其特征在于，所述保護(hù)環(huán)的數(shù)量等于或多于由下列公式計(jì)算的數(shù)量n。n＝1.5×Vbr/100
32.如權(quán)利要求31所述的半導(dǎo)體器件，其特征在于，所述保護(hù)環(huán)的數(shù)量等于或多于由下列公式計(jì)算的數(shù)量n。n＝6.0×Vbr/100
33.如權(quán)利要求1到5任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，還包括所述半導(dǎo)體芯片表面部分的第二電導(dǎo)率型的保護(hù)環(huán)，所述保護(hù)環(huán)圍繞在所述阱區(qū)的四周，及所述阱區(qū)和最接近所述阱區(qū)的第一保護(hù)環(huán)間的間隙為1微米或更窄。
34.如權(quán)利要求30到32任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，在所述阱區(qū)和最接近所述阱區(qū)的第一保護(hù)環(huán)之間的間隙為1微米或更窄。
35.如權(quán)利要求33或34所述的半導(dǎo)體器件，其特征在于，在所述阱區(qū)和第一保護(hù)環(huán)間的所述間隙為0.5微米或更窄。
36.如權(quán)利要求35所述的半導(dǎo)體器件，其特征在于，第一保護(hù)環(huán)與所述阱區(qū)接觸。
37.如權(quán)利要求30到36任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，在第一保護(hù)環(huán)和第二個(gè)最接近所述阱區(qū)的第二保護(hù)環(huán)間的所述間隙為1.5微米或更窄。
38.如權(quán)利要求37所述的半導(dǎo)體器件，其特征在于，在第一保護(hù)環(huán)和第二保護(hù)環(huán)間的所述間隙為1微米或更窄。
39.如權(quán)利要求38所述的半導(dǎo)體器件，其特征在于，在第一保護(hù)環(huán)和第二保護(hù)環(huán)間的所述間隙為0.5微米或更窄。
40.如權(quán)利要求37到39任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，在第二保護(hù)環(huán)和第三個(gè)最接近所述阱區(qū)的第三保護(hù)環(huán)間的所述間隙為2.0微米或更窄。
41.如權(quán)利要求40所述的半導(dǎo)體器件，其特征在于，在第二保護(hù)環(huán)和第三保護(hù)環(huán)間的所述間隙為1.0微米或更窄。
42.如權(quán)利要求40或41所述的半導(dǎo)體器件，其特征在于，在第三保護(hù)環(huán)和第四個(gè)最接近所述阱區(qū)的第四保護(hù)環(huán)間的所述間隙為2.5微米或更窄。
43.如權(quán)利要求42所述的半導(dǎo)體器件，其特征在于，所述第三保護(hù)環(huán)和第四保護(hù)環(huán)間的所述間隙為2.0微米或更窄。
44.如權(quán)利要求1到5任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，還包括所述半導(dǎo)體芯片表面部分的第二電導(dǎo)率型的保護(hù)環(huán)，所述保護(hù)環(huán)圍繞在所述阱區(qū)四周，及所述阱區(qū)和最接近所述阱區(qū)的第一保護(hù)環(huán)之間的間隙為d1/4或更窄，d1為所述阱區(qū)結(jié)點(diǎn)深度和所述保護(hù)環(huán)結(jié)點(diǎn)深度中較淺的一個(gè)深度。
45.如權(quán)利要求30到32任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，所述阱區(qū)和最接近所述阱區(qū)的第一保護(hù)環(huán)之間的間隙為d1/4或更窄，這兒d1為所述阱區(qū)結(jié)點(diǎn)深度和所述保護(hù)環(huán)結(jié)點(diǎn)深度中較淺的一個(gè)深度。
46.如權(quán)利要求44或45所述的半導(dǎo)體器件，其特征在于，所述阱區(qū)和第一保護(hù)環(huán)間的所述間隙為d1/8或更窄。
47.如權(quán)利要求44到46任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，第一保護(hù)環(huán)和第二個(gè)最接近所述阱區(qū)的第二保護(hù)環(huán)間的所述間隙為d2/4或更窄，這兒d2是所述保護(hù)環(huán)結(jié)點(diǎn)深度。
48.如權(quán)利要求47所述的半導(dǎo)體器件，其特征在于，所述第一保護(hù)環(huán)和第二保護(hù)環(huán)間的所述間隙為d2/8或更窄。
49.如權(quán)利要求47或48所述的半導(dǎo)體器件，其特征在于，第二保護(hù)環(huán)和第三個(gè)最接近所述阱區(qū)的第三保護(hù)環(huán)間的所述間隙為d2/4或更窄。
50.如權(quán)利要求49所述的半導(dǎo)體器件，其特征在于，所述第二保護(hù)環(huán)和第三保護(hù)環(huán)間的所述間隙為d2/8或更窄。
51.如權(quán)利要求30到50任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，最接近所述阱區(qū)的第一保護(hù)環(huán)和第二個(gè)最接近所述阱區(qū)的第二保護(hù)環(huán)間的間隙I2與所述阱區(qū)和所述第一保護(hù)環(huán)間的間隙I1之間的間隙差I(lǐng)2-I1為1微米或更窄。
52.如權(quán)利要求51所述的半導(dǎo)體器件，其特征在于，所述間隙差I(lǐng)2-I1為0.2至0.8微米。
53.如權(quán)利要求51或52所述的半導(dǎo)體器件，其特征在于，所述第二保護(hù)環(huán)和第三個(gè)最接近所述阱區(qū)的第三保護(hù)環(huán)間的間隙I3與所述第一保護(hù)環(huán)和所述第二保護(hù)環(huán)間的間隙I2之間的所述間隙差I(lǐng)3-I2為1微米或更窄。
54.如權(quán)利要求53所述的半導(dǎo)體器件，其特征在于，所述間隙差I(lǐng)3-I2為0.2至0.8微米。
55.如權(quán)利要求53或54所述的半導(dǎo)體器件，其特征在于，所述第三保護(hù)環(huán)和第四個(gè)最接近所述阱區(qū)的第四保護(hù)環(huán)間的間隙I4與第二保護(hù)環(huán)和第三保護(hù)環(huán)間的所述間隙I3之間的間隙差I(lǐng)4-I3為1微米或更窄。
56.如權(quán)利要求55所述的半導(dǎo)體器件，其特征在于，所述間隙差I(lǐng)4-I3為0.2至0.8微米。
57.如權(quán)利要求30到56任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，所述保護(hù)環(huán)的數(shù)量為5個(gè)或更多，而最接近所述阱區(qū)的第一保護(hù)環(huán)的寬度比第五個(gè)最接近所述阱區(qū)的第五保護(hù)環(huán)的寬度要寬。
58.如權(quán)利要求57所述的半導(dǎo)體器件，其特征在于，所述保護(hù)環(huán)的數(shù)量為6個(gè)或更多，而第二個(gè)最接近所述阱區(qū)的第二保護(hù)環(huán)的寬度比第六個(gè)最接近所述阱區(qū)的第六保護(hù)環(huán)的寬度要寬。
59.如權(quán)利要求58所述的半導(dǎo)體器件，其特征在于，所述保護(hù)環(huán)的數(shù)量為7個(gè)或更多，而第三個(gè)最接近所述阱區(qū)的第三保護(hù)環(huán)的寬度比第七個(gè)最接近所述阱區(qū)的第七保護(hù)環(huán)的寬度要寬。
60.如權(quán)利要求30到59任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，還包括一層電傳導(dǎo)薄膜，位于所述阱區(qū)和最接近所述阱區(qū)的第一保護(hù)環(huán)之間的所述擊穿電壓承載層表面上，在所述電傳導(dǎo)薄膜和所述擊穿電壓承載層表面之間插入有一層絕緣薄膜。
61.如權(quán)利要求60所述的半導(dǎo)體器件，其特征在于，還包括一層電傳導(dǎo)薄膜，位于第一保護(hù)環(huán)和第二個(gè)最接近所述阱區(qū)的第二保護(hù)環(huán)間的所述擊穿電壓承載層表面上，在所述電傳導(dǎo)薄膜和所述擊穿電壓承載層表面之間插入有一層絕緣薄膜。
62.如權(quán)利要求61所述的半導(dǎo)體器件，其特征在于，所述保護(hù)環(huán)的數(shù)量為3個(gè)或更多，以及，所述半導(dǎo)體器件還包括一層電傳導(dǎo)薄膜，位于第二保護(hù)環(huán)和第三個(gè)最接近所述阱區(qū)的第三保護(hù)環(huán)間的所述擊穿電壓承載層表面上，在所述電傳導(dǎo)薄膜和所述擊穿電壓承載層表面之間插入有一層絕緣薄膜。
63.如權(quán)利要求62所述的半導(dǎo)體器件，其特征在于，所述保護(hù)環(huán)的數(shù)量為4個(gè)或更多，以及，所述半導(dǎo)體器件還包括一層電傳導(dǎo)薄膜，位于第三保護(hù)環(huán)和第四個(gè)最接近所述阱區(qū)的第四保護(hù)環(huán)間的所述擊穿電壓承載層表面上，在所述電傳導(dǎo)薄膜和所述擊穿電壓承載層之間插入有一層絕緣薄膜。
64.如權(quán)利要求60到63任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，所述電傳導(dǎo)薄膜為浮點(diǎn)電位。
65.如權(quán)利要求30到64任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，所述擊穿電壓承載層包括一塊第一電導(dǎo)率型的半導(dǎo)體區(qū)。
66.如權(quán)利要求30到64任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，所述擊穿電壓承載層包括交替排列的第一電導(dǎo)率型的半導(dǎo)體區(qū)和第二電導(dǎo)率型的半導(dǎo)體區(qū)。
67.如權(quán)利要求30到66任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，比所述阱區(qū)淺的所述表面漏區(qū)部分的電阻率低于所述阱區(qū)下面的擊穿電壓承載層主要部分的電阻率。
68.如權(quán)利要求1到67任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，還包括一層有機(jī)聚合體薄膜，保護(hù)所述半導(dǎo)體器件的表面。
69.如權(quán)利要求1到68任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件的擊穿電壓Vbr高于100V，而低于5000V。
70.如權(quán)利要求69所述的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件的擊穿電壓Vbr高于200V，而低于2000V。
全文摘要
本發(fā)明揭示一種半導(dǎo)體器件，該器件顯示出高擊穿電壓和低導(dǎo)通電阻，減少導(dǎo)通電壓和擊穿電壓間的折衷關(guān)系，以及實(shí)現(xiàn)高速開(kāi)關(guān)。按照本發(fā)明顯示一個(gè)擊穿電壓Vbr的縱向半導(dǎo)體器件，包括一層擊穿電壓承載層12，它的電阻率ρ(Ωcm)在由下列關(guān)系式表示的范圍內(nèi)－5.43+0.0316Vbr＜ρ＜－8.60+0.0509Vbr。按照本發(fā)明的MOS半導(dǎo)體器件，包括n
文檔編號(hào)H01L29/423GK1391289SQ0212433
公開(kāi)日2003年1月15日 申請(qǐng)日期2002年6月12日 優(yōu)先權(quán)日2001年6月12日
發(fā)明者藤平龍彥, 小林孝, 阿部和, 新村康, 井上正范 申請(qǐng)人:富士電機(jī)株式會(huì)社