專利名稱：半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具備SRAM(靜態(tài)隨機(jī)存取存儲器)型的存儲單元的半導(dǎo)體存儲器，特別是涉及謀求提高了抗軟錯(cuò)誤的性能的半導(dǎo)體存儲器。
背景技術(shù)：
近年來，在實(shí)現(xiàn)電子裝置的輕薄短小的同時(shí)，強(qiáng)烈地要求高速地實(shí)現(xiàn)這些裝置的功能。在這些電子裝置中，現(xiàn)在安裝微型計(jì)算機(jī)是不可缺少的，在該微型計(jì)算機(jī)的結(jié)構(gòu)中，必須安裝大容量且高速的存儲器。此外，在個(gè)人計(jì)算機(jī)的快速的普及和高性能化的基礎(chǔ)上，為了實(shí)現(xiàn)更高速的處理，要求高速緩沖存儲器(cache memory)的大容量化。
作為RAM，一般使用了DRAM(動(dòng)態(tài)RAM)和SRAM，但在上述的高速緩沖存儲器那樣要求高速的處理的部分中，通常使用了SRAM。關(guān)于SRAM，作為其存儲單元的結(jié)構(gòu)，已知有用4個(gè)晶體管和2個(gè)高電阻元件構(gòu)成的高電阻負(fù)載型和用6個(gè)晶體管構(gòu)成的CMOS型。特別是，由于CMOS型SRAM在數(shù)據(jù)保持時(shí)的漏泄電流非常小，故其可靠性高，這種CMOS型SRAM正成為現(xiàn)在的主流。
圖18是現(xiàn)有的CMOS型SRAM的存儲單元的等效電路圖。在圖18中，PMOS晶體管P1(負(fù)載晶體管)和NMOS晶體管N1(驅(qū)動(dòng)晶體管)構(gòu)成了第1CMOS倒相器，此外，PMOS晶體管P2(負(fù)載晶體管)和NMOS晶體管N2(驅(qū)動(dòng)晶體管)構(gòu)成了第2CMOS倒相器，在這些第1和第2CMOS倒相器間以互補(bǔ)的方式連接了輸入輸出端子。
即，利用這些MOS晶體管P1、P2、N1和N2構(gòu)成了觸發(fā)電路，在圖18中，在既是上述的第1CMOS倒相器的輸出點(diǎn)又是第2CMOS倒相器的輸入點(diǎn)的存儲節(jié)點(diǎn)NA和既是上述的第2CMOS倒相器的輸出點(diǎn)又是第1CMOS倒相器的輸入點(diǎn)的存儲節(jié)點(diǎn)NB上，可進(jìn)行邏輯狀態(tài)的寫入和讀出。
此外，NMOS晶體管N3和N4分別具有存取晶體管的功能，將NMOS晶體管N3的柵連接到字線WL上，將源連接到上述的存儲節(jié)點(diǎn)NA上，同時(shí)將漏連接到正相位線BL上。此外，將NMOS晶體管N4的柵連接到上述的字線WL上，將源連接到上述的存儲節(jié)點(diǎn)NB上，同時(shí)將漏連接到反相位線BLB上。
即，利用字線WL、正相位線BL和反相位線BLB的選擇，可讀出在存儲節(jié)點(diǎn)NA或NB上保持了的存儲值。
圖19是示出與圖18中示出的等效電路對應(yīng)的SRAM存儲單元的布局結(jié)構(gòu)圖。如圖19中所示，在半導(dǎo)體襯底上所形成的N型的阱區(qū)NW和P型的阱區(qū)PW上形成一個(gè)SRAM存儲單元。而且，在同一N阱區(qū)NW內(nèi)形成在等效電路中示出的PMOS晶體管P1和P2，在同一P阱區(qū)PW內(nèi)形成NMOS晶體管N1～N4。
在圖19中，PMOS晶體管P1將利用P型雜質(zhì)的注入所形成的P+擴(kuò)散區(qū)FL100和FL110分別定為源區(qū)和漏區(qū)，將上述P+擴(kuò)散區(qū)FL100和FL110與多晶硅布線層PL110之間定為柵區(qū)。同樣，PMOS晶體管P2將利用P型雜質(zhì)的注入所形成的P+擴(kuò)散區(qū)FL100和FL120分別定為源區(qū)和漏區(qū)，將上述P+擴(kuò)散區(qū)FL100和FL120與多晶硅布線層PL120之間定為柵區(qū)。即，PMOS晶體管P1和P2將P+擴(kuò)散區(qū)FL100作為源區(qū)而共有。
此外，在圖19中，NMOS晶體管N1將利用N型雜質(zhì)的注入所形成的N+擴(kuò)散區(qū)FL200和FL210分別定為源區(qū)和漏區(qū)，將上述N+擴(kuò)散區(qū)FL200和FL210與多晶硅布線層PL110之間定為柵區(qū)。同樣，NMOS晶體管N2將利用N型雜質(zhì)的注入所形成的N+擴(kuò)散區(qū)FL200和FL220分別定為源區(qū)和漏區(qū)，將上述N+擴(kuò)散區(qū)FL200和FL220與多晶硅布線層PL120之間定為柵區(qū)。即，NMOS晶體管N1和N2將N+擴(kuò)散區(qū)FL200作為源區(qū)而共有。
此外，NMOS晶體管N3將利用N型雜質(zhì)的注入所形成的N+擴(kuò)散區(qū)FL230和FL210分別定為源區(qū)和漏區(qū)，將上述N+擴(kuò)散區(qū)FL230和FL210與多晶硅布線層PL140之間定為柵區(qū)。即，NMOS晶體管N1和N3將N+擴(kuò)散區(qū)FL210作為漏區(qū)而共有。
此外，NMOS晶體管N4將利用N型雜質(zhì)的注入所形成的N+擴(kuò)散區(qū)FL240和FL220分別定為源區(qū)和漏區(qū)，將上述N+擴(kuò)散區(qū)FL240和FL220與多晶硅布線層PL130之間定為柵區(qū)。即，NMOS晶體管N2和N4將N+擴(kuò)散區(qū)FL220作為漏區(qū)而共有。
再者，在上述結(jié)構(gòu)中，多晶硅布線層PL110也具有連接PMOS晶體管P1與NMOS晶體管N1的柵區(qū)相互間的布線的功能，對于多晶硅布線層PL120來說，也同樣具有連接PMOS晶體管P2與NMOS晶體管N2的柵區(qū)相互間的布線的功能。
在上述的P+擴(kuò)散區(qū)FL100、FL110和FL120、N+擴(kuò)散區(qū)FL200、FL210、FL220、FL230和FL240以及多晶硅布線層PL110、PL120、PL130和PL140中，分別至少形成一個(gè)以上的接觸孔(連接孔)。而且，利用金屬等的上層布線層連接這些接觸孔間，以便實(shí)現(xiàn)圖18中示出的等效電路的連接結(jié)構(gòu)。
再有，關(guān)于連接上述接觸孔間用的上層布線層，可考慮各種結(jié)構(gòu)，但在圖19中，為了容易理解起見，用粗的實(shí)線簡單地示出了上述接觸孔間的連接布線。按照圖19，利用上層布線層導(dǎo)電性地連接了P+擴(kuò)散區(qū)FL110、N+擴(kuò)散區(qū)FL210與多晶硅布線層PL120，形成存儲節(jié)點(diǎn)NA，利用上層布線層導(dǎo)電性地連接了P+擴(kuò)散區(qū)FL120、N+擴(kuò)散區(qū)FL220與多晶硅布線層PL110，形成存儲節(jié)點(diǎn)NB。
此外，在圖19中，P+擴(kuò)散區(qū)FL100經(jīng)接觸孔和上層布線層連接到作為電源線的VDD線上，N+擴(kuò)散區(qū)FL200經(jīng)接觸孔和上層布線層連接到作為接地線的GND線上。此外，N+擴(kuò)散區(qū)FL230和FL240經(jīng)接觸孔和上層布線層導(dǎo)電性地連接到正相位線BL和反相位線BLB上。再者，多晶硅布線層PL130和PL140經(jīng)接觸孔和上層布線層導(dǎo)電性地連接到字線WL上。
接著，說明上述現(xiàn)有的SRAM存儲單元的剖面結(jié)構(gòu)。圖20是圖19中示出的現(xiàn)有的SRAM存儲單元布局的A-A’線中的剖面圖。在圖20中，首先，為了形成PMOS晶體管P1和P2，在N阱區(qū)NW上形成用元件隔離區(qū)10隔開的于P+擴(kuò)散區(qū)FL100、FL110和FL120。然后，在各P+擴(kuò)散區(qū)間層疊了薄的絕緣膜21后，通過再在其上分別層疊多晶硅布線層PL110和PL120，形成與N阱區(qū)NW導(dǎo)電性地絕緣的柵電極。再有，柵電極與N阱區(qū)NW之間的絕緣膜21成為PMOS晶體管的柵絕緣膜。
接著，形成層間膜30，使其覆蓋P+擴(kuò)散區(qū)FL100、FL110和FL120、元件隔離區(qū)10、多晶硅布線層PL110和PL120，其后，形成從層間膜30的上表面起到達(dá)于P+擴(kuò)散區(qū)FL100、FL110和FL120的接觸孔41。最后，通過利用鋁或鎢或銅等的金屬形成金屬布線51以便覆蓋接觸孔41，引出與P+擴(kuò)散區(qū)FL100、FL110和FL120導(dǎo)電性地連接的布線。
此外，圖21是圖19中示出的現(xiàn)有的SRAM存儲單元布局的B-B’線中的剖面圖。在圖21中，首先，為了形成NMOS晶體管N1～N4，在P阱區(qū)PW上形成N+擴(kuò)散區(qū)FL200、FL210、FL220、FL230和FL240。然后，在各N+擴(kuò)散區(qū)間層疊了薄的絕緣膜22后，通過再在其上分別如圖示那樣層疊多晶硅布線層PL110、PL120、PL130和PL140，形成與P阱區(qū)PW導(dǎo)電性地絕緣的柵電極。再有，柵電極與P阱區(qū)PW之間的絕緣膜22成為NMOS晶體管的柵絕緣膜。
接著，形成層間膜30，使其覆蓋N+擴(kuò)散區(qū)FL200、FL210、FL220、FL230和FL240、多晶硅布線層PL110、PL120、PL130和PL140，其后，形成從層間膜30的上表面起到達(dá)于N+擴(kuò)散區(qū)FL200、FL210、FL220、FL230和FL240的接觸孔42。最后，通過利用鋁或鎢或銅等的金屬形成金屬布線52以便覆蓋接觸孔42，引出與N+擴(kuò)散區(qū)FL200、FL210、FL220、FL230和FL240導(dǎo)電性地連接的布線。再有，與上述的PMOS晶體管P1和P2的形成同時(shí)地進(jìn)行這些NMOS晶體管N1～N4的形成。
接著，說明上述的現(xiàn)有的SRAM存儲單元的工作。在圖18的等效電路中，例如，如果假定存儲節(jié)點(diǎn)NA為邏輯電平“H”的電位狀態(tài)，則存儲節(jié)點(diǎn)NB成為并穩(wěn)定于邏輯電平“L”的電位狀態(tài)。此外，相反，如果假定存儲節(jié)點(diǎn)NA為邏輯電平“L”的電位狀態(tài)，則存儲節(jié)點(diǎn)NB成為并穩(wěn)定于邏輯電平“H”的電位狀態(tài)。這樣，利用CMOS倒相器的互補(bǔ)連接構(gòu)成的存儲單元根據(jù)二個(gè)存儲節(jié)點(diǎn)NA和NB的狀態(tài)為“H”狀態(tài)還是“L”狀態(tài)而具有不同的二個(gè)穩(wěn)定的邏輯狀態(tài)，將該邏輯狀態(tài)作為1位的保持?jǐn)?shù)據(jù)來保持。

發(fā)明內(nèi)容這樣，用CMOS倒相器構(gòu)成的半導(dǎo)體存儲器的穩(wěn)定性非常好，對于抗噪聲的性能來說，迄今為止，未成為問題。但是，為了實(shí)現(xiàn)集成了多個(gè)存儲單元的大容量的存儲單元陣列，隨著每1位的存儲單元實(shí)現(xiàn)微細(xì)化，起因于由從封裝體發(fā)射的α線或來自宇宙的中子束發(fā)生的電子，在上述存儲節(jié)點(diǎn)上保持了的數(shù)據(jù)發(fā)生反轉(zhuǎn)那樣的軟錯(cuò)誤的問題變得明顯。
特別是，由于隨著電源電壓下降而容易引起該軟錯(cuò)誤，故在近年來的謀求低電源驅(qū)動(dòng)的半導(dǎo)體存儲器中，增加抗軟錯(cuò)誤的性能成為重要的主題。
作為難以引起軟錯(cuò)誤的一種措施，提出了增加存儲節(jié)點(diǎn)的電容、使該存儲節(jié)點(diǎn)的保持?jǐn)?shù)據(jù)發(fā)生反轉(zhuǎn)方面所必要的臨界電荷量增加的方法。按照該方法，由于為了使存儲數(shù)據(jù)發(fā)生反轉(zhuǎn)、必須有較多的由α線等發(fā)生的電子的量，故結(jié)果可使軟錯(cuò)誤發(fā)生的概率下降。
在此，為了增加存儲節(jié)點(diǎn)的電容，或是減薄上述的絕緣膜21和22的厚度，或是使其主表面方向的面積增加。但是，因?yàn)楸仨氈\求存儲單元的微細(xì)化，故使絕緣膜的面積增加的方法是不理想的，其結(jié)果是，就采用謀求減薄絕緣膜的厚度、使每單位面積的柵、襯底間電容增加的方法。但是，如果謀求減薄絕緣膜的厚度，則產(chǎn)生了可靠性或柵與襯底之間的漏泄電流增加等的新的問題。
即，作為不能與微細(xì)化相一致地減薄絕緣膜的厚度的結(jié)果，產(chǎn)生了柵與襯底之間的電容減小、不能增加存儲單元的存儲節(jié)點(diǎn)的電容、容易發(fā)生軟錯(cuò)誤的問題。
再者，為了高速地進(jìn)行對于存儲單元的存儲數(shù)據(jù)的讀出/寫入工作，為了提高上述的層間膜30的絕緣性、減少雜質(zhì)擴(kuò)散區(qū)與多晶硅布線層之間產(chǎn)生的耦合電容，使用了低介電常數(shù)的材料作為該層間膜30。這意味著也減小存儲節(jié)點(diǎn)NA、NB的耦合電容，其結(jié)果是，增加存儲節(jié)點(diǎn)NA、NB的臨界電荷量變得困難，產(chǎn)生了容易引起軟錯(cuò)誤的問題。
本發(fā)明是為了解決上述問題而進(jìn)行的，其目的在于提供下述一種半導(dǎo)體存儲器，其中，通過至少用高介電常數(shù)材料形成了構(gòu)成CMOS倒相器的負(fù)載晶體管的柵絕緣膜，使柵與襯底之間的電容增加，由此可謀求提高抗軟錯(cuò)誤的性能。
為了解決上述的課題來達(dá)到目的，本發(fā)明的半導(dǎo)體存儲器具備下述部分而構(gòu)成第1倒相器，包含第1導(dǎo)電型的第1MOS晶體管和與上述第1導(dǎo)電型不同的第2導(dǎo)電型的第2MOS晶體管而構(gòu)成，同時(shí)將輸出點(diǎn)定為第1存儲節(jié)點(diǎn)，將輸入點(diǎn)定為第2存儲節(jié)點(diǎn)；第2倒相器，包含上述第1導(dǎo)電型的第3MOS晶體管和與上述第2導(dǎo)電型的第4MOS晶體管而構(gòu)成，同時(shí)將輸出點(diǎn)連接到上述第2存儲節(jié)點(diǎn)上，將輸入點(diǎn)連接到上述第1存儲節(jié)點(diǎn)上；上述第2導(dǎo)電型的第5MOS晶體管，其漏連接到上述第1存儲節(jié)點(diǎn)上，其源連接到一對位線的一方上，其柵連接到字線上；以及上述第2導(dǎo)電型的第6MOS晶體管，其漏連接到上述第2存儲節(jié)點(diǎn)上，其源連接到上述一對位線的另一方上，其柵連接到上述字線上，其特征在于上述第1MOS晶體管和上述第3MOS晶體管的柵絕緣膜的相對介電常數(shù)比上述第5MOS晶體管和第6MOS晶體管的柵絕緣膜的相對介電常數(shù)高。
按照本發(fā)明，對于構(gòu)成晶體管存儲電路的負(fù)載晶體管，通過用高介電常數(shù)材料形成其柵絕緣膜，增加了連接到負(fù)載晶體管的柵上的存儲節(jié)點(diǎn)的電容。
在本發(fā)明的下一個(gè)方面的半導(dǎo)體存儲器中，其特征在于在上述發(fā)明中，上述第2MOS晶體管和上述第4MOS晶體管的柵絕緣膜的相對介電常數(shù)比上述第5MOS晶體管和上述第6MOS晶體管的柵絕緣膜的相對介電常數(shù)高。
按照本發(fā)明，對于構(gòu)成晶體管存儲電路的負(fù)載晶體管和驅(qū)動(dòng)晶體管，通過用高介電常數(shù)材料形成其柵絕緣膜，增加了連接到負(fù)載晶體管的柵和驅(qū)動(dòng)晶體管的柵上的存儲節(jié)點(diǎn)的電容。
在本發(fā)明的下一個(gè)方面的半導(dǎo)體存儲器中，其特征在于在上述發(fā)明中，用第1電極布線層導(dǎo)電性地連接上述第1MOS晶體管的柵與上述第2MOS晶體管的柵，用第2電極布線層導(dǎo)電性地連接上述第3MOS晶體管的柵與上述第4MOS晶體管的柵。
在本發(fā)明的下一個(gè)方面的半導(dǎo)體存儲器中，其特征在于在上述發(fā)明中，具備其柵連接到上述第1存儲節(jié)點(diǎn)或上述第2存儲節(jié)點(diǎn)上的上述第1導(dǎo)電型或上述第2導(dǎo)電型的第7MOS晶體管，上述第7MOS晶體管的柵絕緣膜的相對介電常數(shù)比上述第5MOS晶體管和第6MOS晶體管的柵絕緣膜的相對介電常數(shù)高。
在本發(fā)明的下一個(gè)方面的半導(dǎo)體存儲器中，其特征在于在上述發(fā)明中，用共同的電極布線層將上述第7MOS晶體管的柵與上述第1MOS晶體管的柵、上述第2MOS晶體管的柵、上述第3MOS晶體管的柵或上述第4MOS晶體管的柵導(dǎo)電性地連接。
本發(fā)明的下一個(gè)方面的半導(dǎo)體存儲器具備下述部分而構(gòu)成在同一芯片內(nèi)用半導(dǎo)體層形成的多個(gè)晶體管元件區(qū)域；以及在上述晶體管元件區(qū)域的上部層疊了多個(gè)金屬布線層和層間膜而形成的布線區(qū)域，其特征在于在上述晶體管元件區(qū)域上層疊的層間膜的規(guī)定的部分的相對介電常數(shù)與上述規(guī)定的部分以外的層間膜的的相對介電常數(shù)不同。
按照本發(fā)明，通過改變晶體管元件區(qū)域上的層間膜的規(guī)定的部分的相對介電常數(shù)，可使由該層間膜引起的耦合電容成為與由規(guī)定的部分以外的層間膜的部分引起的耦合電容不同的值。
在本發(fā)明的下一個(gè)方面的半導(dǎo)體存儲器中，其特征在于在上述發(fā)明中，上述規(guī)定的部分是上述多個(gè)晶體管元件區(qū)域中構(gòu)成存儲單元的晶體管元件區(qū)域上的區(qū)域，該規(guī)定的部分的相對介電常數(shù)比上述規(guī)定的部分以外的層間膜的的相對介電常數(shù)大。
按照本發(fā)明，通過提高晶體管元件區(qū)域上的層間膜的規(guī)定的部分的相對介電常數(shù)，可使由該層間膜引起的耦合電容成為比由規(guī)定的部分以外的層間膜的部分引起的耦合電容大的值。
在本發(fā)明的下一個(gè)方面的半導(dǎo)體存儲器中，其特征在于在上述發(fā)明中，上述規(guī)定的部分位于形成上述晶體管元件的N阱區(qū)上。
在本發(fā)明的下一個(gè)方面的半導(dǎo)體存儲器中，其特征在于在上述發(fā)明中，上述規(guī)定的部分位于形成上述晶體管元件的P阱區(qū)上。
在本發(fā)明的下一個(gè)方面的半導(dǎo)體存儲器中，其特征在于在上述發(fā)明中，上述規(guī)定的部分位于構(gòu)成上述晶體管元件的最上層與起到與該晶體管元件導(dǎo)電性的連接的作用的金屬布線層之間的層上。


圖1是實(shí)施例1的半導(dǎo)體存儲器的等效電路圖。
圖2是示出與實(shí)施例1的半導(dǎo)體存儲器對應(yīng)的SRAM存儲單元的布局結(jié)構(gòu)例的圖。
圖3是示出與實(shí)施例1的半導(dǎo)體存儲器對應(yīng)的SRAM存儲單元的A-A’線的剖面圖。
圖4是實(shí)施例2的半導(dǎo)體存儲器的等效電路圖。
圖5是示出與實(shí)施例2的半導(dǎo)體存儲器對應(yīng)的SRAM存儲單元的布局結(jié)構(gòu)例的圖。
圖6是示出與實(shí)施例2的半導(dǎo)體存儲器對應(yīng)的SRAM存儲單元的B-B’線的剖面圖。
圖7是示出與實(shí)施例3的半導(dǎo)體存儲器對應(yīng)的SRAM存儲單元的布局結(jié)構(gòu)例的圖。
圖8是示出與實(shí)施例3的半導(dǎo)體存儲器對應(yīng)的SRAM存儲單元的A-A’線的剖面圖。
圖9是示出與實(shí)施例3的半導(dǎo)體存儲器對應(yīng)的SRAM存儲單元的C-C’線的剖面圖。
圖10是示出與實(shí)施例4的半導(dǎo)體存儲器對應(yīng)的SRAM存儲單元的布局結(jié)構(gòu)例的圖。
圖11是示出與實(shí)施例4的半導(dǎo)體存儲器對應(yīng)的SRAM存儲單元的A-A’線的剖面圖。
圖12是示出與實(shí)施例4的半導(dǎo)體存儲器對應(yīng)的SRAM存儲單元的B-B’線的剖面圖。
圖13是實(shí)施例5的半導(dǎo)體存儲器的等效電路圖。
圖14是示出與實(shí)施例5的半導(dǎo)體存儲器對應(yīng)的SRAM存儲單元的布局結(jié)構(gòu)例的圖。
圖15是示出與實(shí)施例5的半導(dǎo)體存儲器對應(yīng)的SRAM存儲單元的A-A’線的剖面圖。
圖16是實(shí)施例6的半導(dǎo)體存儲器的等效電路圖。
圖17是示出構(gòu)成實(shí)施例6的半導(dǎo)體存儲器的2端口SRAM存儲單元的布局結(jié)構(gòu)例的圖。
圖18是現(xiàn)有的CMOS型SRAM的存儲單元的等效電路圖。
圖19是示出現(xiàn)有的SRAM存儲單元的布局結(jié)構(gòu)例的圖。
圖20是示出現(xiàn)有的SRAM存儲單元的A-A’線的剖面圖。
圖21是示出現(xiàn)有的SRAM存儲單元的B-B’線的剖面圖。
具體實(shí)施例方式
以下，根據(jù)附圖詳細(xì)地說明本發(fā)明的半導(dǎo)體存儲器的實(shí)施例。再有，本發(fā)明不由該實(shí)施例來限定。
實(shí)施例1.
首先，說明實(shí)施例1的半導(dǎo)體存儲器。實(shí)施例1的半導(dǎo)體存儲器的特征在于在構(gòu)成SRAM存儲單元的負(fù)載晶體管中，使用了高介電常數(shù)材料作為柵絕緣膜。
圖1是實(shí)施例1的半導(dǎo)體存儲器的等效電路圖。再有，在圖1中，對與圖13共同的部分標(biāo)以同一符號，其說明從略。在圖1中示出的等效電路中，與圖13不同的是，設(shè)置了用高介電常數(shù)材料形成了柵絕緣膜的PMOS晶體管P11和P12來代替成為負(fù)載晶體管的PMOS晶體管P1和P2。其它的電路結(jié)構(gòu)與以往相同，關(guān)于存儲工作，與以往相比也沒有變化。
一般來說，已知在電容器中，在使該電容器的電極間的距離為恒定的情況下，充填在電極間的材料的相對介電常數(shù)越高，其電容越大。即，在負(fù)載晶體管中，在使柵絕緣膜的厚度為恒定的情況下，在該絕緣膜中使用的材料的相對介電常數(shù)越高，該柵與襯底之間的電容越大。于是，如果用高介電常數(shù)材料形成PMOS晶體管P11和P12的柵絕緣膜，則即使形成以往的厚度的絕緣膜，與以往相比，也可增加PMOS晶體管P11和P12的柵與襯底之間的電容。
用一般的氧化硅SiO2形成的絕緣膜的相對介電常數(shù)約為3.8，而作為與其相比相對介電常數(shù)高的材料，例如有Si3N4(相對介電常數(shù)為7.5)、Al2O3(相對介電常數(shù)為9.34)、Ta2O5(相對介電常數(shù)為11.6)、ZrO2(相對介電常數(shù)為12.5)、HfO2(相對介電常數(shù)為25～40)、La2O3(相對介電常數(shù)為27)、TiO2(相對介電常數(shù)為85.8)等，在本實(shí)施例1中，使用了這樣的高介電常數(shù)材料作為柵絕緣膜。在此，充分地減薄柵絕緣膜的厚度，也可使其電容增加，但另一方面，柵漏泄電流增加或可靠性變差等的問題較多。在這一點(diǎn)上，如果將相對介電常數(shù)高的材料用作柵絕緣膜來形成PMOS晶體管P11和P12，即使柵絕緣膜的厚度與以往大致相同，也具有下述優(yōu)點(diǎn)可增加?xùn)排c襯底之間的電容，并可將柵漏泄電流抑制為原有狀態(tài)，而且可得到高的可靠性。
再有，另一方面，為了加快對于由字線WL進(jìn)行的存儲單元的選擇的導(dǎo)通/關(guān)斷變化的跟隨、即加快存取速度，對于起到存取晶體管的作用的NMOS晶體管N3和N4的柵絕緣膜，通過采用了與PMOS晶體管P11和P12相比其相對介電常數(shù)低的以往那樣的一般的電介質(zhì)的絕緣膜來形成，可將其柵與襯底之間的電容抑制得較低。再者，對于作為驅(qū)動(dòng)晶體管的NMOS晶體管N1和N2的柵絕緣膜，選擇相對介電常數(shù)低的材料。利用以上的電路結(jié)構(gòu)，既可維持高速性，又可增加存儲節(jié)點(diǎn)NA和NB的電容，提高抗軟錯(cuò)誤的性能。
圖2是示出與圖1中示出的等效電路對應(yīng)的SRAM存儲單元的布局結(jié)構(gòu)例的圖。再有，圖2中示出的布局結(jié)構(gòu)圖除了PMOS晶體管P11和P12的柵絕緣膜為高介電常數(shù)材料以外，與圖19中示出的布局結(jié)構(gòu)圖相同。特別是，在圖2中，使用高介電常數(shù)材料的部分是多晶硅布線層PL110和PL120的構(gòu)成部分中位于N阱區(qū)NW內(nèi)的部分的下層部。
關(guān)于柵絕緣膜的具體的形成方法，首先，在P阱區(qū)PW和N阱區(qū)NW的一個(gè)面上形成了氧化硅SiO2等的以往使用的絕緣膜后，對P阱區(qū)PW進(jìn)行掩蔽，用刻蝕等除去在成為N阱區(qū)NW的區(qū)域E1上所形成的絕緣膜。其后，再次只在區(qū)域E1上形成高介電常數(shù)材料的絕緣膜。其后的工序與以往相同。再有，也可將形成高介電常數(shù)材料的絕緣膜的區(qū)域限定于N阱區(qū)NW內(nèi)的形成P+擴(kuò)散區(qū)的區(qū)域。
圖3是圖2中示出的SRAM存儲單元布局的A-A’線的剖面圖。在圖3中，用高介電常數(shù)材料形成了在N阱區(qū)NW上形成的PMOS晶體管P11和P12的柵絕緣膜121。再有，由于形成了NMOS晶體管N1～N4的P阱區(qū)PW的B-B’線的剖面圖與圖21中示出的相同，故省略其說明。
如以上說明的那樣，按照實(shí)施例1的半導(dǎo)體存儲器，由于只對于構(gòu)成SRAM存儲單元的負(fù)載晶體管的柵使用高介電常數(shù)材料作為其柵絕緣膜，故可使其柵與襯底之間的電容增加而不對柵絕緣膜謀求薄膜化。由此，可增加在存儲節(jié)點(diǎn)NA和NB的保持?jǐn)?shù)據(jù)發(fā)生反轉(zhuǎn)方面所必要的臨界電荷量，其結(jié)果是，可提高抗軟錯(cuò)誤的性能。
實(shí)施例2.
接著，說明實(shí)施例2的半導(dǎo)體存儲器。實(shí)施例2的半導(dǎo)體存儲器的特征在于在構(gòu)成SRAM存儲單元的負(fù)載晶體管和驅(qū)動(dòng)晶體管的兩者中，使用了高介電常數(shù)材料作為柵絕緣膜。
圖4是實(shí)施例2的半導(dǎo)體存儲器的等效電路圖。再有，在圖4中，對與圖1共同的部分標(biāo)以同一符號，其說明從略。在圖4中示出的等效電路中，與圖1不同的是，設(shè)置了用與NMOS晶體管N3和N4相比其相對介電常數(shù)高的高介電常數(shù)材料形成了柵絕緣膜的NMOS晶體管N11和N12來代替成為驅(qū)動(dòng)晶體管的NMOS晶體管N1和N2。其它的電路結(jié)構(gòu)與圖1相同，關(guān)于存儲工作，與以往相比也沒有變化。再有，在NMOS晶體管N11和N12的柵絕緣膜中所使用的高介電常數(shù)材料是在實(shí)施例1中已說明的那樣的材料。
由于除了作為負(fù)載晶體管的PMOS晶體管P11和P12的柵絕緣膜外，對于作為驅(qū)動(dòng)晶體管的NMOS晶體管N11和N12也利用高介電常數(shù)材料來形成其柵絕緣膜，故與實(shí)施例1相同，既可維持高速性，又可增加存儲節(jié)點(diǎn)NA和NB的電容，提高抗軟錯(cuò)誤的性能。特別是，與只在作為負(fù)載晶體管的PMOS晶體管P11和P12的柵絕緣膜中使用高介電常數(shù)材料的情況相比，可使存儲節(jié)點(diǎn)的臨界電荷量增加了一個(gè)使用高介電常數(shù)材料作為NMOS晶體管N11和N12的柵絕緣膜的部分，因此，與實(shí)施例1的情況相比，可使抗軟錯(cuò)誤的性能提高。
圖5是示出與圖4中示出的等效電路對應(yīng)的SRAM存儲單元的布局結(jié)構(gòu)例的圖。再有，圖5中示出的布局結(jié)構(gòu)圖除了NMOS晶體管N11和N12的柵絕緣膜為高介電常數(shù)材料以外，與圖2中示出的布局結(jié)構(gòu)圖相同。特別是，在圖5中，使用高介電常數(shù)材料的部分是多晶硅布線層PL110和PL120的構(gòu)成部分中位于N阱區(qū)NW內(nèi)和P阱區(qū)PW內(nèi)的部分的下層部。
關(guān)于柵絕緣膜的具體的形成方法，首先，在P阱區(qū)PW和N阱區(qū)NW的一個(gè)面上形成了氧化硅SiO2等的以往使用的絕緣膜后，對P阱區(qū)PW和N阱區(qū)NW中形成PMOS晶體管P11和P12以及NMOS晶體管N11和N12的區(qū)域E2進(jìn)行掩蔽，用刻蝕等方法除去在該區(qū)域E2上所形成的絕緣膜。其后，再次只在區(qū)域E2上形成高介電常數(shù)材料的絕緣膜。其后的工序與以往相同。再有，也可將形成高介電常數(shù)材料的絕緣膜的區(qū)域限定于形成P+擴(kuò)散區(qū)FL100和FL110以及N+擴(kuò)散區(qū)FL200、FL210和FL220的區(qū)域。
圖6是示出圖5中示出的SRAM存儲單元布局的B-B’線的剖面圖。在圖6中，用高介電常數(shù)材料形成了在P阱區(qū)PW上形成的NMOS晶體管N11和N12的柵絕緣膜122。再有，由于形成了PMOS晶體管P11和P12的P阱區(qū)PW的A-A’線的剖面圖與圖3中所示相同，故在此省略其說明。
再有，對于起到存取晶體管的作用的NMOS晶體管N3和N4的柵，如在實(shí)施例1中已說明的那樣，通過用一般的電介質(zhì)的絕緣膜來形成，可將其柵與襯底之間的電容抑制得較低。
如以上所說明的那樣，按照實(shí)施例2的半導(dǎo)體存儲器，由于對構(gòu)成SRAM存儲單元的負(fù)載晶體管和驅(qū)動(dòng)晶體管，使用高介電常數(shù)材料作為其柵絕緣膜，故可使其柵與襯底之間的電容與實(shí)施例1相比進(jìn)一步增加而不對柵絕緣膜謀求薄膜化。由此，可進(jìn)一步增加在存儲節(jié)點(diǎn)NA和NB的保持?jǐn)?shù)據(jù)發(fā)生反轉(zhuǎn)方面所必要的臨界電荷量，其結(jié)果是，可使抗軟錯(cuò)誤的性能提高。
實(shí)施例3.
接著，說明實(shí)施例3的半導(dǎo)體存儲器。實(shí)施例3的半導(dǎo)體存儲器的特征在于用高介電常數(shù)材料形成形成了負(fù)載晶體管的區(qū)域的層間膜。
在此，由于實(shí)施例3的半導(dǎo)體存儲器的等效電路圖與圖13中示出的現(xiàn)有圖相同，故省略其說明。圖7是示出與實(shí)施例3的半導(dǎo)體存儲器對應(yīng)的SRAM存儲單元的布局結(jié)構(gòu)例的圖。圖7中示出的布局結(jié)構(gòu)圖除了用高介電常數(shù)材料形成了被形成PMOS晶體管P1和P2的區(qū)域的層間膜部分E2外，與圖19中示出的布局結(jié)構(gòu)圖相同。
具體地說，在圖7中，作為形成了PMOS晶體管P1和P2的區(qū)域上的金屬布線間的絕緣膜，使用相對介電常數(shù)高的材料作為N阱區(qū)NW上的層間膜，使用與N阱區(qū)NW上的層間膜相比相對介電常數(shù)低的材料作為P阱區(qū)PW上的層間膜。再有，也可將形成高介電常數(shù)材料的層間膜的區(qū)域限定于N阱區(qū)NW內(nèi)的形成P+擴(kuò)散區(qū)的區(qū)域。
圖8是示出圖7中示出的SRAM存儲單元布局的A-A’線的剖面圖。如圖8中所示，層間膜130全部用高介電常數(shù)的材料來覆蓋。由此，可使由形成了作為負(fù)載晶體管的PMOS晶體管P1和P2的部分的存儲節(jié)點(diǎn)NA和NB引起的耦合電容增加。
另一方面，由于在N+擴(kuò)散區(qū)FL230和FL240上的接觸孔形成部分的層間膜的相對介電常數(shù)低，故不增加由位線BL和BLB引起的耦合電容。再有，形成了NMOS晶體管N1～N4的P阱區(qū)PW的B-B’線的剖面圖與圖21中示出的相同，在P阱區(qū)PW上被相對介電常數(shù)較低的材料覆蓋。
圖9是示出圖7中示出的SRAM存儲單元布局的C-C’線的剖面圖。如圖9中所示，N阱區(qū)NW與P阱區(qū)PW的邊界部分成為低介電常數(shù)和高介電常數(shù)的層間膜的邊界。
如以上所說明的那樣，按照實(shí)施例3的半導(dǎo)體存儲器，由于只用高介電常數(shù)材料形成構(gòu)成SRAM存儲單元的負(fù)載晶體管被形成區(qū)域的層間膜，故在被形成存取晶體管的區(qū)域中按原樣使用了低介電常數(shù)材料的層間膜，在該情況下，既可維持存取速度的高速性，又可增加由存儲節(jié)點(diǎn)NA和NB引起的耦合電容，其結(jié)果是，可使抗軟錯(cuò)誤的性能提高。
實(shí)施例4.
接著，說明實(shí)施例4的半導(dǎo)體存儲器。實(shí)施例4的半導(dǎo)體存儲器的特征在于用高介電常數(shù)材料形成構(gòu)成SRAM存儲單元的負(fù)載晶體管和驅(qū)動(dòng)晶體管這兩者被形成的區(qū)域的層間膜。
在此，由于實(shí)施例4的半導(dǎo)體存儲器的等效電路圖與圖13中示出的現(xiàn)有圖相同，故省略其說明。圖10是示出與實(shí)施例4的半導(dǎo)體存儲器對應(yīng)的SRAM存儲單元的布局結(jié)構(gòu)例的圖。圖10中示出的布局結(jié)構(gòu)圖除了用高介電常數(shù)材料形成了PMOS晶體管P1和P2被形成的區(qū)域以及NMOS晶體管N1和N2被形成的區(qū)域的各層間膜部分E4外，與圖19中示出的布局結(jié)構(gòu)圖相同。
由于除了形成了作為負(fù)載晶體管的PMOS晶體管P1和P2的區(qū)域外，對于形成了作為驅(qū)動(dòng)晶體管的NMOS晶體管N1和N2的區(qū)域也利用高介電常數(shù)材料來形成其層間膜，故與實(shí)施例3相同，既可維持高速性，又可增加存儲節(jié)點(diǎn)NA和NB的電容，使抗軟錯(cuò)誤的性能提高。特別是，與只在作為負(fù)載晶體管的PMOS晶體管P1和P2的層間膜中使用高介電常數(shù)材料的情況相比，可使耦合電容增加了一個(gè)使用高介電常數(shù)材料作為NMOS晶體管N1和N2的層間膜的部分。其結(jié)果是，可使存儲節(jié)點(diǎn)的臨界電荷量增加，與實(shí)施例3相比，可使抗軟錯(cuò)誤的性能提高。
圖11是圖10中示出的SRAM存儲單元布局的A-A’線的剖面圖。此外，圖12是圖10中示出的SRAM存儲單元布局的B-B’線的剖面圖。如圖11和圖12中所示，負(fù)載晶體管P1和P2的區(qū)域以及驅(qū)動(dòng)晶體管N1和N2的區(qū)域的各層間膜130用高介電常數(shù)的材料覆蓋，另一方面，被設(shè)置位線BL和BLB的接觸孔的N+擴(kuò)散區(qū)FL230和FL240的層間膜用相對介電常數(shù)比層間膜130低的材料覆蓋。因此，不增加由位線BL和BLB引起的耦合電容，只增加由存儲節(jié)點(diǎn)NA和NB引起的耦合電容。
如以上所說明的那樣，按照實(shí)施例4的半導(dǎo)體存儲器，由于只用高介電常數(shù)材料形成構(gòu)成SRAM存儲單元的負(fù)載晶體管被形成的區(qū)域和驅(qū)動(dòng)晶體管被形成的區(qū)域這兩者的層間膜，故在被形成存取晶體管的區(qū)域中按原樣使用了低介電常數(shù)材料的層間膜，在該情況下，既可維持存取速度的高速性，與實(shí)施例3相比又可進(jìn)一步增加由存儲節(jié)點(diǎn)NA和NB引起的耦合電容，其結(jié)果是，可使抗軟錯(cuò)誤的性能提高。
實(shí)施例5.
接著，說明實(shí)施例5的半導(dǎo)體存儲器。實(shí)施例5的半導(dǎo)體存儲器的特征在于在圖1、圖4和圖18中示出的等效電路中，設(shè)置無助于存儲單元的存儲工作的虛設(shè)的MOS晶體管，通過將該虛設(shè)的MOS晶體管的柵連接到存儲節(jié)點(diǎn)NA和NB上，使存儲節(jié)點(diǎn)的電容增加，在該結(jié)構(gòu)中，用高介電常數(shù)材料來形成虛設(shè)的MOS晶體管的柵絕緣膜。
在此，說明對于圖1中示出的結(jié)構(gòu)、即用高介電常數(shù)材料形成了有助于存儲單元的存儲工作的PMOS晶體管P11和P12的柵絕緣膜的結(jié)構(gòu)，附加了虛設(shè)的MOS晶體管的情況的結(jié)構(gòu)。
圖13是實(shí)施例5的半導(dǎo)體存儲器的等效電路圖。再有，在圖13中，對與圖1共同的部分標(biāo)以同一符號，其說明從略。在圖13中示出的等效電路中，與圖1不同的是，具備PMOS晶體管PD1，其柵連接到存儲節(jié)點(diǎn)NB上，其漏連接到存儲節(jié)點(diǎn)NA上；以及PMOS晶體管PD2，其柵連接到存儲節(jié)點(diǎn)NA上，其漏連接到存儲節(jié)點(diǎn)NB上。
再有，這些PMOS晶體管PD1和PD2無助于存儲工作，通過對存儲節(jié)點(diǎn)NA和NB附加?xùn)烹娙莺吐╇娙?，使存儲?jié)點(diǎn)NA和NB的臨界電荷量增加，使抗軟錯(cuò)誤的性能提高了。
特別是，在圖13的等效電路圖中，與PMOS晶體管P11和P12的柵絕緣膜相同，用高介電常數(shù)材料形成了該虛設(shè)的PMOS晶體管PD1和PD2的柵絕緣膜，進(jìn)一步提高了由實(shí)施例1得到的效果。
圖14是示出與圖13中示出的等效電路對應(yīng)的SRAM存儲單元的布局結(jié)構(gòu)例的圖。再有，圖14中示出的布局結(jié)構(gòu)圖除了下面2點(diǎn)外，與圖2中示出的布局結(jié)構(gòu)圖相同，第1，PMOS晶體管PD1共有作為PMOS晶體管P11的漏區(qū)的P+擴(kuò)散區(qū)FL110作為漏區(qū)，PMOS晶體管PD2共有作為PMOS晶體管P12的漏區(qū)的P+擴(kuò)散區(qū)FL120作為漏區(qū)，第2，利用形成PMOS晶體管P11和NMOS晶體管N1的柵區(qū)用的共同的多晶硅布線層PL110形成PMOS晶體管PD1的柵區(qū)，利用形成PMOS晶體管P12和NMOS晶體管N2的柵區(qū)用的共同的多晶硅布線層PL120形成PMOS晶體管PD2的柵區(qū)。
此外，在圖14中，使用高介電常數(shù)材料的部分是多晶硅布線層PL110和PL120的構(gòu)成部分中位于N阱區(qū)NW內(nèi)的部分的下層部。再有，由于PMOS晶體管PD1和PD2的柵絕緣膜的具體的形成方法與在實(shí)施例1中已說明的PMOS晶體管P11和P12的柵絕緣膜的形成方法相同，故在此省略其說明。
圖15是圖14中示出的SRAM存儲單元布局的A-A’線的剖面圖。在圖15中，用與PMOS晶體管P11和P12的柵絕緣膜121相同的高介電常數(shù)材料形成了在N阱區(qū)NW上形成的虛設(shè)的PMOS晶體管PD1和PD2的柵絕緣膜123。再有，由于形成了NMOS晶體管N1～N4的P阱區(qū)PW的B-B’線的剖面圖與圖21中示出的相同，故在此省略其說明。
如以上所說明的那樣，按照實(shí)施例5的半導(dǎo)體存儲器，由于除了構(gòu)成SRAM存儲單元的負(fù)載晶體管外，即使對于為了使存儲節(jié)點(diǎn)NA和NB的電容增加而至少將柵連接到存儲節(jié)點(diǎn)NA和NB上的虛設(shè)的PMOS晶體管PD1和PD2，也用高介電常數(shù)材料形成其柵絕緣膜，故可進(jìn)一步使其柵與襯底之間的電容增加。由此，可進(jìn)一步增加在存儲節(jié)點(diǎn)NA和NB的保持?jǐn)?shù)據(jù)發(fā)生反轉(zhuǎn)方面所必要的臨界電荷量，其結(jié)果是，可使抗軟錯(cuò)誤的性能提高。
再有，在上述的例子中，將連接到存儲節(jié)點(diǎn)NA和NB上的虛設(shè)的MOS晶體管定為PMOS晶體管PD1和PD2，但也可只是其一方，也可不是PMOS晶體管而是NMOS晶體管。
實(shí)施例6.
接著，說明實(shí)施例6的半導(dǎo)體存儲器。實(shí)施例6的半導(dǎo)體存儲器的特征在于在構(gòu)成2端口SRAM存儲單元的全部負(fù)載晶體管和驅(qū)動(dòng)晶體管中，使用了高介電常數(shù)材料作為柵絕緣膜。
圖16是實(shí)施例6的半導(dǎo)體存儲器的等效電路圖，是示出2端口SRAM存儲單元的等效電路的圖。在圖16中，PMOS晶體管P11和NMOS晶體管N11(或N15)構(gòu)成了第1CMOS倒相器，此外，PMOS晶體管P12和NMOS晶體管N12(或N16)構(gòu)成了第2CMOS倒相器，在這些第1和第2CMOS倒相器間以互補(bǔ)的方式連接了輸入輸出端子。
即，利用這些MOS晶體管P11、P12、N11、N12、N15和N16構(gòu)成了觸發(fā)電路，在圖16中，在既是上述的第1CMOS倒相器的輸出點(diǎn)又是第2CMOS倒相器的輸入點(diǎn)的存儲節(jié)點(diǎn)NA和既是第2CMOS倒相器的輸出點(diǎn)又是第1CMOS倒相器的輸入點(diǎn)的存儲節(jié)點(diǎn)NB上，可進(jìn)行數(shù)據(jù)的寫入和讀出。
此外，NMOS晶體管N3、N4、N7和N8分別具有存取柵的功能，將NMOS晶體管N3的柵連接到第1字線WL1上，將源連接到上述的存儲節(jié)點(diǎn)NA上，同時(shí)將漏連接到第1正相位線BL1上。此外，將NMOS晶體管N7的柵連接到第2字線WL2上，將源連接到存儲節(jié)點(diǎn)NA上，同時(shí)將漏連接到第2正相位線BL2上。
此外，將NMOS晶體管N4的柵連接到第1字線WL1上，將源連接到上述的存儲節(jié)點(diǎn)NB上，同時(shí)將漏連接到第1反相位線BLB1上。此外，將NMOS晶體管N8的柵連接到上述的第2字線WL2上，將源連接到存儲節(jié)點(diǎn)NB上，同時(shí)將漏連接到第2反相位線BLB2上。
即，利用第1字線WL1、第1正相位線BL1和第1反相位線BLB1的選擇，可讀出第1端口的保持?jǐn)?shù)據(jù)，利用第2字線WL2、第2正相位線BL2和第2反相位線BLB2的選擇，可讀出第2端口的保持?jǐn)?shù)據(jù)。
在此，圖16中示出的等效電路本身與現(xiàn)有的2端口SRAM存儲單元的電路沒有什么不同，但在實(shí)施例6的半導(dǎo)體存儲器中，在用實(shí)施例1中已說明的高介電常數(shù)材料形成了構(gòu)成其一的2端口SRAM存儲單元的PMOS晶體管P11和P12、NMOS晶體管N11、N12、N15和N16的各柵絕緣膜這一點(diǎn)上不同。
圖17是示出構(gòu)成實(shí)施例6的半導(dǎo)體存儲器的2端口SRAM存儲單元的布局結(jié)構(gòu)例的圖。如圖17中所示，在半導(dǎo)體襯底上形成的N型的阱區(qū)NW和P型的阱區(qū)PW上形成一個(gè)2端口SRAM存儲單元。而且，在同一N阱區(qū)NW內(nèi)形成在圖16的等效電路中示出的PMOS晶體管P11和P12，在同一P阱區(qū)PW內(nèi)形成NMOS晶體管N3、N4、N7、N8、N11、N12、N15和N16。
在圖17中，在圖5中示出的P阱區(qū)PW內(nèi)再形成N+擴(kuò)散區(qū)FL300、FL310、FL320、FL330和FL340，將這些N+擴(kuò)散區(qū)定為源區(qū)或漏區(qū)，示出形成了上述NMOS晶體管N7、N8、N15和N16的布局結(jié)構(gòu)例，但該結(jié)構(gòu)例與現(xiàn)有的2端口SRAM存儲單元的布局結(jié)構(gòu)的一例是同樣的，在此，省略說明其細(xì)節(jié)。
于是，在圖17中使用高介電常數(shù)材料的部分是多晶硅布線層PL110和PL120的構(gòu)成部分中位于N阱區(qū)NW內(nèi)和P阱區(qū)PW內(nèi)的部分的下層部。關(guān)于柵絕緣膜的具體的形成方法，由于如實(shí)施例2中已說明的那樣，故在此省略其說明。再有，在圖17中，形成高介電常數(shù)材料的絕緣膜的部分是區(qū)域E5的部分。
如以上說明的那樣，按照實(shí)施例6的半導(dǎo)體存儲器，即使對于通過設(shè)置將其柵分別連接到SRAM存儲單元的存儲節(jié)點(diǎn)NA和NB上的負(fù)載晶體管而構(gòu)成的2端口SRAM存儲單元，也在全部負(fù)載晶體管和驅(qū)動(dòng)晶體管中使用高介電常數(shù)材料作為柵絕緣膜，由此，可得到與實(shí)施例2同樣的效果。
如以上已說明的那樣，按照本發(fā)明，由于使用相對介電常數(shù)高的材料作為有助于增加存儲節(jié)點(diǎn)的電容的負(fù)載晶體管的柵絕緣膜，故可使存儲節(jié)點(diǎn)的電容增加并增加臨界電荷量，結(jié)果起到使抗軟錯(cuò)誤的性能提高的效果。
按照本發(fā)明的下一個(gè)方面，由于除了有助于增加存儲節(jié)點(diǎn)的電容的負(fù)載晶體管的柵絕緣膜外，對于有助于增加存儲節(jié)點(diǎn)的電容的驅(qū)動(dòng)晶體管的柵絕緣膜也使用相對介電常數(shù)高的材料，故可使存儲節(jié)點(diǎn)的電容增加并進(jìn)一步增加臨界電荷量，結(jié)果起到使抗軟錯(cuò)誤的性能提高的效果。
按照本發(fā)明的下一個(gè)方面，即使在用共同的電極布線層導(dǎo)電性地連接了負(fù)載晶體管的柵與驅(qū)動(dòng)晶體管的柵的布局結(jié)構(gòu)中，也起到能得到上述的發(fā)明的效果的效果。
按照本發(fā)明的下一個(gè)方面，可起到下述的效果即使在將虛設(shè)的MOS晶體管的柵連接到存儲節(jié)點(diǎn)上的存儲單元的結(jié)構(gòu)中，也起到能得到上述的發(fā)明的效果的效果。
按照本發(fā)明的下一個(gè)方面，可起到下述的效果即使在將虛設(shè)的MOS晶體管的柵連接到存儲節(jié)點(diǎn)上的存儲單元的結(jié)構(gòu)、且是用共同的電極布線層導(dǎo)電性地連接了該虛設(shè)的MOS晶體管的柵與負(fù)載晶體管的柵或驅(qū)動(dòng)晶體管的柵的布局結(jié)構(gòu)中，也起到能得到上述的發(fā)明的效果的效果。
按照本發(fā)明的下一個(gè)方面，通過使形成了存儲節(jié)點(diǎn)的區(qū)域的層間膜的相對介電常數(shù)成為與其它的區(qū)域的層間膜的相對介電常數(shù)不同的值，改變了存儲節(jié)點(diǎn)間的耦合電容，起到能控制抗軟錯(cuò)誤的性能的效果。
按照本發(fā)明的下一個(gè)方面，通過使形成了存儲節(jié)點(diǎn)的區(qū)域的層間膜的相對介電常數(shù)成為比其它的區(qū)域的層間膜的相對介電常數(shù)大的值，增加了存儲節(jié)點(diǎn)間的耦合電容，起到能提高抗軟錯(cuò)誤的性能的效果。
按照本發(fā)明的下一個(gè)方面，由于即使在形成了存儲節(jié)點(diǎn)的區(qū)域中也只用相對介電常數(shù)高的材料形成晶體管元件被形成的N阱區(qū)上的層間膜，故起到能將價(jià)格較高的高介電常數(shù)材料的利用區(qū)域限制于最低限度的效果。
按照本發(fā)明的下一個(gè)方面，由于即使在形成了存儲節(jié)點(diǎn)的區(qū)域中也只用相對介電常數(shù)高的材料形成晶體管元件被形成的P阱區(qū)上的層間膜，故起到能將價(jià)格較高的高介電常數(shù)材料的利用區(qū)域限制于最低限度的效果。
按照本發(fā)明的下一個(gè)方面，由于即使在形成了存儲節(jié)點(diǎn)的區(qū)域中也只用相對介電常數(shù)高的材料形成被配置在從形成了晶體管元件的區(qū)域的上表面到金屬布線層為止的區(qū)間內(nèi)的層間膜，故起到能將價(jià)格較高的高介電常數(shù)材料的利用區(qū)域限制于最低限度的效果。
權(quán)利要求
1.一種半導(dǎo)體存儲器，具備下述部分而構(gòu)成第1倒相器，包含第1導(dǎo)電型的第1MOS晶體管和與上述第1導(dǎo)電型不同的第2導(dǎo)電型的第2MOS晶體管而構(gòu)成，同時(shí)將輸出點(diǎn)定為第1存儲節(jié)點(diǎn)，將輸入點(diǎn)定為第2存儲節(jié)點(diǎn)；第2倒相器，包含上述第1導(dǎo)電型的第3MOS晶體管和與上述第2導(dǎo)電型的第4MOS晶體管而構(gòu)成，同時(shí)將輸出點(diǎn)連接到上述第2存儲節(jié)點(diǎn)上，將輸入點(diǎn)連接到上述第1存儲節(jié)點(diǎn)上；上述第2導(dǎo)電型的第5MOS晶體管，其漏連接到上述第1存儲節(jié)點(diǎn)上，其源連接到一對位線的一方上，其柵連接到字線上；以及上述第2導(dǎo)電型的第6MOS晶體管，其漏連接到上述第2存儲節(jié)點(diǎn)上，其源連接到一對位線的另一方上，其柵連接到上述字線上，其特征在于上述第1MOS晶體管和上述第3MOS晶體管的柵絕緣膜的相對介電常數(shù)比上述第5MOS晶體管和上述第6MOS晶體管的柵絕緣膜的相對介電常數(shù)高。
2.如權(quán)利要求1中所述的半導(dǎo)體存儲器，其特征在于上述第2MOS晶體管和上述第4MOS晶體管的柵絕緣膜的相對介電常數(shù)比上述第5MOS晶體管和上述第6MOS晶體管的柵絕緣膜的相對介電常數(shù)高。
3.如權(quán)利要求2中所述的半導(dǎo)體存儲器，其特征在于用第1電極布線層導(dǎo)電性地連接上述第1MOS晶體管的柵與上述第2MOS晶體管的柵，用第2電極布線層導(dǎo)電性地連接上述第3MOS晶體管的柵與上述第4MOS晶體管的柵。
4.如權(quán)利要求1、2或3中所述的半導(dǎo)體存儲器，其特征在于具備其柵連接到上述第1存儲節(jié)點(diǎn)或上述第2存儲節(jié)點(diǎn)上的第7MOS晶體管，上述第7MOS晶體管的柵絕緣膜的相對介電常數(shù)比上述第5MOS晶體管和上述第6MOS晶體管的柵絕緣膜的相對介電常數(shù)高。
5.如權(quán)利要求4中所述的半導(dǎo)體存儲器，其特征在于用共同的電極布線層將上述第7MOS晶體管的柵與上述第1MOS晶體管的柵、上述第2MOS晶體管的柵、上述第3MOS晶體管的柵或上述第4MOS晶體管的柵導(dǎo)電性地連接。
6.一種半導(dǎo)體存儲器，具備下述部分而構(gòu)成在同一芯片內(nèi)用半導(dǎo)體層形成的多個(gè)晶體管元件區(qū)域；以及在上述晶體管元件區(qū)域的上部層疊了多個(gè)金屬布線層和層間膜而形成的布線區(qū)域，其特征在于在上述晶體管元件區(qū)域上層疊的層間膜的規(guī)定的部分的相對介電常數(shù)與上述規(guī)定的部分以外的層間膜的的相對介電常數(shù)不同。
7.如權(quán)利要求6中所述的半導(dǎo)體存儲器，其特征在于上述規(guī)定的部分是上述多個(gè)晶體管元件區(qū)域中構(gòu)成存儲單元的晶體管元件區(qū)域上的區(qū)域，該規(guī)定的部分的相對介電常數(shù)比上述規(guī)定的部分以外的層間膜的的相對介電常數(shù)大。
8.如權(quán)利要求7中所述的半導(dǎo)體存儲器，其特征在于上述規(guī)定的部分位于形成上述晶體管元件的N阱區(qū)上。
9.如權(quán)利要求7中所述的半導(dǎo)體存儲器，其特征在于上述規(guī)定的部分位于形成上述晶體管元件的P阱區(qū)上。
10.如權(quán)利要求7、8或9中所述的半導(dǎo)體存儲器，其特征在于上述規(guī)定的部分位于構(gòu)成上述晶體管元件的最上層與起到與該晶體管元件導(dǎo)電性的連接的作用的金屬布線層之間的層上。
全文摘要
本發(fā)明的課題是得到使抗軟錯(cuò)誤的性能提高的半導(dǎo)體存儲器。在構(gòu)成SRAM存儲單元的PMOS晶體管P1和P12中,使用高介電常數(shù)材料來形成其柵絕緣膜。由此,使存儲節(jié)點(diǎn)NA和NB的電容增加,使軟錯(cuò)誤發(fā)生的概率下降。
文檔編號H01L27/11GK1389926SQ0211883
公開日2003年1月8日 申請日期2002年4月29日 優(yōu)先權(quán)日2001年5月31日
發(fā)明者新居浩二, 五十嵐元繁 申請人:三菱電機(jī)株式會(huì)社