專利名稱：垂直型半導(dǎo)體可變電阻裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體裝置，特別有關(guān)于一種垂直型半導(dǎo)體可變電阻裝置及其制造方法，可使用較小的電路面積完成與電晶體雷同的功能。


圖1A及圖1B顯示了淺溝隔絕法中可能形成的半導(dǎo)體裝置剖面圖。
在圖1A中在使用N通道區(qū)域的基底1中出現(xiàn)了四個由溝槽111a-111d及填滿該些溝槽的氧化矽層112所組成的淺溝隔離層11a-11d。這些淺溝隔離層11a-11d是用以將每一個元件所使用的主動區(qū)(Active Area)隔離開來，以在每一個元件間提供適當?shù)慕^緣。由于每一個相互絕緣的CMOS元件，其閘極與源、汲極的相對位置并沒有一定的關(guān)系，在三個元件之間可能出現(xiàn)如圖1A中所示的位置關(guān)系，即某一元件的閘極12下方的通道區(qū)與其他兩個元件的源/汲極區(qū)13、14相鄰。此種情形在大于0.13μm以上的制程中，淺溝隔離層11a-11d仍然能夠提供適當?shù)母綦x而使此三個元件不會相互干擾。
圖1B則顯示了在使用P通道區(qū)域中的剖面圖。同樣地，基底1中出現(xiàn)了四個由溝槽111e-111h及填滿該些溝槽的氧化矽層112所組成的淺溝隔離層11e-11h。這些淺溝隔離層11e-11h是用以將每一個元件所使用的主動區(qū)隔離開來，以在每一個元件間提供適當?shù)慕^緣。由于每一個相互絕緣的CMOS元件，其閘極與源、汲極的相對位置并沒有一定的關(guān)系，在三個元件之間可能出現(xiàn)如圖1B中所示的位置關(guān)系，即某一元件的閘極15下方的通道區(qū)與其他兩個元件的源/汲極區(qū)16、17相鄰。此種情形在大于0.13μm以上的制程中，淺溝隔離層11e-11h仍然能夠提供適當?shù)母綦x而使此三個元件不會相互干擾。
然而，在小于0.13μm以下的制程中，由于淺構(gòu)隔離的間距已經(jīng)縮小至約0.1μm以下，使得其隔離的效果開始產(chǎn)生減退，而會有電場穿隧(fieldpenetration)的問題產(chǎn)生，意即在圖1A或圖1B中，摻雜區(qū)13、14或16、17與閘極12或15下方通道區(qū)間的電位差可能產(chǎn)生一穿過淺溝隔離層11b、11c或11f、11g的電場而在閘極12或15下方生成一空乏區(qū)，發(fā)生元件相互干擾的情形。更甚者，閘極12或15邊緣與閘極下方區(qū)域間的電位差所產(chǎn)生的電場亦會使此種現(xiàn)象更加嚴重。
在傳統(tǒng)上，此種電場穿隧的現(xiàn)象是被視為必須消除的，如J.H.Sim，J.K.Lee及K.Kim所揭露的[High-perforance cell transistor design usingmetallic shield embedded shallow trench isolation for Gbit generationDRAM‘s]，IEEE Transaction on Electron Devices，Vol.46，No.6，p.1212-1217，1999。其中是利用在淺溝中的襯氧化層(linear oxide)形成后，再形成一接地的金屬層，來加強絕緣的效果。然而，并未正面利用此種電場穿隧的現(xiàn)象設(shè)計新的電路元件。
本發(fā)明的第一目的在于提供一種垂直型半導(dǎo)體可變電阻裝置，包括一基底、一絕緣層、一第一及第二摻雜區(qū)?；拙哂幸粶喜邸＝^緣層填滿該基底的溝槽。第一及第二摻雜區(qū)分別位于該溝槽的兩側(cè)。其中，該第一摻雜區(qū)具有一控制電位，該第二摻雜區(qū)與該基底間的一電阻受該控制電位的影響而產(chǎn)生變化。
本發(fā)明的第二目的在于提供一種垂直型半導(dǎo)體可變電阻裝置的制造方法，包括以下步驟。提供一基底。在該基底中形成一溝槽。形成一絕緣層填滿該基底的溝槽。在該溝槽兩側(cè)形成一第一及第二摻雜區(qū)。其中，該第一摻雜區(qū)具有一控制電位，請第二摻雜區(qū)與該基底間的一電阻受該控制電阻的影響而產(chǎn)生變化。
本發(fā)明的第三目的在于提供一種參考電壓產(chǎn)生器，包括一基底、一絕緣層、第一、第二、第三、第四、第五摻雜區(qū)、一差動放大器、一第一及第二電流源?；拙哂幸贿B接至一第一電位的一井區(qū)，具在該井區(qū)中具有一第一、第二及第三溝槽。絕緣層分別填滿該第一、第二及第三溝槽。第一、第二、第三、第四及第五摻雜區(qū)，分別形成于第一溝槽的一側(cè)、第一與第二溝槽之間、第二與第三溝槽之間、第三溝槽一側(cè)及該第一摻雜區(qū)下方，且該第一摻雜區(qū)連接接收一第二電位。差動放大器的兩輸入端分別與該第二及第三摻雜區(qū)電性連接，輸出端則與該第四摻雜區(qū)電性連接。第一及第二電流源則分別連接于一第三電位與該差動放大器兩輸入端之間。
本發(fā)明的第四目的在于提供一種參考電壓產(chǎn)生器，包括一基底、一絕緣層、一第一、第二、第三、第四、第五摻雜區(qū)、一差動放大器、一第一及第二電流源?；拙哂幸坏谝?、第二及第三溝槽，連接接收一第一電位。絕緣層分別填滿該第一、第二及第三溝槽。第一、第二、第三、第四及第五摻雜區(qū)分別形成于第一溝槽的一側(cè)、第一與第二溝槽之間、第二與第三溝槽之間、第三溝槽一側(cè)及該第一摻雜區(qū)下方，且該第一摻雜區(qū)連接接收一第二電位。差動放大器的兩輸入端分別與該第二及第三摻雜區(qū)電性連接，輸出端則與該第四摻雜區(qū)電性連接。第一及第二電流源，分別連接于一第三電位與該差動放大器兩輸入端之間。
藉此，本發(fā)明利用淺溝隔離層的電場穿隧現(xiàn)象而可以藉由溝槽旁的摻雜區(qū)電位來控制溝槽另一側(cè)區(qū)域內(nèi)的電阻值，形成一可變電阻裝置而可以應(yīng)用于類比電路中；同時，若將此可變電阻裝置的變化率設(shè)計在很高時，其表現(xiàn)即類似一電晶體開關(guān)，而可以應(yīng)用于邏輯電路中。
561、562、661、662——電流源。
圖2A至圖2K顯示本發(fā)明一實施例的制造流程。
首先，如圖2A所示，提供一P型矽基底21。
接著，如圖2B所示，在P型矽基底21上形成一墊氧化層(Pad Oxide)22及一氮化層(Si3N4)23。
然后，如圖2C所示，對氮化層23、氧化層22及基底21進行蝕刻，而在基底21中形成溝槽24a-24i。
再者，如圖2D所示，繼續(xù)對溝槽24b-24i進行蝕刻，使其深度較溝槽24a為深。
接著，如圖2E所示，在溝槽24a-24i中形成填滿該些溝槽的氧化矽層25。溝槽24a-24i及填入其中的氧化矽層25共同形成淺溝隔離層而定義出元件所在的主動區(qū)。
然后，如圖2F所示，在基底21中形成N型井區(qū)26，使兩個溝槽24a及溝槽24b-24e位于N型井區(qū)26之中。
再者，如圖2G所示，在溝槽24c與24d之間，以及溝槽24g與24h之間的基底21中，分別形成一N型及P型淡摻雜區(qū)271及272。
接著，如圖2H所示，進行傳統(tǒng)CMOS閘極的形成步驟，即在基底21上形成一閘極氧化層28，之后再于閘極氧化層28上沉積一多晶矽層29做為閘極之用。
然后，如圖2I所示，繼續(xù)進行傳統(tǒng)CMOS的制作步驟，即以閘極29為遮罩，使用離子植入法在基底21中形成N型淡摻雜區(qū)301及P型淡摻雜區(qū)302，并在閘極29兩側(cè)形成分離子(spacer)31。
再者，如圖2J所示，再以離子植入法在基底21中形成N型濃摻雜區(qū)303及P型濃摻雜區(qū)304，而形成兩個P、N型MOS的源/汲極，同時，亦在溝槽24b與24c、溝槽24d與24e溝槽24f與24g、以及溝槽24h與24i間的基底21中形成P型濃摻雜區(qū)305與N型濃摻雜區(qū)306。
最后，如圖2K所示，再于溝槽24b與24C、溝槽24d與24e、溝槽24f與24g、以及溝槽24h與24i間的基底21中打入深度更深的P型濃摻雜區(qū)305與N型濃摻雜區(qū)306。
由上述可知，在本實施例中，配合傳統(tǒng)CMOS的制程即可形成如圖3所示的垂直型可變電阻裝置。以下將配合圖3說明此裝置的操作。
如圖3所示，在N型摻雜區(qū)271與N型井區(qū)26、以及P型摻雜區(qū)272與P型基底21之間分別具有一寄生電阻Rn與Rp，意即在端點Xn與Ynw及Xp與Ypsub之間分別具有電阻Rn與Rp。濃摻雜區(qū)305及306則分別接收一電位Vp及Vn。由于Vp及Vn的電位會產(chǎn)生一電場穿越溝槽24c、24d、24g、24h與氧化層25所形成的淺溝隔離層，因此在溝槽24C、24d及溝槽24g、24h之間的側(cè)壁會出現(xiàn)空乏區(qū)(depletion region)321與322?？辗^(qū)321及322的大小即可用以控制電阻Rn與Rp的大小，意即Vp與Vn是控制電阻Rn與Rp大小的控制電位。另外，藉由控制電阻Rn與Rp所在區(qū)域的摻雜濃度亦可以調(diào)整其電阻值的變化率。
另外，在上述的實施例中，將P型濃摻雜區(qū)305更換為N型濃摻雜區(qū)且將N型濃摻雜區(qū)306更模為P型濃摻雜區(qū)，并在第2K圖中于濃摻雜區(qū)305與306下方的井區(qū)26與基底21中分別額外形成一P型及N型摻雜區(qū)307、308，做為濃摻雜區(qū)305、306與N型井區(qū)26及基底21間的隔離，同時給予電阻Rn與Rp所在區(qū)域一適當?shù)膿诫s濃度，得到一高電阻變化率，如此即可以上述的可變電阻裝置形成一與電晶體有同樣功能的開關(guān)裝置，如圖4A及4B所示。以下將配合4A及4B圖說明此裝置的操作。
如圖4A所示，當Vn的電位小于端點Ynw的電位，及Vp的電位大于端點Ypsub的電位時，會使溝槽24c、24d及溝槽24g、24h間的側(cè)壁出現(xiàn)空乏區(qū)(depletion region)321與322。由于圖4A中的可變電阻裝置具有一高電阻變化率，此時將使端點Xn、Ynw及端點Xp、Ypsub之間電阻非常大而近似于斷路。
如圖4B所示，當Vn的電位大于端點Ynw的電位，及Vp的電位小于端點Ypsub的電位時，會使溝槽24c、24d及溝槽24g、24h間的側(cè)壁出現(xiàn)聚積區(qū)(accumulation region)323與324。聚積區(qū)323與324的產(chǎn)生由于穿隧電場將電子或電洞吸引至溝槽側(cè)壁所造成，此區(qū)域具有非常良好的導(dǎo)電性。因此，使端點Xn、Ynw及端點Xp、Ypsub間的電阻非常小而近似于短路。
由上述可知，本實施例中的可變電阻裝置在適當修改摻雜區(qū)的電性及電阻區(qū)域的摻雜濃度后，可成為一類似電晶體的可控制開關(guān)裝置，使用Vn或Vp作為控制電位，決定電路路徑的導(dǎo)通與斷開。
此外，由于本發(fā)明中的可變電阻裝置可具有類似電晶體的特性，因此可將其用于參考電壓產(chǎn)生器中。
圖5A及5B顯示了本發(fā)明一實施例中的參考電壓產(chǎn)生器。其中，圖5B是圖5A的等效電路圖。
參考電壓產(chǎn)生器包括一P型基底51、一N型井區(qū)52、五個淺溝隔離層53a-53e、三個N型摻雜區(qū)541-543、二個P型摻雜區(qū)544、545、一差動放大器55及兩個電流源561、562。其中，基底51是連接至電位Vss，井區(qū)52連接至電位Vcc，摻雜區(qū)541接地，兩個電流源561、562分別連接于差動放大器55的正、負輸入端與電位Vss之間。差動放大器的正、負輸入端亦分別連接至N型摻雜區(qū)542與543。P型摻雜區(qū)544則連接至差動放大器55的輸出端。在井區(qū)52中具有四個寄生電阻Rv1、Rv2、Rnw1、Rnw2。P型摻雜區(qū)545是用以電性隔離摻雜區(qū)541與井區(qū)52。
在圖5A中，P型基底51、N型井區(qū)52、五個淺溝隔離層53a-53e、三個N型摻雜區(qū)541-543及P型摻雜區(qū)544共同構(gòu)成了兩個高電阻變化率的可變電阻裝置，其等效電路如圖5B所示，以下配合圖5B說明其操作。
由于有電流源561提供一電流流經(jīng)可變電阻裝置Rv1，且其控制電位為零(接地)，使得差動放大器55正輸入端與其控制電位端的電位差應(yīng)等于使可變電阻裝置Rv1成導(dǎo)通狀態(tài)的電位差(意即使圖5A中的聚積區(qū)57產(chǎn)生的電位差)，若此電位差為Vtacn，則V+＝-Vtacn＝V-。另外，電流源562亦產(chǎn)生一流經(jīng)可變電阻裝置Rv2的電流，因此差動放大器55的負輸入端與其控制電位端，即Vo，亦具有一使可變電阻裝置Rv2成導(dǎo)通狀態(tài)的電位差，若此電位差為Vtacp，則Vo＝V-十Vtacp。將V-＝-Vtacn代入上式，得到Vo＝Vtacp-Vtacn。此Vo的電壓值由于是兩個可變電阻裝置中使聚積區(qū)產(chǎn)生的臨界電壓值的差，因此可做為一固定的參考電壓之用。同時，由于在結(jié)構(gòu)上是呈垂直型而較傳統(tǒng)使用FET電晶體需要較少的接觸窗與連線，所以使用的電路面積較小，且由于輸出的參考電壓Vo是利用兩個平帶電位(flat-band voltage)的差值產(chǎn)生，所以亦較傳統(tǒng)參考電壓器不受溫度影響而變化。
圖6A及圖6B則顯示了本發(fā)明另一實施例中的參考電壓產(chǎn)生器。其中，圖6B圖是圖6A的等效電路圖。
參考電壓產(chǎn)生器包括一P型基底61、五個淺溝隔離層63a-63e、三個P型摻雜區(qū)641-643、二個N型摻雜區(qū)644、645、一差動放大器65及兩個電流源661、662。其中，基底61是連接至電位Vss，摻雜區(qū)641接地，兩個電流源661、662分別連接于差動放大器65的正、負輸入端與電位Vcc之間。差動放大器65的正、負輸入端亦分別連接至P型摻雜區(qū)642與643。N型摻雜區(qū)644則連接至差動放大器65的輸出端。在基底61中具有四個寄生電阻Rv1、Rv2、Rnw1、Rnw2。N型摻雜區(qū)645是用以電性隔離摻雜區(qū)641與基底61。
在圖6A中，P型基底61、五個淺溝隔離層63a-63e、三個P型摻雜區(qū)641-643及N型摻雜區(qū)644共同構(gòu)成了兩個高電阻變化率的可變電阻裝置，其等效電路如圖6B所示，以下配合圖6B說明其操作。
由于有電流源661提供一電流流經(jīng)可變電阻裝置Rv1，且其控制電位為零(接地)，使得差動放大器65正輸入端與其控制電位端的電位差應(yīng)等于使可變電阻裝置Rv1成導(dǎo)通狀態(tài)的電位差(意即使圖6A中的聚積區(qū)67產(chǎn)生的電位差)，若此電位差為Vtacp，則V+＝-Vtacp＝V-。另外，電流源662亦產(chǎn)生一流經(jīng)可變電阻裝置Rv2的電流，因此差動放大器65的負輸入端與其控制電位端，即Vo，亦具有一使可變電阻裝置Rv2成導(dǎo)通狀態(tài)的電位差，若此電位差為Vtacn，則Vo＝V-+Vtacn。將V-＝-Vtacp帶入上式，得到Vo＝Vtacn-Vtacp。同樣地，此Vo的電壓值由于是兩個可變電阻裝置中使聚積區(qū)產(chǎn)生的臨界電壓值的差，因此可做為一固定的參考電壓之用。同時，由于在結(jié)構(gòu)上是呈垂直型而較系統(tǒng)使用FET電晶體需要較少的接觸窗與連線，所以使用的電路面積較小，且由于輸出的參考電壓Vo是利用兩個平帶電位(flat-band voltage)的差值產(chǎn)生，所以亦較傳統(tǒng)參考電壓器不受溫度影響而變化。
圖5A、5B及6A、6B中的參考電壓產(chǎn)生器亦可以在將電位Vss與Vcc互換、電流源561、562、661、662的方向反轉(zhuǎn)而得到具有相同功能的參考電壓產(chǎn)生器，此種參考電壓產(chǎn)生器是操作于飽和區(qū)(Saturation region)內(nèi)。詳細的結(jié)構(gòu)與操作此處不再贅述。
綜合上述，本發(fā)明利用淺溝隔離層的電場穿隧效應(yīng)設(shè)計出了一種垂直型的可變電阻裝置，可經(jīng)由一控制電位來控制兩端點間的電阻值，并且當給予電阻區(qū)適當?shù)膿诫s濃度后可呈現(xiàn)一極端的高電阻變化率，而可進一步提供類似電晶體的開關(guān)功能，將此可變電阻裝置應(yīng)用于參考電壓產(chǎn)生器中取代傳統(tǒng)的FET電晶體時，不但可因其垂直結(jié)構(gòu)而節(jié)省電路面積，亦具有較不易受溫度影響而產(chǎn)生電壓變化的特性。
雖然本發(fā)明已以一較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視后附的權(quán)利要求書所界定者為準。
權(quán)利要求
1.一種垂直型半導(dǎo)體可變電阻裝置，包括一基底，具有一溝槽；一絕緣層，填滿該基底的溝槽；以及一第一及第二摻雜區(qū)，分別位于該溝槽的兩側(cè)；其中，該第一摻雜區(qū)具有一控制電位，該第二摻雜區(qū)與該基底間的一電阻受該控制電位的影響而產(chǎn)生變化。
2.如權(quán)利要求1所述的垂直型半導(dǎo)體可變電阻裝置，其中該絕緣層是一具有高k值的絕緣層。
3.如權(quán)利要求1所述的垂直型半導(dǎo)體可變電阻裝置，其中該控制電位使該基底中產(chǎn)生一空乏區(qū)而使該第二摻雜區(qū)與該基底間的電阻增大。
4.如權(quán)利要求1所述的垂直型半導(dǎo)體可變電阻裝置，其中該控制電位使該基底中產(chǎn)生一聚積區(qū)而使該第二摻雜區(qū)與該基底間的電阻減小。
5.如權(quán)利要求1所述的垂直型半導(dǎo)體可變電阻裝置，其中更包括一第三摻雜區(qū)，位于該第一摻雜區(qū)下方。
6.如權(quán)利要求5所述的垂直型半導(dǎo)體可變電阻裝置，其中該基底是一P型基底，該第一、第二摻雜區(qū)是一P型摻雜區(qū)，該第三摻雜區(qū)是一N型摻雜區(qū)。
7.如權(quán)利要求1所述的垂直型半導(dǎo)體可變電阻裝置，其中更包括一井區(qū)，形成于該基底中，該溝槽及該第一、第二摻雜區(qū)均位于該井區(qū)之中。
8.如權(quán)利要求7所述的垂直型半導(dǎo)體可變電阻裝置，其中該基底是一P型基底，該第一、第二摻雜區(qū)是一P型摻雜區(qū)，該井區(qū)系一N型井區(qū)。
9.如權(quán)利要求7所述的垂直型半導(dǎo)體可變電阻裝置，其中更包括一第三摻雜區(qū)，位于該第一摻雜區(qū)下方。
10.如權(quán)利要求9所述的垂直型半導(dǎo)體可變電阻裝置，其中該基底是一P型基底，該第一、第三摻雜區(qū)是一N型摻雜區(qū)，該第三摻雜區(qū)是一P型摻雜區(qū)，該井區(qū)是一N型井區(qū)。
11.一種垂直型半導(dǎo)體可變電阻裝置的制造方法，包括以下步驟提供一基底；在該基底中形成一溝槽；形成一絕緣層填滿該基底的溝槽；以及在該溝槽兩側(cè)形成一第一及第二摻雜區(qū)；其中，該第一摻雜區(qū)具有一控制電位，該第二摻雜區(qū)與該基底間的一電阻受該控制電位的影響而產(chǎn)生變化。
12.如權(quán)利要求10所述的垂直型半導(dǎo)體可變電阻裝置的制造方法，其中該絕緣層是一具有高k值的絕緣層。
13.如權(quán)利要求10所述的垂直型半導(dǎo)體可變電阻裝置的制造方法，其中更包括以下步驟在該第一摻雜區(qū)下方的該基底中形成一第三摻雜區(qū)。
14.如權(quán)利要求13所述的垂直型半導(dǎo)體可變電阻裝置的制造方法，其中該基底是一P型基底，該第一、第二摻雜區(qū)是一P型摻雜區(qū)，該第三摻雜區(qū)是一N型摻雜區(qū)。
15.如權(quán)利要求10所述的垂直型半導(dǎo)體可變電阻裝置的制造方法，其中更包括以下步驟在該基底中形成一井區(qū)，使該溝槽及該第一、第二摻雜區(qū)均位于該井區(qū)之中。
16.如權(quán)利要求15所述的垂直型半導(dǎo)體可變電阻裝置的制造方法，其中該基底是一P型基底，該第一、第二摻雜區(qū)是一P型摻雜區(qū)，該井區(qū)是一N型井區(qū)。
17.如權(quán)利要求15所述的垂直型半導(dǎo)體可變電阻裝置的制造方法，其中更包括以下步驟在該第一摻雜區(qū)下方的該井區(qū)中形成一第三摻雜區(qū)。
18.如權(quán)利要求17所述的垂直型半導(dǎo)體可變電阻裝置的制造方法，其中該基底是一P型基底，該第一、第二摻雜區(qū)是一N型摻雜區(qū)，該第三摻雜區(qū)是一P型摻雜區(qū)，該井區(qū)是一N型井區(qū)。
19.一種參考電壓產(chǎn)生器，包括一基底，具有一連接至一第一電位的井區(qū)，且在該井區(qū)中具有一第一、第二及第三溝槽；一絕緣層，分別填滿該第一、第二及第三溝槽；一第一、第二、第三、第四及第五摻雜區(qū)，分別形成于第一溝槽的一側(cè)、第一與第二構(gòu)榜之間、第二與第三溝槽之間、第三溝槽一側(cè)及該第一摻雜區(qū)下方，且該第一摻雜區(qū)連接接收一第二電位；一差動放大器，兩輸入端分別與該第二及第三摻雜區(qū)電性連接，輸出端則與該第四摻雜區(qū)電性連接；以及一第一及第二電流源，分別連接于一第三電位與該差動放大器兩輸入端之間。
20.如權(quán)利要求19所述的參考電壓產(chǎn)生器，其中該絕緣層是一具有高k值的絕緣層。
21.如權(quán)利要求19所述的參考電壓產(chǎn)生器，其中該基底是一P型基底，該井區(qū)是一N型井區(qū)，該第一、第二及第三摻雜區(qū)為N型摻雜區(qū)，該第四及第五摻雜區(qū)為P型摻雜區(qū)。
22.一種參考電壓產(chǎn)生器，包括一基底，具有一第一、第二及第三溝槽，連接接收一第一電位；一絕緣層，分別填滿該第一、第二及第三溝槽；一第一、第二、第三、第四及第五摻雜區(qū)，分別形成于第一溝槽的一側(cè)、第一與第二溝槽之間、第二與第三溝槽之間、第三溝槽一側(cè)及該第一摻雜區(qū)下方，且該第一摻雜區(qū)連接接收一第二電位；一差動放大器，兩輸入端分別與該第二及第三摻雜區(qū)電性連接，輸出端則與該第四摻雜區(qū)電性連接；以及一第一及第二電流源，分別連接于一第三電位與該差動放大器兩輸入端之間。
23.如權(quán)利要求22所述的參考電壓產(chǎn)生器，其中該絕緣層是一具有高k值的絕緣層。
24.如權(quán)利要求22所述的參考電壓產(chǎn)生器，其中該基底是一P型基底，該第一、第二、第三摻雜區(qū)為P型摻雜區(qū)，該第四及第五摻雜區(qū)為N型摻雜區(qū)。
全文摘要
本發(fā)明提供一種垂直型半導(dǎo)體可變電阻裝置，包括一基底、一絕緣層、一第一及第二摻雜區(qū)。其中，基底具有一溝槽。絕緣層則填滿基底的溝槽。第一及第二摻雜區(qū)分別位于該溝槽的兩側(cè)。第一摻雜區(qū)具有一控制電位，第二摻雜區(qū)與基底間的一電阻受控制電位的影響而產(chǎn)生變化。另外，本發(fā)明亦提供一利用此垂直型半導(dǎo)體可變電阻裝置而設(shè)計的參考電壓產(chǎn)生器，可具有較佳的電壓穩(wěn)定度。
文檔編號H01L21/76GK1441478SQ0210519
公開日2003年9月10日 申請日期2002年2月26日 優(yōu)先權(quán)日2002年2月26日
發(fā)明者季明華 申請人:臺灣積體電路制造股份有限公司