專利名稱：雙擺幅式電荷恢復(fù)低功耗電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于低功耗集成電路設(shè)計(jì)領(lǐng)域的電路，它是一種新型的半絕熱電路，特別是指一種雙擺幅式電荷恢復(fù)低功耗電路結(jié)構(gòu)。
P＝∑Ci·Vi2·fi1-4)絕熱電路技術(shù)的主要特點(diǎn)是它是電路級(jí)的降低電路功耗的一種技術(shù)，它采用脈沖電壓源為電路供電，而傳統(tǒng)CMOS電路采用的是直流電壓源供電，由于采用的是脈沖電壓源供電，它可以將電源向電路充放電時(shí)消耗在負(fù)載電阻上的功耗顯著降低，如圖3所示，其功耗計(jì)算公式為Ediss＝C·V2·(R·C/T) 1-5)當(dāng)T＞＞RC時(shí)則Ediss幾乎降為零；此外，它還可以將電路用過(guò)的電荷回放給電源存儲(chǔ)起來(lái)(理論上說(shuō)可以全部回放給電源)，即非絕熱功耗為零。而傳統(tǒng)CMOS電路則是直接將這部分電荷泄放到地，這不僅引起電路功耗而且產(chǎn)生大量的熱。絕熱電路技術(shù)按其自身的特點(diǎn)一般分為全絕熱電路(Full-adiabatic circuit)和半絕熱電路(Semi-adiabatic circuit)兩類。前者從理論上說(shuō)可以達(dá)到零功耗，但電路中必需利用可逆邏輯來(lái)完成電路的功能，這種電路結(jié)構(gòu)復(fù)雜而且要用大量的脈沖電源，實(shí)現(xiàn)的難度十分的大；而后者相對(duì)于前者來(lái)說(shuō)其電路的結(jié)構(gòu)較為簡(jiǎn)單，沒有可逆邏輯的限制，電路用到的脈沖電源相對(duì)較少，應(yīng)用起來(lái)相對(duì)來(lái)說(shuō)比較容易。但這種電路的電荷恢復(fù)效率有一理論極限，電路完成邏輯功能時(shí)必需消耗一定比例的能量至少為Es＝(1/2)·Cg·Vt2，這部分功耗是非絕熱功耗。
由于半絕熱電路這種潛在的巨大實(shí)用價(jià)值，近年來(lái)國(guó)際上對(duì)半絕熱電路的研究十分活躍，有許多種不同形式的電路和脈沖電源在多種學(xué)術(shù)期刊上發(fā)表。但這些電路都存在許多缺陷，其中比較典型缺陷是電路的非絕熱功耗與電路的負(fù)載電容直接相關(guān)，功耗隨著負(fù)載電容的增大而增加，其電荷的恢復(fù)效率很難提高。圖4是由有ECRL(效電荷恢復(fù)邏輯)電路構(gòu)成的反向器，一種經(jīng)典的半絕熱電路，其中CL為負(fù)載電容，Vt為PMOS的閾值電壓，該電路的輸入和輸出都是互補(bǔ)的。其工作機(jī)理是這樣的一個(gè)周期的脈沖電壓CLK1被分為預(yù)充求值時(shí)段、保持時(shí)段、電荷恢復(fù)時(shí)段和等待時(shí)段四部分，它們分別對(duì)應(yīng)為T1、T2、T3和T4，如圖5所示。在整個(gè)T1時(shí)間段內(nèi)，輸入信號(hào)IN和INB一直保持穩(wěn)定，假設(shè)IN＝0、INB＝1，則輸出端OUT的電壓在T1內(nèi)從0逐漸升高到Vdd，對(duì)應(yīng)的其邏輯值從0逐漸變?yōu)?。輸出端OUTB則保持為0；在時(shí)間段T2內(nèi)，輸出端一直保持穩(wěn)定，它直接接到下一級(jí)反向器的輸入端，而這一級(jí)的電路此時(shí)正處于它的預(yù)充求值時(shí)間段內(nèi)；其具體情況可參見圖6，ECRL電路的一個(gè)簡(jiǎn)單應(yīng)用即一個(gè)反向器鏈，它需要四相脈沖電壓源，如圖7所示。在T3時(shí)間段內(nèi)，CLK1的電壓從Vdd逐漸變?yōu)?，由于PMOS傳輸?shù)碗娖綍r(shí)存在閾值損失，所以輸出端OUT的電壓不能降為0。因此，輸出端OUT的電壓只能從Vdd逐漸變?yōu)閨VtP|。此時(shí)間段內(nèi)，負(fù)載電容上的大部分電荷都回放給脈沖電壓源存儲(chǔ)起來(lái)了。T4時(shí)間段是等待時(shí)間，電路的第一級(jí)的輸入信號(hào)可以在這一時(shí)間段內(nèi)準(zhǔn)備好。如果下一周期內(nèi)輸入信號(hào)IN＝1、INB＝0，則負(fù)載電容上的殘余電荷則全部泄放到地，其非絕熱功耗為Es＝(1/2)·CL·VtP21-6)我們可以看出負(fù)載電容CL越大，電路的非絕熱功耗越大。
本發(fā)明一種雙擺幅式電荷恢復(fù)低功耗電路結(jié)構(gòu)，其特征在于其中包括第一PMOS管，其源極和襯底都接在脈沖電源上，其門極和漏極分別接在A結(jié)點(diǎn)和B結(jié)點(diǎn)上；第二PMOS管，其源極和襯底都接在脈沖電源上，其門極和漏極分別接在B結(jié)點(diǎn)和A結(jié)點(diǎn)上；第一NMOS管，其漏極接在B結(jié)點(diǎn)上，源極接地，門極接輸入信號(hào)；第二NMOS管，其漏極接在A結(jié)點(diǎn)上，源極接地，門極接另一輸入信號(hào)；第三NMOS管，其漏極接在輸出結(jié)點(diǎn)C上，源極接低擺幅的脈沖電源，門極接B結(jié)點(diǎn)上；第四NMOS管，其漏極接在輸出結(jié)點(diǎn)D上，源極接低擺幅的脈沖電源，門極接在A結(jié)點(diǎn)上；第五NMOS管，其漏極接在輸出結(jié)點(diǎn)C上，源極接地，門極接A結(jié)點(diǎn)上；第六NMOS管，其漏極接在輸出結(jié)點(diǎn)D上，源極接地，門極接A結(jié)點(diǎn)上；以上所述的所有的NMOS管的襯底均接地。
其中所述的第一和第二個(gè)NMOS管可以用互補(bǔ)的邏輯運(yùn)算單元和互補(bǔ)的邏輯運(yùn)算單元反取代，它們可以是任何復(fù)雜門，如多輸入的與非門、或門、同或門或者異或門等。
其中所述的第五和第六NMOS管可以省去，第三和第四NMOS管的漏極分別接負(fù)載電容。
其中所述的第一和第二個(gè)NMOS管可以用互補(bǔ)的邏輯運(yùn)算單元和互補(bǔ)的邏輯運(yùn)算單元反取代，它們可以是任何復(fù)雜門，如多輸入的與非門、或門、同或門或者異或門等。
其中所述的第五和第六NMOS管N5、N6可以省去，第三和第四NMOS管N3、N4的漏極分別接負(fù)載電容CL、CLB。
本發(fā)明的DSCRL[Dual-swing Charge-Recovery Logic(雙擺幅電荷恢復(fù)邏輯)]電路結(jié)合了BCRL(自舉式)電路與Retractile(回縮式)電路兩者的特點(diǎn)，保留了BCRL電路分為兩級(jí)操作的工作方式，對(duì)負(fù)載的驅(qū)動(dòng)則采用Retractile電路的形式，這保證了充放電過(guò)程的全絕熱特性，解決了BCRL電路中自舉節(jié)點(diǎn)的能量損耗問題。DSCRL電路中驅(qū)動(dòng)負(fù)載的NMOS管的柵電容CL、CLB的充放電過(guò)程為半絕熱過(guò)程，不存在直接的對(duì)地放電的問題。
在DSCRL電路中，我們還引入了另一項(xiàng)重要的改進(jìn)，即放棄了在電路中用同一種電平代表邏輯值的方法，基本的思想是在較大的電容負(fù)載上采用較低的邏輯電平，在較小的電容負(fù)載上采用較高的邏輯電平，將負(fù)載上的邏輯電平與負(fù)載驅(qū)動(dòng)電路的邏輯電平分開表示。在降低負(fù)載上的邏輯電平的同時(shí)，負(fù)載驅(qū)動(dòng)管的柵電壓可以保持在較高的水平上，有效的解決了傳統(tǒng)的絕熱電路在降低電路工作電壓時(shí)電荷恢復(fù)效率降低的問題。雙擺幅電荷(DSCRL)對(duì)于負(fù)載上的邏輯擺幅的唯一限制是必須保證第一級(jí)的CMOS鎖存電路正常工作，即擺幅可以隨器件柵長(zhǎng)的縮小和器件開啟電壓的降低同步降低。負(fù)載驅(qū)動(dòng)電路的邏輯擺幅雖然較高，但只涉及較小的電容。
前面曾經(jīng)提到半絕熱電路的能量消耗極限問題，每擦除一比特的信息都需要消耗一定的能量。在實(shí)際的電路中，各節(jié)點(diǎn)的電容是大小不一的，如果擦除信息的節(jié)點(diǎn)電容較大，能量消耗也會(huì)較大。DSCRL電路的作法是將需要擦除信息的節(jié)點(diǎn)電容盡量減小，對(duì)大電容節(jié)點(diǎn)則采取雙擺幅電荷恢復(fù)邏輯工作方式，因此功耗特性比較傳統(tǒng)的半絕熱電路有很大的提高。
DSCRL電路的所用的六相脈沖電源的波形如圖9所示，六相電源分為三組，每組包括一個(gè)高擺幅的脈沖電源和一個(gè)低擺幅脈沖電源，擺幅分別為VDDH和VDDL，每組脈沖電源的形式與Retractile Logic(回縮式邏輯)電路相同，由CLK1H完全覆蓋CLK1L。DSCRL電路的電容負(fù)載由低擺幅的脈沖電源驅(qū)動(dòng)，對(duì)負(fù)載充放電的NMOS管則由高擺幅的脈沖電源驅(qū)動(dòng)。DSCRL電路采用流水線方式工作，每一級(jí)電路的輸出都可以作為下一級(jí)電路的輸入，如用圖9所示的時(shí)鐘電源驅(qū)動(dòng)，則由CLK2(CLK1H和CLK1L)驅(qū)動(dòng)的電路單元的輸出可以作為由CLK3(CLK2H，CLK2L)驅(qū)動(dòng)的電路單元的輸入，由CLK3驅(qū)動(dòng)的電路單元的輸出又可以作為CLK1驅(qū)動(dòng)的電路單元的輸入，依此類推，可以構(gòu)成多級(jí)流水線電路，完成特定的邏輯功能。
DSCRL為雙端邏輯電路，(圖8所示的為DSCRL反向器單元電路)，P1，P2，N1，N2構(gòu)成CMOS所存電路，由N3，N4驅(qū)動(dòng)負(fù)載。IN，INB為DSCRL反向器的互補(bǔ)輸入，OUT，OUTB為單元的互補(bǔ)輸出。PCH結(jié)點(diǎn)接高擺幅的脈沖電源，PCL結(jié)點(diǎn)接同一組的低擺幅的脈沖電源。當(dāng)N1，N2由更復(fù)雜的互補(bǔ)邏輯電路取代時(shí)可以完成相應(yīng)的邏輯運(yùn)算。第一級(jí)電路的工作狀態(tài)按脈沖電源的情況可以分為四種狀態(tài)，預(yù)充和求值、保持、放電和等待。
設(shè)圖8中的反向器電路由CLK1H與CLK1L驅(qū)動(dòng)，則電路的輸入應(yīng)與CLK3L的波形相同，T1時(shí)間段為電路的預(yù)充和求值狀態(tài)，在這一時(shí)間段中，CLK2H即PCH由低電平向高電平變化，電路的輸入保持不變。設(shè)IN端輸入為高電平，INB端為低電平，在PCH由地電平逐漸升高的過(guò)程中，N1保持導(dǎo)通而N2工作在截止?fàn)顟B(tài)。當(dāng)PCH結(jié)點(diǎn)電位達(dá)到PMOS管的開啟電壓|Vtp|時(shí)，P2管開啟，將節(jié)點(diǎn)A拉高到與PCH相同的電平。這時(shí)，由于N1保持開啟，節(jié)點(diǎn)B保持在地電位，P1管的柵極即節(jié)點(diǎn)A被拉高，P1將保持在截止?fàn)顟B(tài)。在PCH由|Vtp|到VDDH的變化過(guò)程中，P2一直保持開啟，節(jié)點(diǎn)A將跟隨PCH的變化，節(jié)點(diǎn)B將保持在地電位。在預(yù)充和求值狀態(tài)下，電路計(jì)算由輸入所得的邏輯值，并對(duì)相應(yīng)的節(jié)點(diǎn)A充電。
T2，T3，T4為電路的保持狀態(tài)，在這一過(guò)程中，第一級(jí)電路的所有狀態(tài)保持不變。并由低擺幅的脈沖電源通過(guò)負(fù)載驅(qū)動(dòng)管完成對(duì)負(fù)載的全絕熱充電和放電。
T5為電路的放電狀態(tài)，在時(shí)間段T5，CLK1H由VDDH向低電平變化，由于P2的柵極一直保持在地電平，P2在A節(jié)點(diǎn)的電位高于|Vtp|時(shí)保持導(dǎo)通，作用相當(dāng)于一個(gè)電阻，在這一階段，由節(jié)點(diǎn)A到脈沖電源的放電過(guò)程為全絕熱過(guò)程，當(dāng)節(jié)點(diǎn)A電位等于|Vtp|時(shí)，P2截止，節(jié)點(diǎn)A的電平保持在|Vtp|。
在時(shí)間段T2，T3，T4即第一級(jí)電路的保持狀態(tài)中，CLK1L即PCL將經(jīng)歷一個(gè)完整的從地電位到VDDL再到地電位的脈沖，在這一過(guò)程中，由于A節(jié)點(diǎn)保持在高電平VDDH，N3截止，且N5導(dǎo)通，使OUT一直保持在地電平。OUTB節(jié)點(diǎn)則由于N4保持在導(dǎo)通狀態(tài)，電平將跟隨PCL變化，在OUTB節(jié)點(diǎn)有一個(gè)完整的脈沖輸出，與OUT節(jié)點(diǎn)一起，可以作為下一級(jí)電路的互補(bǔ)輸入。由于N4在整個(gè)的充放電過(guò)程中一直導(dǎo)通，其作用相當(dāng)于一個(gè)電阻，脈沖電源通過(guò)N4對(duì)負(fù)載電容的充放電過(guò)程為全絕熱過(guò)程，這一過(guò)程的能量消耗將隨充電過(guò)程的放慢而降低。如果充放電過(guò)程的時(shí)間趨于無(wú)窮，能量消耗將趨近于零。
圖8中電路連接于OUT與OUTB節(jié)點(diǎn)的輸出下拉NMOS管N6，N5的主要作用是防止負(fù)載電容過(guò)小時(shí)電路出現(xiàn)邏輯錯(cuò)誤。由于電路并非工作在理想狀態(tài)，在負(fù)載節(jié)點(diǎn)上，除去正常的對(duì)地電容外，還存在對(duì)脈沖電源及其他信號(hào)線的寄生電容，另外負(fù)載驅(qū)動(dòng)管本身也存在寄生電容，當(dāng)負(fù)載的對(duì)地電容很小，可以和負(fù)載驅(qū)動(dòng)管的寄生電容及線間寄生電容相比較時(shí)，由于電容的分壓效應(yīng)，可能在本來(lái)應(yīng)該為地電平的節(jié)點(diǎn)上出現(xiàn)一個(gè)高電平信號(hào)，使電路出現(xiàn)邏輯錯(cuò)誤。加入負(fù)載下拉管可以避免此種錯(cuò)誤的產(chǎn)生。如果負(fù)載電容遠(yuǎn)大于各寄生電容，可以省略下拉NMOS管。
以上給出的是DSCRL電路構(gòu)成的一個(gè)反相器的例子，同理，用DSCRL電路構(gòu)成的更為復(fù)雜的電路其功耗也可以顯著得到降低，其電路結(jié)構(gòu)如

圖10所示，圖中的“邏輯運(yùn)算單元”可以是任何復(fù)雜門，如與門、或門、同或門等等。其中“邏輯運(yùn)算”和“邏輯運(yùn)算反”是互補(bǔ)的。
權(quán)利要求
1.一種雙擺幅式電荷恢復(fù)低功耗電路結(jié)構(gòu)，其特征在于其中包括第一PMOS管，其源極和襯底都接在高幅值的脈沖電源上，其門極和漏極分別接在A結(jié)點(diǎn)和B結(jié)點(diǎn)上；第二PMOS管，其源極和襯底都接在高幅值的脈沖電源上，其門極和漏極分別接在B結(jié)點(diǎn)和A結(jié)點(diǎn)上；第一NMOS管，其漏極接在B結(jié)點(diǎn)上，源極接地，門極接輸入信號(hào)；第二NMOS管，其漏極接在A結(jié)點(diǎn)上，源極接地，門極接另一輸入信號(hào)；第三NMOS管，其漏極接在輸出結(jié)點(diǎn)C上，源極接低擺幅的脈沖電源，門極接B結(jié)點(diǎn)上；第四NMOS管，其漏極接在輸出結(jié)點(diǎn)D上，源極接低擺幅的脈沖電源，門極接在A結(jié)點(diǎn)上；第五NMOS管，其漏極接在輸出結(jié)點(diǎn)C上，源極接地，門極接A結(jié)點(diǎn)上；第六NMOS管，其漏極接在輸出結(jié)點(diǎn)D上，源極接地，門極接A結(jié)點(diǎn)上；以上所述的所有的NMOS管的襯底均接地。
2.根據(jù)權(quán)利要求1所述的雙擺幅式電荷恢復(fù)低功耗電路結(jié)構(gòu)，其特征在于，其中所述的第一和第二個(gè)NMOS管可以用互補(bǔ)的邏輯運(yùn)算單元和互補(bǔ)的邏輯運(yùn)算單元反取代，它們可以是任何復(fù)雜門，如多輸入的與非門、或門、同或門或者異或門等。
3.根據(jù)權(quán)利要求1所述的雙擺幅式電荷恢復(fù)低功耗電路結(jié)構(gòu)，其特征在于，其中所述的第五和第六NMOS管可以省去，第三和第四NMOS管的漏極分別接負(fù)載電容。
全文摘要
一種雙擺幅式電荷恢復(fù)低功耗電路結(jié)構(gòu)，包括第一PMOS管，源極和襯底接在高幅值的脈沖電源，門極和漏極接在A結(jié)點(diǎn)和B結(jié)點(diǎn)；第二PMOS管，源極和襯底都接在高幅值的脈沖電源上，門極和漏極接在B結(jié)點(diǎn)和A結(jié)點(diǎn)；第一NMOS管，漏極接在B結(jié)點(diǎn)，源極接地，門極接輸入信號(hào)；第二NMOS管，漏極接在A結(jié)點(diǎn)，源極接地，門極接另一輸入信號(hào)；第三NMOS管，其漏極接在輸出結(jié)點(diǎn)C，源極接低擺幅的脈沖電源，門極接B結(jié)點(diǎn)；第四NMOS管，漏極接在輸出結(jié)點(diǎn)D，源極接低擺幅的脈沖電源，門極接在A結(jié)點(diǎn)；第五NMOS管，漏極接在輸出結(jié)點(diǎn)C，源極接地，門極接A結(jié)點(diǎn)；第六NMOS管，漏極接在輸出結(jié)點(diǎn)D，源極接地，門極接A結(jié)點(diǎn)；所有的NMOS管的襯底均接地。
文檔編號(hào)H01L21/8238GK1399326SQ01120679
公開日2003年2月26日 申請(qǐng)日期2001年7月26日 優(yōu)先權(quán)日2001年7月26日
發(fā)明者李曉民, 羅家俊, 仇玉林, 陳潮樞 申請(qǐng)人:中國(guó)科學(xué)院微電子中心