具有低功耗掃描觸發(fā)器的集成電路的制作方法
【專利說明】
【背景技術(shù)】
[0001]本發(fā)明通常涉及集成電路，并且，更具體地涉及掃描觸發(fā)器電路。
[0002]集成電路(1C)，例如片上系統(tǒng)(SoC)，其在一個(gè)單獨(dú)的芯片上集成了各種數(shù)字以及模擬元件。SoC的設(shè)計(jì)可能具有制造缺陷，例如短路、開路、材料缺陷以及受損的通孔。這樣的制造缺陷可能導(dǎo)致SoC發(fā)生故障。因此，測(cè)試SoC的制造缺陷是很重要的。
[0003]可測(cè)試性的設(shè)計(jì)(也被稱為面向測(cè)試的設(shè)計(jì)或DFT)是為IC增加可測(cè)試性特性的設(shè)計(jì)工藝。DFT使得自動(dòng)測(cè)試設(shè)備(ATE)能夠采用由自動(dòng)測(cè)試模板(pattern)生成器(ATPG)生成的測(cè)試模板執(zhí)行各種故障測(cè)試方法。每個(gè)測(cè)試模板包括一組比特。ATPG基于IC中將被測(cè)試的故障類型設(shè)置每個(gè)比特的邏輯狀態(tài)。
[0004]傳統(tǒng)的，故障測(cè)試方法被分類為兩種類型一功能測(cè)試以及結(jié)構(gòu)測(cè)試。功能測(cè)試采用由驗(yàn)證工程師生成的功能或操作測(cè)試模板來測(cè)試IC的功能特性。但是，由于技術(shù)進(jìn)步已經(jīng)極大增加了芯片上元件的數(shù)量,也增加了生成功能測(cè)試模板的復(fù)雜性以及所需時(shí)間，由此增加了測(cè)試的時(shí)間和成本。結(jié)構(gòu)測(cè)試(也被稱為掃描測(cè)試)將IC中的制造缺陷建模為邏輯故障，該邏輯故障可由相互鏈?zhǔn)竭B接的簡(jiǎn)單存儲(chǔ)元件(即，掃描鏈)來檢測(cè)，簡(jiǎn)單存儲(chǔ)元件例如觸發(fā)器(也被稱為掃描觸發(fā)器)。
[0005]掃描測(cè)試具有兩種模式，掃描-移位和掃描-捕獲。該掃描-移位模式包括移入和移出模式。當(dāng)激活掃描測(cè)試時(shí)，IC被設(shè)置為處于掃描-移位模式。在掃描-移位模式中，ATPG生成一測(cè)試模板(也被稱為測(cè)試向量V1)并且將該測(cè)試模板提供至ATE。ATE將該測(cè)試模板(僅為一組比特)移入掃描觸發(fā)器中?；跁r(shí)鐘信號(hào)的連續(xù)時(shí)鐘脈沖將測(cè)試模板的每一比特移入掃描觸發(fā)器。掃描觸發(fā)器操作為移位寄存器并且在鏈中移位該比特。在掃描-移位模式的最后，掃描鏈中的每一個(gè)掃描觸發(fā)器保持該測(cè)試模板中的相應(yīng)比特。
[0006]當(dāng)將測(cè)試模板載入IC中時(shí)，該IC基于該測(cè)試模板以及掃描使能信號(hào)進(jìn)行邏輯狀態(tài)轉(zhuǎn)換。
[0007]在掃描-捕獲模式期間，該掃描觸發(fā)器基于掃描時(shí)鐘信號(hào)捕獲IC的內(nèi)部組合邏輯的邏輯狀態(tài)轉(zhuǎn)換。由此，每一個(gè)掃描觸發(fā)器存儲(chǔ)與IC的多個(gè)邏輯模塊的輸出相對(duì)應(yīng)的一位比特。
[0008]在掃描-捕獲模式完成之后，IC被設(shè)置為處于掃描-移位模式以使得存儲(chǔ)的比特可以從IC中移出(被稱為測(cè)試向量V2),并且與期望的模板相比較。通過將輸出的測(cè)試模板與期望輸出的測(cè)試模板相比較，ATE可區(qū)分出起作用的IC和故障1C。
[0009]圖1A為傳統(tǒng)的掃描觸發(fā)器電路100的原理框圖。該掃描觸發(fā)器電路100包括多路轉(zhuǎn)接器102、主鎖存器104、非門106以及從鎖存器108。該掃描觸發(fā)器電路100具有用于接收時(shí)鐘信號(hào)的時(shí)鐘輸入端子(CLK)以及用于接收掃描使能信號(hào)的掃描使能輸入端子(SE)。多路轉(zhuǎn)接器102具有用于接收數(shù)據(jù)輸入信號(hào)(Vd)的第一輸入端子以用于接收掃描數(shù)據(jù)輸入信號(hào)(Vsdi)的第二輸入端子、與掃描使能輸入端子(SE)連接以用于接收該掃描使能信號(hào)的選擇輸入端子以及用于輸出數(shù)據(jù)輸入信號(hào)(Vd)以及掃描數(shù)據(jù)輸入信號(hào)(Vsdi)中的其中至少一個(gè)信號(hào)的輸出端子。該主鎖存器104具有連接至多路轉(zhuǎn)接器102的輸出端子的輸入端子以用于接收數(shù)據(jù)輸入信號(hào)(Vdi)以及掃描數(shù)據(jù)輸入信號(hào)(Vsdi)中的至少其中一個(gè)，連接至非門106的輸出端子的時(shí)鐘輸入端子以用于接收反相時(shí)鐘信號(hào)，以及用于輸出中間輸出信號(hào)(Vint)的輸出端子。從鎖存器108具有連接至主鎖存器104的輸出端子的輸入端子以用于接收中間輸出信號(hào)(Vint)，用于接收時(shí)鐘信號(hào)的時(shí)鐘輸入端子以及用于輸出輸出信號(hào)(Vout)的輸出端子。
[0010]圖1B為示出掃描觸發(fā)器電路100的掃描測(cè)試的掃描-移位模式的時(shí)序圖。在掃描測(cè)試期間，在時(shí)刻TO處，掃描使能信號(hào)處于邏輯高狀態(tài)，并且測(cè)試模板的第一比特被移入掃描觸發(fā)器電路100。
[0011]從T0-T1，時(shí)鐘信號(hào)處于邏輯詆狀態(tài)，并且多路轉(zhuǎn)接器102將測(cè)試模板的第一比特輸出至主鎖存器104。該主鎖存器104從非門106中接收處于邏輯高狀態(tài)的時(shí)鐘信號(hào)。由此，主鎖存器104被激活并且從而主鎖存器104輸出處于與第一比特相對(duì)應(yīng)的邏輯狀態(tài)的中間輸出信號(hào)(Vint)。從鎖存器108接收處于邏輯低狀態(tài)的時(shí)鐘信號(hào)，并且因此處于失效狀
O
[0012]從Tl至T2，時(shí)鐘信號(hào)處于邏輯高狀態(tài)。主鎖存器104從非門106中接收處于邏輯低狀態(tài)的時(shí)鐘信號(hào)，并且因此處于失效狀態(tài)。但是，從鎖存器108接收處于邏輯高狀態(tài)的時(shí)鐘信號(hào)。由此，從鎖存器108被激活，并且接收中間輸出信號(hào)(Vint)以及生成處于與第一比特相對(duì)應(yīng)的邏輯狀態(tài)的輸出信號(hào)(V.)。
[0013]由此，從TO至T2，測(cè)試模板的第一比特被移入掃描觸發(fā)器電路100中。同樣的，從T2至T4，測(cè)試模板的第二比特被移入掃描觸發(fā)器電路100中。
[0014]但是，當(dāng)測(cè)試模板包括具有相同邏輯狀態(tài)的連續(xù)比特時(shí)，S卩，當(dāng)測(cè)試模板的第一比特和第二比特的邏輯狀態(tài)相同時(shí)，鎖定主鎖存器104和從鎖存器108，以在掃描鏈中移入第一比特和第二比特。即使中間輸出信號(hào)(Vint)的邏輯狀態(tài)被固定在第一比特和第二比特的邏輯狀態(tài)處，主鎖存器104和從鎖存器108的時(shí)鐘輸入端子也基于時(shí)鐘信號(hào)的邏輯狀態(tài)進(jìn)行切換。由此，掃描觸發(fā)器電路100的內(nèi)部元件(例如，晶體管和電容器)被頻繁的充電和放電，因此導(dǎo)致不必要的電能損耗。另外，由于在掃描測(cè)試期間的功率損耗的增加，掃描鏈兩端的電壓降可能會(huì)超過掃描觸發(fā)器電路100被設(shè)計(jì)時(shí)所期望的電壓降，由此減小了在掃描觸發(fā)器電路100時(shí)鐘輸入端子處的時(shí)鐘信號(hào)的電壓水平并且導(dǎo)致掃描測(cè)試技術(shù)的故障。
[0015]克服前述問題的一種技術(shù)是采用時(shí)鐘門控邏輯電路。圖2為傳統(tǒng)的集成電路(IC) 200的原理框圖，其包括時(shí)鐘門控電路202以及觸發(fā)器204。IC200接收測(cè)試模板為輸入信號(hào)(Vin)、時(shí)鐘信號(hào)以及復(fù)位信號(hào)。時(shí)鐘門控電路202包括異或非門206、或非門208以及與門210。
[0016]異或非門206具有第一輸入端子和第二輸入端子以用于分別接收輸出信號(hào)(V.)和輸入信號(hào)(Vin)，以及生成第一控制信號(hào)(Vesi)的輸出端子?；蚍情T208具有連接至異或非門206的輸出端子以用于接收第一控制信號(hào)(Vesi)的第一輸入端子，用于接收時(shí)鐘信號(hào)的第二輸入端子，以及用于生成第二控制信號(hào)(Ves2)的輸出端子。與門210具有連接至或非門208的輸出端子以用于接收第二控制信號(hào)(Ves2)的第一輸入端子，用于接收時(shí)鐘信號(hào)的第二輸入端子，以及用于生成時(shí)鐘門控時(shí)鐘信號(hào)(Vaies)的輸出端子。觸發(fā)器204具有用于接收輸入信號(hào)(Vin)的第一輸入端子以用于接收復(fù)位信號(hào)的第二輸入端子，以及連接到與非門210的輸出端子、用于接收時(shí)鐘門控時(shí)鐘信號(hào)(Vcgcs)的時(shí)鐘輸入端子。
[0017]在操作中，當(dāng)輸入信號(hào)(Vin)的邏輯狀態(tài)與輸出信號(hào)(V.)的邏輯狀態(tài)相同時(shí)，第一控制信號(hào)(Vesi)以及第二控制信號(hào)(Ves2)分別處于邏輯高和邏輯詆狀態(tài)。時(shí)鐘門控邏輯電路202生成處于邏輯低狀態(tài)的時(shí)鐘門控時(shí)鐘信號(hào)(Vcecs)，由此使觸發(fā)器204處于失效狀態(tài)。但是，該技術(shù)需要掃描鏈(未示出)中的每一個(gè)觸發(fā)器204具有時(shí)鐘門控電路202，并且因此導(dǎo)致了單位面積觸發(fā)器數(shù)量的減少。另外，時(shí)鐘門控電路202增加了輸入信號(hào)(Vin)的傳播延遲，由此降低了時(shí)鐘信號(hào)的頻率。時(shí)鐘信號(hào)頻率的降低增加了測(cè)試IC200所需的時(shí)間。
[0018]圖3是用于克服前述問題的傳統(tǒng)觸發(fā)器電路300的框圖。觸發(fā)器電路300包括主鎖存器302、時(shí)鐘門控電路304、從鎖存器306以及非門308。時(shí)鐘門控電路304包括或門310以及與非門312。
[0019]主鎖存器302具有用于接收輸入信號(hào)(Vin)的輸入端子(其中該輸入信號(hào)(Vin)為由ATPG生成的測(cè)試模板)，用于接收時(shí)鐘信號(hào)的時(shí)鐘輸入端子，以及用于基于時(shí)鐘信號(hào)輸出中間輸出信號(hào)(Vint)的輸出端子。從鎖存器306具有連接至主鎖存器302的輸出端子以用于接收中間輸出信號(hào)(Vint)的輸入端子，用于接收經(jīng)由非門308的反相時(shí)鐘門控時(shí)鐘信號(hào)的時(shí)鐘輸入端子，以及用于輸出輸出信號(hào)(V.)的輸出端子?；蜷T310具有連接至主鎖存器302的輸出端子、用于接收中間輸出信號(hào)(Vint)的第一輸入端子,連接至從鎖存器306的輸出端子、用于接收輸出信號(hào)(V.)的第二輸入端子，以及用于生成控制信號(hào)(Ves)的輸出端子。與非門312具有用于接收時(shí)鐘信號(hào)的第一輸入端子，連接至或門310的輸出端子、用于接收控制信號(hào)(Ves)的