基于Pipeline-ADC的高速低功耗電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路技術(shù)，特別涉及基于Pipeline-ADC的高速低功耗電路。
【背景技術(shù)】
[0002] 近年來(lái)，隨著數(shù)字信號(hào)處理技術(shù)的迅猛發(fā)展，數(shù)字信號(hào)處理技術(shù)廣泛地應(yīng)用 于各個(gè)領(lǐng)域，因此對(duì)作為模擬和數(shù)字系統(tǒng)之間橋梁的模數(shù)轉(zhuǎn)換器（Analog-to-Digital Converter,ADC)的性能也提出了越來(lái)越高的要求。低電壓高速ADC在許多的電子器件的 應(yīng)用中是一個(gè)關(guān)鍵部分。由于其他結(jié)構(gòu)，諸如兩步快閃結(jié)構(gòu)或內(nèi)插式結(jié)構(gòu)都很難在高輸入 頻率下提供低諧波失真，因此流水線結(jié)構(gòu)在高速低功耗的ADC應(yīng)用中也成為一個(gè)比較常用 的結(jié)構(gòu)。
[0003] 采樣/保持電路的高精度和高速度對(duì)實(shí)現(xiàn)高性能的模數(shù)轉(zhuǎn)換器至關(guān)重要。在應(yīng)用 中，它能減少模數(shù)轉(zhuǎn)化器的動(dòng)態(tài)誤差，包括非線性輸入電容、比較器和時(shí)鐘延遲等引起的誤 差。但電源電壓W及器件最小尺寸的不斷減小，給設(shè)計(jì)高速高分辨率低功耗采樣/保持電 路帶來(lái)了困難。

【發(fā)明內(nèi)容】

[0004] 基于W上考慮，本發(fā)明在分析電容翻轉(zhuǎn)型采樣/保持電路原理的基礎(chǔ)上，提出了 一種用于流水線模數(shù)轉(zhuǎn)換器前端的基于Pipeline-ADC的低電壓、低功耗、高速采樣/保持 電路。
[0005] 實(shí)現(xiàn)本發(fā)明目的的技術(shù)解決方案為： 基于Pipeline-ADC的高速低功耗電路，包括：采樣電容Cs，連接于輸出與地之間的負(fù) 載電容化和0TA運(yùn)放，輸入信號(hào)Vi噸、輸入信號(hào)Vinn和米樣電容Cs連接于0TA運(yùn)放輸入 端，采樣控制時(shí)序〇1用于控制輸入信號(hào)的采樣，采樣控制時(shí)序or和輸出共模電壓Vcm 用于保證采樣信號(hào)的完整性，信號(hào)保持時(shí)序〇 2連接于OTA運(yùn)放輸入輸出兩端，用于完成采 樣/保持功能。
[0006] 進(jìn)一步地，當(dāng)采樣控制時(shí)序〇 1為高電平時(shí)，電路進(jìn)入采樣模式，采樣電容Cs上的 電壓跟與輸入信號(hào)上的電壓相一致。
[0007] 進(jìn)一步地，當(dāng)信號(hào)保持時(shí)序0 2開(kāi)始時(shí)，采樣電容Cs下級(jí)板連到0TA運(yùn)放輸出端， 輸出電壓等于采樣控制時(shí)序or采樣得到的輸入電壓。
[0008] 進(jìn)一步地，所述的采樣電容Cs為0.9pF，所述的負(fù)載電容包括下一級(jí)采樣電容和 采樣保持輸出寄生電容Cp為1.化F。
[0009]本發(fā)明的優(yōu)點(diǎn)在于；采樣/保持電路為電容翻轉(zhuǎn)型，具有信號(hào)輸入共模范圍更加 穩(wěn)定、使用較少的電容、芯片面積和低功耗、保持階段穩(wěn)定性較好的優(yōu)點(diǎn)，適合用于流水線 模數(shù)轉(zhuǎn)換器前端中。
【附圖說(shuō)明】
[0010] 圖1是電容翻轉(zhuǎn)型采樣保持電路； 圖2是折疊共源共柵二級(jí)運(yùn)放； 圖3是連續(xù)時(shí)間共模反饋電路； 圖4是開(kāi)關(guān)電容共模反饋電路。
【具體實(shí)施方式】
[0011] 下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步的描述。
[001引圖1為本發(fā)明的電容翻轉(zhuǎn)型采樣/保持電路。其中，01、or為采樣控制時(shí)序， 。2為信號(hào)保持時(shí)序。當(dāng)采樣控制時(shí)序01為高電平時(shí)，電路進(jìn)入采樣模式，此時(shí)采樣電 容Cs上的電壓跟與輸入信號(hào)上的電壓相一致。當(dāng)采樣控制時(shí)序01結(jié)束時(shí)，采樣控制時(shí) 序0r提前關(guān)斷與0TA運(yùn)放相連的開(kāi)關(guān)，使采樣電容Cs不再有直流通路；當(dāng)采樣控制時(shí)序 01關(guān)斷時(shí)，不會(huì)有電荷注入和時(shí)鐘饋通影響采樣電壓。當(dāng)信號(hào)保持時(shí)序02開(kāi)始時(shí)，采樣 電容Cs下級(jí)板連到0TA運(yùn)放輸出端，輸出電壓等于采樣控制時(shí)序or采樣得到的輸入電 壓，從而完成了采樣保持功能。
[0013] 根據(jù)對(duì)開(kāi)關(guān)導(dǎo)通電阻的熱噪聲和匹配限制的考慮，采樣電容Cs為0.9pF，負(fù)載電 容包括下一級(jí)采樣電容和采樣保持輸出的寄生電容Cp為1.化F。共模反饋電路是全差分 0TA中必不可少的電路，連續(xù)時(shí)間共模反饋和開(kāi)關(guān)電容共模反饋是兩種常用的方式，它們分 別應(yīng)用于兩級(jí)0TA的第一級(jí)和第二級(jí)，來(lái)穩(wěn)定輸出共模電壓。
[0014] 0TA運(yùn)放在采樣保持電路的靜態(tài)和動(dòng)態(tài)性能方面是非常重要的。兩級(jí)運(yùn)放具有大 的直流增益，大的電壓擺幅的特點(diǎn)，但是需要補(bǔ)償使電路穩(wěn)定。
[0015] 圖2是采用全差分折疊共源共柵作為第一級(jí)的全差分兩級(jí)運(yùn)放，具有共源共柵米 勒補(bǔ)償結(jié)構(gòu)，此結(jié)構(gòu)不產(chǎn)生零點(diǎn)且GBW更高。該結(jié)構(gòu)為雙端輸入雙端輸出結(jié)構(gòu)，其基本思想 是將共源共柵M0S管應(yīng)用于輸出差動(dòng)對(duì)中。其中M3, M4, M5, M6, M7, M8, M9, M10管組成第 一級(jí)套筒式結(jié)構(gòu)，用于提供高增益來(lái)滿足設(shè)計(jì)的要求，M0為尾電流管，Mil, M12, M13, M14管 為第二級(jí)共源結(jié)構(gòu)，提升運(yùn)放的輸出擺幅，其中Vcnrfbl，Vcnrfb2,Vcnrfb3是由偏置電路提供 的電壓偏置，C3, C4為補(bǔ)償電路，而C1，C2為負(fù)載電容。
[0016] 信號(hào)建立時(shí)間分為大信號(hào)建立時(shí)間和小信號(hào)建立時(shí)間，分別由參數(shù)SR和GBW確 定，根據(jù)經(jīng)驗(yàn)大信號(hào)建立時(shí)間一般為采樣時(shí)間的1/3^1/4。當(dāng)采樣頻率為150MHz時(shí)，單端峰 峰電壓為0.5V，由Si? = 得轉(zhuǎn)換速率為600V/US。翻轉(zhuǎn)型采樣保持電路的反饋因子為
【主權(quán)項(xiàng)】
1. 基于Pipeline-ADC的高速低功耗電路，其特征在于：包括采樣電容Cs,連接于輸出 與地之間的負(fù)載電容CL和OTA運(yùn)放，輸入信號(hào)Vinp、輸入信號(hào)Vinn和采樣電容Cs連接于 OTA運(yùn)放輸入端，米樣控制時(shí)序①1用于控制輸入信號(hào)的米樣，米樣控制時(shí)序①1'和固定電 壓Vcm用于保證采樣信號(hào)的完整性，信號(hào)保持時(shí)序O 2連接于OTA運(yùn)放輸入輸出兩端，用于 完成米樣/保持功能。
2. 根據(jù)權(quán)利要求1所述的基于Pipeline-ADC的高速低功耗電路，其特征在于：當(dāng)采樣 控制時(shí)序①1為高電平時(shí)，電路進(jìn)入米樣模式，米樣電容Cs上的電壓跟與輸入信號(hào)上的電 壓相一致。
3. 根據(jù)權(quán)利要求1所述的基于Pipeline-ADC的高速低功耗電路，其特征在于：當(dāng)信號(hào) 保持時(shí)序〇 2開(kāi)始時(shí)，采樣電容Cs下級(jí)板連到OTA運(yùn)放輸出端，輸出電壓等于采樣控制時(shí) 序采樣得到的輸入電壓。
4. 根據(jù)權(quán)利要求1所述的基于Pipeline-ADC的高速低功耗電路，其特征在于：所述的 米樣電容Cs為0. 9pF，所述的負(fù)載電容包括下一級(jí)米樣電容和米樣保持輸出寄生電容Cp為 I. 2pF〇
【專利摘要】本發(fā)明涉及集成電路技術(shù)，特別涉及基于Pipeline-ADC的高速低功耗電路。該電路包括采樣電容Cs，連接于輸出與地之間的負(fù)載電容CL和OTA運(yùn)放，輸入信號(hào)Vinp、輸入信號(hào)Vinn和采樣電容Cs連接于OTA運(yùn)放輸入端，采樣控制時(shí)序Φ1用于控制輸入信號(hào)的采樣，采樣控制時(shí)序Φ1’和固定電壓Vcm用于保證采樣信號(hào)的完整性，信號(hào)保持時(shí)序Φ2連接于OTA運(yùn)放輸入輸出兩端，用于完成采樣/保持功能。本發(fā)明的優(yōu)點(diǎn)在于：采樣/保持電路為電容翻轉(zhuǎn)型，具有信號(hào)輸入共模范圍更加穩(wěn)定、使用較少的電容、芯片面積和低功耗、保持階段穩(wěn)定性較好的優(yōu)點(diǎn)，適合用于流水線模數(shù)轉(zhuǎn)換器前端中。
【IPC分類(lèi)】H03M1-12
【公開(kāi)號(hào)】CN104753535
【申請(qǐng)?zhí)枴緾N201310742059
【發(fā)明人】張震
【申請(qǐng)人】南京理工大學(xué)常熟研究院有限公司
【公開(kāi)日】2015年7月1日
【申請(qǐng)日】2013年12月30日