專利名稱：半導體裝置的制作方法
技術領域：
本發(fā)明涉及半導體的結構，特別涉及形成在SOI(在絕緣體上的硅)基板上的DTMOSFET(動態(tài)閾金屬氧化硅場效應晶體管)的結構。
用于筆記本電腦和便攜終端等便攜式裝置的半導體裝置是由裝在便攜式裝置的電池驅動的。因此，在電池一次充電的情況下，采用低功耗的半導體裝置的便攜式裝置就能夠使用更長的時間。所以希望減小裝配在便攜裝置中的半導體裝置的功耗。
為了減小該半導體裝置的功耗，應有效減小電源電壓。這是因為例如，對于CMOS數(shù)字電路的功耗而言其功耗是與電源電壓的平方成正比的。由于電源電壓為閾值電壓的3倍以下則漏極電流減小，所以電路的工作速度也會大幅度降低。因此，在電源電壓減小時，必須同時減小閾值電壓。然而，在MOSFET關斷狀態(tài)時(柵源極電壓低于閾值電壓的狀態(tài))流動的漏極電流，即關斷電流會隨著閾值電壓的降低而增大。因此，當單純地降低閾值電壓時，關斷狀態(tài)的功耗將增大。另外，由于降低閾值電壓，在動態(tài)電路或存儲單元陣列中使用的MOSFET中會產(chǎn)生誤動作。
因此，為了在不降低電路工作速度的情況下減小該半導體裝置的功耗，可以在關斷狀態(tài)下將閾值電壓設置得較高而在導通狀態(tài)下將其設定得較低，作為實現(xiàn)其的結構，提出了DTMOSFET(參見USP5,559,368)。
圖48為表示現(xiàn)有技術的DTMOSFET結構的示意圖，其中56為源極區(qū)域，57為漏極區(qū)域，58為電源。SOI基板101形成由硅基板102，BOX(掩埋氧化物)層103及硅層104依次重疊而成的疊層結構。SOI基板101可以通過已知的方法，例如SIMOX(通過注入氧實現(xiàn)分離)法及BESOI(結合和回刻蝕SOI)來形成。
在硅層104內，形成n+型源極區(qū)域156和n+型漏極區(qū)域157，它們與夾在它們之間的p型本體區(qū)域(溝道區(qū))115成對。在本體區(qū)域115上，借助柵極氧化膜105形成柵電極109。柵電極109形成由摻雜多晶硅層106，金屬氮化物層107及金屬層108依次重疊在柵極氧化膜105上而成的疊層結構。該DTMOSFET的特征在于，柵電極109與本體區(qū)域115形成電連接。在源極區(qū)域156施加接地電壓，并且漏極區(qū)域157與電池等電源158相連。
圖49為示意性地描述了現(xiàn)有技術的DTMOSFET結構的平面圖。圖50為剖面圖，顯示出沿圖49的中線X100剖開的剖面結構。參照圖50，在SOI基板101的元件分離區(qū)域中的硅層104中形成STI(淺溝槽電離)117。STI117的底面與BOX層103的上表面接觸。
在由STI117限定的SOI基板101的元件形成區(qū)域中，在硅層104中形成有鄰接STI117的p+型雜質擴散區(qū)域以及鄰接該雜質擴散區(qū)域111的本體區(qū)域115。在本體區(qū)域115的表面上，形成柵極氧化膜105及柵電極109。在柵電極109上形成層間絕緣薄膜112。
在雜質擴散區(qū)域111上形成有鋁等的金屬插塞114。金屬插塞114也與柵電極109接觸。柵電極109和本體區(qū)域115通過金屬插塞114以及雜質擴散區(qū)域111而彼此電連接在一起。
另外，如圖51所示為DTMOSFET的結構，在該結構中金屬插塞114達到BOX層1031的上表面并且體層115與金屬插塞114直接接觸，而不是把雜質擴散區(qū)域111設置在金屬插塞114下方的硅層104中。
參照附圖49，以圖中的粗線為邊界，STI117形成在源極區(qū)域156，漏極區(qū)域157，本體區(qū)域115及雜質擴散區(qū)域111的周圍。即，圖中的粗線表示了元件分離區(qū)域和元件形成區(qū)域的邊界。
下面將對DTMOSFET的電氣特性進行說明。在以下的說明中，把采用SOI基板的DTMOSFET稱作[SOI-DTMOSFET]，并且把傳統(tǒng)的采用了SOI基板但柵電極與本體區(qū)域不互相連接的MOSFET稱作[SOI-MOSFET]，以便于區(qū)別。與SOI-MOSFET相比，SOI-DTMOSFET在本體電壓低于0.6V時具有優(yōu)良的特性。當本體電壓小于0.6V時，就能夠防止把源極區(qū)域156作為發(fā)射極，把本體區(qū)域115作為基極，把漏極區(qū)域157作為集電極的寄生雙極型晶體管被驅動，并還可以防止發(fā)生伴隨著寄生雙極型晶體管工作的功耗。
另外，在采用了普通體基底而不是SOI基底的MOSFET(以下，稱為體-MOSFET)中，通過使硅基板和柵電極相互連接也能夠實現(xiàn)相同的效果。然而，在SOI-DTMOSFET中，如圖48所示源極區(qū)域156和漏極區(qū)域157的各底面可以接觸BOX層103的上表面，因此能夠減小由n+型源極區(qū)域156以及漏極區(qū)域157與p型硅層104形成的pn結面積。因此，與體-MOSFET相比，在SOI-DTMOSFET中能夠減小pn結電容及基極電流。
另外，如圖52所示，由于當pn結電容減小時耗盡層電容也減小，因此與體-MOSFET相比，SOI-DTMOSFET表現(xiàn)出了更優(yōu)越的亞閾特性，而與是NMOS還是PMOS無關。另外，在圖52所示的曲線中，橫軸表示柵壓VG(V)而縱軸表示漏極電流ID(A)，圖中的“S”表示亞閾系數(shù)。
圖53的曲線圖顯示出在n型SOI-DTMOSFET和SOI-MOSFET中本體偏壓(相對于源極的本體電壓)Vbs和閾值電壓Vth之間的關系。通常，相對于源極區(qū)域是反偏壓的本體電壓(即，Vbs＜0)被施加到SOI-MOSFET中的本體區(qū)域上。如圖中特性T1所示，在本體偏壓Vbs的絕對值越大，則閾值電壓Vth也越大。當本體偏壓Vbs為0時，獲得SOI-MOSFET中的閾值電壓Vth的最小值，在圖53所示的實施例中大約為0.4V。
與此相反，在SOI-DTMOSFET中，由于柵電極和本體區(qū)域相互連接，因此，相對于源極區(qū)域是一個正向偏壓的本體電壓(即，Vbs＞0)被施加到SOI-DTMOSFET的本體區(qū)域上。在圖53中，SOI-DTMOSFET的閾值電壓Vth為在特性T1與特性T2(VGS＝VBS)交點處的電壓值(大約為0.3V)。與SOI-DTMOSFET中閾值電壓Vth的大約為0.4V的最小值相比，可以看出在SOI-DTMOSFET中閾值電壓Vth降低。本發(fā)明所要解決的技術問題然而，在以前的DTMOSFET中，如圖50所示，用于把金屬插塞114和本體區(qū)域115連接起來的雜質擴散區(qū)域111被形成在SOI基板101的元件形成區(qū)域中?；蛉鐖D51所示，位于硅層104內部的部分金屬插塞114被形成在SOI基板101的元件形成區(qū)域中。
因此，由于在硅層104中需要設置一個用來形成雜質擴散區(qū)域等柵極-本體接觸區(qū)域的空間，所以元件形成區(qū)的面積將增大對應于柵極-本體接觸區(qū)的寬度的部分(即，圖50和51中的面積損失AP100)。結果，會產(chǎn)生芯片面積增大的問題。
因此，本發(fā)明的目的在于解決上述問題，在于提供這樣的半導體裝置，該裝置在SOI-DTMOSFET中能夠避免或抑制伴隨在硅層內形成柵極-本體接觸區(qū)的而產(chǎn)生面積損失。
本發(fā)明權利要求1中記載的半導體裝置包括疊層結構的SOI基底，其中依次層疊有半導體基底，絕緣層及半導體層；元件分離絕緣膜，形成在SOI基板的元件分離區(qū)域中的半導體層內；本體區(qū)域，選擇地形成在由元件分離絕緣膜限定的SOI基板的元件形成區(qū)域中的半導體層內；柵電極，形成在本體區(qū)域上，并且具有插入在它們之間的柵極絕緣膜；層間絕緣膜，覆蓋著元件分離絕緣膜及柵電極；接觸孔，可選擇地形成在層間絕緣膜中，以便暴露出部分柵電極并且在平面圖上與元件分離絕緣膜的一部分重疊；以及連接體，包括形成在接觸孔內的導體，以便與柵電極及本體區(qū)域電連接；其特征在于連接體底面的至少一部分在平面圖中與元件分離絕緣膜重疊。
本發(fā)明權利要求2中記載的半導體裝置，其特征在于，在權利要求1記述的半導體裝置中，在接觸孔的下方，連接體中底面的全部與元件分離絕緣膜重疊。
本發(fā)明權利要求3中記載的半導體裝置，其特征在于，在權利要求1記述的半導體裝置中，在所述接觸孔的下方，連接體中底面的一部分與元件分離絕緣膜重疊。
本發(fā)明權利要求4中記載的半導體裝置，其特征在于，在權利要求1記述的半導體裝置中，接觸孔形成在元件分離絕緣膜上表面的上方。
本發(fā)明權利要求5中記載的半導體裝置，其特征在于，在權利要求1記述的半導體裝置中，柵電極具有第1導電型的第1半導體層，連接體具有與第1導電型不同的第2導電型的第2半導體層，半導體裝置還設有形成在第1半導體層與第2半導體層之間的絕緣膜。
本發(fā)明權利要求6中記載的半導體裝置，其特征在于，在權利要求1-5中任一項記述的半導體裝置中，還設有形成在連接體與本體區(qū)域之間的界面中的阻擋膜。
本發(fā)明權利要求7中記載的半導體裝置，其特征在于，在權利要求1-6中任一項記述的半導體裝置中，柵電極為一種具有透光性的柵電極。
本發(fā)明權利要求8中記載的半導體裝置包括疊層結構的SOI基底，其中依次層疊有半導體基底，絕緣層及半導體層，該基底具有通過元件分離區(qū)域相互分離的第1及第2元件形成區(qū)域；元件分離絕緣膜，形成在元件分離區(qū)域中的半導體層內；形成在第1元件形成區(qū)域內的第1半導體元件，該元件具有可選擇地形成在半導體層內的第1本體區(qū)域以及在第1本體區(qū)域上的借助第1柵極絕緣膜形成的第1柵電極；形成在第2元件形成區(qū)域內的第2半導體元件，該元件具有可選擇地形成在半導體層內的第2本體區(qū)域以及在第2本體區(qū)域上借助第2柵極絕緣膜形成的第2柵電極；覆蓋元件分離絕緣膜以及第1和第2柵電極的層間絕緣膜；接觸孔，可選擇地形成在所述層間絕緣膜中以便暴露出部分第1柵電極以及部分第2柵電極；連接體，包括形成在接觸孔內的導體，把第1以及第2柵電極與本體區(qū)域電連接。
本發(fā)明權利要求9中記載的半導體裝置，其特征在于，在權利要求8中記述的半導體裝置中，連接體的至少一部分底面在平面圖中與元件分離絕緣膜重疊。
本發(fā)明權利要求10中記載的半導體裝置包括由半導體基底，絕緣層及半導體層的依次重疊而成的SOI基板；元件分離絕緣膜，在SOI基板的元件分離區(qū)域中形成在半導體層內；本體區(qū)域，在由元件分離絕緣膜限定的SOI基板的元件形成區(qū)域中選擇地形成半導體層中；柵電極，借助柵電極絕緣膜形成在本體區(qū)域上；偏壓發(fā)生裝置，連接在本體區(qū)域與柵電極之間，把被施加在本體區(qū)域的體電壓限制到0.6V以下。
本發(fā)明權利要求11中記述的半導體裝置，其特征在于，在 10中記述的半導體裝置中，包括覆蓋元件分離絕緣膜以及柵電極的層間絕緣膜；選擇地形成在層間絕緣膜內的接觸孔，以便暴露出部分柵電極而且在平面圖上使得與元件分離絕緣膜的一部分重迭；包括形成在接觸孔內的導體并且與本體區(qū)域連接的連接體，其中在接觸孔的下方，連接體的至少一部分底面在平面圖上與元件分離絕緣膜重迭。
圖1為概略地表示了本發(fā)明實施例1中DTMOSFET結構的俯視圖。
圖2為表示圖1所示DTMOSFET的斷面結構的剖面圖。
圖3為以工藝流程順序表示了圖2中DTMOSFET制造方法的剖面圖。
圖4為以工藝流程順序表示了圖2中DTMOSFET制造方法的剖面圖。
圖5為以工藝流程順序表示了圖2中DTMOSFET制造方法的剖面圖。
圖6為以工藝流程順序表示了圖2中DTMOSFET制造方法的剖面圖。
圖7為表示關于本發(fā)明實施例1中DTMOSFET的第1變形例的剖面圖。
圖8為表示關于本發(fā)明實施例1中DTMOSFET的第2變形例的剖面圖。
圖9為表示關于本發(fā)明實施例1中DTMOSFET的第3變形例的剖面圖。
圖10為表示關于本發(fā)明實施例1中DTMOSFET的第4變形例的剖面圖。
圖11為以工藝流程順序表示了圖10所示的DTMOSFET制造方法的剖面圖。
圖12為以工藝流程順序表示了圖10所示的DTMOSFET制造方法的剖面圖。
圖13為以工藝流程順序表示了圖10所示的DTMOSFET制造方法的剖面圖。
圖14為以工藝流程順序表示了圖10所示的DTMOSFET制造方法的剖面圖。
圖15為以工藝流程順序表示了圖10所示的DTMOSFET制造方法的第1變形例的剖面圖。
圖16為以工藝流程順序表示了圖10所示的DTMOSFET制造方法的第2變形例的剖面圖。
圖17為以工藝流程順序表示了圖10所示的DTMOSFET制造方法的第3變形例的剖面圖。
圖18為以工藝流程順序表示了圖10所示的DTMOSFET制造方法的第5變形例的剖面圖。
圖19為表示關于本發(fā)明實施例2中DTMOSFET結構的剖面圖。
圖20為表示關于本發(fā)明實施例2中DTMOSFET結構的第1變形例的剖面圖。
圖21為表示關于本發(fā)明實施例2中DTMOSFET結構的第2變形例的剖面圖。
圖22為表示關于本發(fā)明實施例2中DTMOSFET結構的第3變形例的剖面圖。
圖23為概略地表示了關于本發(fā)明實施例3中DTMOSFET結構的俯視圖。
圖24為表示圖23所示DTMOSFET的斷面結構的剖面圖。
圖25為以工藝流程順序表示了圖24中DTMOSFET制造方法的剖面圖。
圖26為以工藝流程順序表示了圖24中DTMOSFET制造方法的剖面圖。
圖27為以工藝流程順序表示了圖24中DTMOSFET制造方法的剖面圖。
圖28為表示關于本發(fā)明實施例3中DTMOSFET結構的第1變形例的剖面圖。
圖29為表示關于本發(fā)明實施例3中DTMOSFET結構的第2變形例的剖面圖。
圖30為表示關于本發(fā)明實施例3中DTMOSFET結構的第3變形例的剖面圖。
圖31為表示關于本發(fā)明實施例3中DTMOSFET結構的第4變形例的剖面圖。
圖32為表示關于本發(fā)明實施例3中DTMOSFET結構的第5變形例的剖面圖。
圖33為表示關于本發(fā)明實施例4中DTMOSFET結構的剖面圖。
圖34為以工藝流程順序表示了圖33所示的DTMOSFET制造方法的剖面圖。
圖35為以工藝流程順序表示了圖33所示的DTMOSFET制造方法的剖面圖。
圖36為以工藝流程順序表示了圖33所示的DTMOSFET制造方法的剖面圖。
圖37為以工藝流程順序表示了圖33所示的DTMOSFET制造方法的剖面圖。
圖38為表示關于本發(fā)明實施例4中DTMOSFET結構的剖面圖。
圖39為表示關于本發(fā)明實施例5中DTMOSFET結構的剖面圖。
圖40為表示關于本發(fā)明實施例6中的采用了DTMOSFET結構一例的電路圖。
圖41模式地顯示出構成圖40的電路中的半導體裝置的結構。
圖42為表示圖41的半導體裝置的斷面結構的剖面圖。
圖43為表示圖40的電路結構的變形例的電路圖。
圖44為表示關于本發(fā)明實施例7的半導體裝置結構的剖面圖。
圖45為表示用來說明圖44中所示的光敏元件的動作的模式圖。
圖46為顯示出柵極-體電流IGB相對于柵極-體電壓VGB的特性的曲線圖。
圖47為顯示出光電電流IP和增益相對于入射光線強度D的特性的曲線圖。
圖48為顯示出現(xiàn)有技術的DTMOSFET結構的模式圖。
圖49為大致地顯示出現(xiàn)有技術的DTMOSFET結構的俯視圖。
圖50為顯示出圖49的DTMOSFET的斷面結構的剖面圖。
圖51為顯示出以前的另一種DTMOSFET結構的剖面圖。
圖52為顯示出MOSFET的亞閾特性的曲線圖。
圖53為顯示出體偏壓Vbs與閾值電壓Vth之間的關系的曲線圖。
實施例1圖1為概略性地表示關于本發(fā)明實施例1的DTMOSFET結構的俯視圖，圖2為表示關于沿圖1所示線X1位置的斷面結構的剖面圖。參照圖2，SOI基板1是一種由硅基板2，BOX層3，硅層4依次層疊而成的疊層結構。在SOI基板1的元件分離區(qū)域中，STI10形成于硅層4內。STI10是從硅層4的上表面延伸至BOX層3的上表面形成的。但是，代替槽式分離型STI10，也可形成LOCOS分離型的元件分離絕緣膜。另外，在元件分離區(qū)域的端部部分中，P+型雜質擴散區(qū)域11以埋入STI10中局部上表面內的形狀選擇性地形成在硅層4的上表面內。
在由STI10確定的SOI基板1的元件形成區(qū)域中，與雜質擴散區(qū)域11下面的STI10側面以及雜質擴散區(qū)域11的側面接觸的P型本體區(qū)域15形成在硅層4內。柵電極9通過一層插入在它們之間的柵極氧化膜5而形成在本體區(qū)域15上。柵電極9具有一種層疊結構，其中n+型摻雜多晶硅層6，氮化鎢層7，鎢層8依次層疊在柵氧化膜5上。
由氧化硅構成的層間絕緣膜12覆蓋柵電極9，雜質擴散區(qū)域11及STI10的各個暴露面并形成在整個面上。在雜質擴散區(qū)域11，可施加預定的偏置電壓。也可不施加偏置電壓。在雜質擴散區(qū)域11，及鄰接雜質擴散區(qū)域11側的柵電極9的端部上，接觸孔CH1形成在層間絕緣膜12內部。在接觸孔CH1內形成有導體。具體地說，通過阻擋膜13嵌入鎢插塞14。阻擋膜13的材料可采用TiN，WNX，TaW，TaN，Ta，TaCN，TaWN，TiCN，WCN等。
鎢插塞14通過夾在它們中間的阻擋膜13與雜質擴散區(qū)域11接觸，并且通過夾在它們中間的阻擋膜13與柵電極9上表面的一部分及其側面接觸。因此，柵電極9和本體區(qū)域15通過夾在它們中間的阻擋膜13、鎢插塞14及雜質擴散區(qū)域11相互以電氣形式連接。換句話說，在實施例1的DTMOSFET中，阻擋膜13，鎢插塞14及雜質擴散區(qū)域11具有用于使柵電極9和本體區(qū)域15形成電連接的連接體的功能。所以，在實施例1中，上述連接體的整個底面與STI10在俯視圖上形成重疊。連接柵電極9和本體區(qū)域15的區(qū)域接點可為歐姆接點，也可為肖特基接點(二極管)。
參照附圖1，STI10以圖中粗線為邊界，形成在源區(qū)域16S，漏極區(qū)域16D及本體區(qū)域15周圍。即，圖中粗線表示了元件分離區(qū)域和元件形成區(qū)域之間的分界線。雜質擴散區(qū)域11形成在元件分離區(qū)域內。
圖3-6為以工藝流程表示的DTMOSFET的制造方法的剖面圖。參照圖3，首先，在SOI基板1的元件分離區(qū)域，通過公知的開槽分離技術在硅層4內形成STI17，18是側壁。之后，在SOI基板1的元件形成區(qū)域，通過離子注入法將硼等雜質導入硅層4內，從而形成本體區(qū)域15。接著，通過熱氧化法及CVD法等，在本體區(qū)域15上按順序形成柵極氧化膜5及柵電極9。之后，在注入掩模中使用柵電極9，通過離子注入法將磷及砷等雜質較淺地導入硅層4的上表面內，從而形成濃度較低的n-型雜質區(qū)域(圖中未示出)。
接著，使用CVD法以及各向異性干法腐蝕法，在柵電極9的側面形成由氧化硅構成的側壁18，然后，把柵電極9以及側壁18作用注入掩膜，通過在硅層4的上表面內使用離子注入法較深地導入磷或砷等雜質，形成較高濃度的n+型雜質區(qū)域(未圖示)。由此，形成由上述n-型雜質區(qū)域和上述n+型雜質區(qū)域構成的源極區(qū)域16S以及漏極區(qū)域16D(圖3中沒有表示)。
參照圖4，之后，通過CVD法等，在圖3所示的結構中，全面形成了由氧化硅構成的層間絕緣膜12。接著，通過照版法在層間絕緣膜12上形成具有規(guī)定開口圖案的光致抗蝕劑19。
參照圖5，之后，采用光致抗蝕劑19作為蝕刻掩模，通過沿SOI基板1的深度方向蝕刻速率高，而且對氧化硅具有選擇性的各向異性干法腐蝕法，刻蝕層間絕緣膜12以及側壁18。由此，暴露出柵電極9端部的上表面和側面以及硅層4上表面的一部分。之后，采用光致抗蝕劑19作為蝕刻掩模，通過沿SOI基板1的深度方向蝕刻速度速率高，而且對硅具有選擇性各向異性干法腐蝕法把暴露的硅層4的上表面刻蝕預定的深度。通過以上工藝過程，凹部20可以被選擇性地形成在層間絕緣膜12和硅層4內，從而暴露出柵電極9的一部分并且該凹槽20可以在平面上與STI10的一部分重疊。然后，把光致抗蝕劑19去掉。
參照圖6，之后，通過在SiCl4，SiHCL3，SiH2CL2，SiH4等的原料氣體中混合B2H6，BH3等氣體的外延生長法采用本體區(qū)域15的硅作為晶種以使得硅沿著水平方向長大，以便在凹部20的底面上形成雜質擴散區(qū)域11。在本實施例1中，使雜質擴散區(qū)域11的上表面與STI10的上表面一致。以基板作為晶種沿橫向使外延層增大的方法稱為ELO(外延側向過度增大)。之后，按順序全面形成阻擋膜13及鎢插塞14之后，通過CMP(化學機械拋光)法實現(xiàn)回刻蝕，從而獲得圖2所示的結構。在絕緣膜的上表面內挖出插塞用的槽，通過以導體填充該槽后，以CPM法使上述絕緣膜及上述導體的上表面平坦化的一系列工藝過程被稱為金屬鑲嵌工藝。
代替鎢插塞14，也可以采用鎂，鉑，鋁，鈷，鈦，鉬，鋯，鉭，銅，銀，金等金屬插塞。
若采用所述實施例1的半導體裝置，則如圖1，2所示，在用于相互連接柵電極9和本體區(qū)域15的連接體(阻擋膜13，鎢插塞14及雜質擴散區(qū)域11)中，形成在SOI基板內的雜質擴散區(qū)域11完全形成在SOI基板1的元件分離區(qū)域內。因此，由于能夠除去在使雜質擴散區(qū)域11形成在元件形成區(qū)域內的情況下產(chǎn)生的面積損失(圖50的AP100)，因此可縮小芯片面積。
圖7對應圖2，為表示涉及實施例1的DTMOSFET的第1變形例的剖面圖。代替鎢插塞14，形成有P+型摻雜多晶硅插塞21。其它的結構與圖2所示的結構相同。
圖8對應圖2，為表示涉及實施例1的DTMOSFET的第2變形例的剖面圖。代替從硅層4上表面延伸至BOX層3的上表面的STI10，形成STI22，其底面沒有達到BOX層3的上表面。其它的結構與圖2所示的結構相同。
圖9對應圖2，為表示涉及實施例1的DTMOSFET的第3變形例的剖面圖。在形成代替鎢插塞14的摻雜多晶硅插塞21的同時，形成代替STI10的STI22。其它的結構與圖2所示的結構相同。
圖10對應圖2，為表示涉及本實施例1的DTMOSFET的第4變形例的剖面圖。柵電極24是一種由n+型摻雜硅層6，氮化鎢層7，鎢層8，阻擋層23依次層疊在柵氧化膜5上而形成的疊層結構。側壁25形成在柵電極24的側面。側壁25的材料可采用氧化硅，TEOS，氮氧化硅，氮化硅(或其復合膜)。
氮化硅膜26形成在柵電極24上。在柵電極24的上方，由氧化硅構成的層間絕緣膜12形成在氮化硅膜26上。氮化硅膜26形成在未形成雜質擴散區(qū)域11部分的STL10的上表面上方。在該部分的STI10的上方，由氧化硅構成的層間絕緣膜12形成在氮化硅膜26上。其它的結構與圖2所示的結構相同。
圖11-14為以工藝順序表示圖10中所示的DTMOSFET的制造方法的剖面圖。參照圖11，首先，使STI17形成在元件分離區(qū)域中的硅層4內后，使本體區(qū)域15形成在元件分離區(qū)域中的硅層4內。接著，在本體區(qū)域15上，按順序形成柵氧化膜5和柵極24。
接著，通過在注入掩模中使用柵電極24的離子注入法，在硅層4的上表面內較淺地形成n-型雜質區(qū)域(圖中未示出)。之后，通過CVD法及各向異性干法腐蝕法，在柵電極24的側面形成側壁25。接著，通過在注入掩模中使用柵電極24和側壁25的離子注入法，在硅層4的上表面內較深地形成n+型雜質區(qū)域(圖中未示出)。由此，形成由上述n-型雜質區(qū)域和上述n+型雜質區(qū)域構成的源極區(qū)域16S及漏極區(qū)域16D(圖11中未出現(xiàn))。隨后，通過CVD法，全面形成氮化硅膜26。
參照圖12，之后，在圖11所示的結構上，全面形成由氧化硅構成的層間絕緣膜12。接著，在層間絕緣膜12上形成具有規(guī)定開孔圖案的光致抗蝕劑19。
參照圖13，之后，采用光致抗蝕劑19作為蝕刻掩模，通過沿SOI基板1的深度方向蝕刻速率提高，而且對氧化硅具有選擇性的各向異性干法腐蝕法，刻蝕層間絕緣膜12。這樣使氮化硅膜26暴露出來。
參照附圖14，之后，通過蝕刻去除暴露出的氮化硅膜26。這就使得柵電極24一部分上表面以及側壁25，一部分STI17的上表面暴露出來。之后，通過沿SOI基板1的深度方向蝕刻速率提高，而且對硅具有選擇性的各向異性干法腐蝕法，把暴露的硅層4的上表面刻蝕預定的深度。通過以上步驟，凹部27就可以可選擇地形成在層間絕緣膜12和硅層4內。隨后，把光致抗蝕劑19去掉。
隨后，通過外延生長法在凹部27的底面上形成上表面高度與STI10一致的雜質擴散區(qū)域11。接著，在按順序全面地形成阻擋膜13和鎢插塞14后，通過回刻蝕獲得圖10所示的結構。
如圖15所示，代替形成雜質擴散區(qū)域11，可形成具有上表面高于STI10上表面的雜質擴散區(qū)域28。如圖16所示，代替形成雜質擴散區(qū)域11，可形成雜質擴散區(qū)域29和硅化物層30的疊層結構。在圖16中，通過外延生長法形成雜質擴散區(qū)域29后，通過全面形成鈷，鉑，鈦，鎢，鎳等金屬膜并進行RTA(快速熱退火)，從而以自動調整方式在雜質擴散區(qū)域29上形成硅化物層30。通過采用雜質擴散區(qū)域29和硅化物層30的疊層結構，能夠減小與鎢插塞14的接觸電阻。
如圖17所示，通過氮化硅形成側壁25，在圖14所示的步驟中，通過用于除去氮化硅膜26的回刻蝕的過蝕刻法，可除去側壁25的上部以形成側壁31。因此，通過阻擋膜13可增大鎢插塞14和柵電極24相互接觸的面積，從而減小鎢插塞14與柵電極24之間的接觸電阻。
圖18對應于圖2，為表示關于本實施例1的DTMOSFET的第5變形例的剖面圖，層間絕緣膜37形成在圖2所示的結構的整個面上。在層間絕緣膜37內，可選擇地形成阻擋膜38和鎢插塞39。鎢插塞39通過阻擋膜38與鎢插塞14接觸。在層間絕緣膜37中形成有金屬配線40，金屬配線40接觸鎢插塞39。金屬絕緣膜41形成在金屬配線40上。
在DTMOSFET中，對柵電極9和本體區(qū)域15施加共同電壓。因此，如圖18所示，通過共同的鎢插塞14，39，能夠使柵電極9和本體區(qū)域15連接在共同的金屬配線40上。由此，與分別設置柵電極9用的插塞及配線，以及本體區(qū)域15用的插塞和配線的情況相比，實現(xiàn)了半導體裝置的小型化。實施例2圖19對應于圖2，為表示關于本實施例2的DTMOSFET結構的剖面圖。在關于上述實施例1的DTMOSFET中，在STI10的上表面可選擇地形成雜質擴散區(qū)11，通過阻擋膜13使雜質擴散區(qū)域11和鎢插塞14相互接觸，從而構成由阻擋膜13，鎢插塞14和雜質擴散區(qū)域11形成的連接體。
相反，在本實施例2的DTMOSFET中，不形成雜質擴散區(qū)域11，而是從層間絕緣膜12的上表面延伸至STI10的上表面內形成接觸孔CH2，通過阻擋膜13，以鎢插塞14填充在接觸孔CH2內。以此通過阻擋膜13和鎢插塞14使柵電極9和本體區(qū)域15相互電氣連接在一起。即，在本實施例2的DTMOSFET中，阻擋膜13和鎢插塞14起到了用于相互電氣連接柵電極9和本體區(qū)域15的連接體的功能。
例如參照圖2，在上述本實施例1的DTMOSFET中，雜質擴散區(qū)域11與本體區(qū)域15直接接觸。由此，通過DTMOSFET制造工藝中的各種熱處理，在雜質擴散區(qū)域11中所含的硼等雜質朝本體區(qū)域15內擴散，結果，出現(xiàn)了狹窄通道效果顯著的情況。相反，在本實施例2的DTMOSFET中，由于阻擋膜13介于在硅層4內形成的部分鎢插塞14和本體區(qū)域15之間，由此，能夠抑制鎢插塞14中金屬原子朝本體區(qū)域15內的熱擴散，從而抑制了狹窄通道效果的產(chǎn)生。
圖20對應圖19，為表示本實施例2的DTMOSFET的第1變形例的剖面圖。代替鎢插塞14，可形成P+型摻雜多晶硅插塞21。其它的結構與圖2所示的結構相同。在這種情況下，通過介于摻雜多晶硅插塞21與本體區(qū)域15之間的阻擋膜13，能夠抑制在摻雜多晶硅插塞21內所含的摻雜物朝本體區(qū)域15內的熱擴散。
圖21對應圖19，為表示本實施例2的DTMOSFET的第2變形例的剖面圖。代替從硅層4的上表面延伸至BOX層3上表面的STI10，可形成STI22，其具有未到達BOX層3上表面的底面。其它結構同圖19所示的結構相同。另外，采用STI22的結構也可適用于圖20所示的DTMOSFET。
圖22對應圖19，為表示本實施例2的DTMOSFET的第3變形例的剖面圖。柵電極24形成摻雜多晶硅層6，氮化鎢層7，鎢層8，阻擋層23按順序層疊在柵氧化膜5上的疊層結構。在柵電極24的側面形成有側壁25。
氮化硅膜26形成在柵電極24上。在柵電極24的上方，由氧化硅構成的層間絕緣膜12形成在氮化硅膜26上。氮化硅膜26形成在未形成鎢插塞14部分的STI10的上表面上。在這部分的STI10的上方，由氧化硅構成的層間絕緣膜12形成在氮化硅膜26上。其它的結構與圖19所示的結構相同。
實施例3圖23為概略性描述了本發(fā)明第3實施例的DTMOSFET結構的俯視圖，圖24為剖面圖，描述了關于沿圖23中所示的線X2的位置的剖面結構。參照圖24，雜質擴散區(qū)域11在SOI基板1內，橫跨形成在元件形成區(qū)域和元件分離區(qū)域的邊界部分的兩個區(qū)域中。這樣，在本實施例3的DTMOSFET中，雜質擴散區(qū)域11的一部分形成在元件分離區(qū)域內。即，由阻擋膜13，鎢插塞14及雜質擴散區(qū)域11構成的連接體的底面的一部分平面交疊在STI10上。在形成于元件形成區(qū)域的部分雜質擴散區(qū)域11的底面和BOX層3的上表面之間，本體區(qū)域15從柵電極9的下方延伸形成。本實施例3的DTMOSFET的其它結構與圖2所示的上述實施例1的DTMOSFET的結構相同。
參見圖23，STI32以圖中粗線為邊界，形成在源極區(qū)域16S，漏極區(qū)域16D，本體區(qū)域15及一部分雜質擴散區(qū)域11的周圍。即，圖中的粗線表示了元件形成區(qū)域和元件分離區(qū)域的邊界。
圖25-27為剖面圖，以工藝順序表示了圖24所示的DTMOSFET的制造方法。參照圖25，首先，在使STI33形成在元件分離區(qū)域中的硅層4內后，使本體區(qū)域15形成在元件形成區(qū)域中的硅層4內。接著，在元件形成區(qū)域和元件分離區(qū)域的邊界之間留出規(guī)定的間隙，在本體區(qū)域15上按順序形成柵氧化膜5及柵電極9。
接著，通過將以柵電極9用作注入掩模的離子注入法，可在硅層4的上表面內較淺地形成n-型雜質區(qū)域(圖中未示出)。接著，通過CVD方法及各向異性干法腐蝕法可在柵電極9的側面形成由氧化硅構成的側壁18。接著，通過在注入掩模中使用柵電極9和側壁18的離子注入法，可在硅層4的上表面內較深地形成n+型雜質區(qū)域(圖中未示出)。以此形成由上述n-型雜質區(qū)域和n+型雜質區(qū)域構成的源極區(qū)域16S，漏極區(qū)域16D(圖25中未示出)。
參見圖26，接著，在圖25所示的結構中，全面地形成由氧化硅構成的層間絕緣膜12。隨后，在層間絕緣膜12上形成具有規(guī)定開口圖形的光致抗蝕劑19。
參見圖27，隨后，將光致抗蝕劑19用作蝕刻掩模，通過沿SOI基板1的深度方向具有高刻蝕率的各向異性干法腐蝕法，刻蝕層間絕緣膜12，側壁18，STI32上表面的一部分及硅層4上表面的一部分。以此在層間絕緣膜12及硅層4內可選擇地形成凹槽34。之后，除去光致抗蝕劑19。
接著，通過外延生長法在凹槽34的底面形成上表面高度與STI32一致的雜質擴散區(qū)域11，隨后，按順序全面地形成阻擋膜13和鎢插塞14后，通過回刻蝕獲得圖24所示的結構。
在本實施例的DTMOSFET中，與圖2所示的上述實施例1的DTMOSFET相比，由于擴大了雜質擴散區(qū)域11與本體區(qū)域15的接觸面積，因此能夠減小雜質擴散區(qū)域11與本體區(qū)域15間的接觸電阻。結果，能夠增強柵電極9與本體區(qū)域15之間的電氣耦合。
此外，由于雜質擴散區(qū)域11的一部分形成在元件分離區(qū)域內，因此，與在圖50，51中所示的以往的DTMOSFET的面積損失AP100相比，能夠抑制雜質擴散區(qū)域11形成在元件形成區(qū)域時產(chǎn)生的面積損失AP1。結果，與以往的DTMOSFET相比，能夠縮小芯片的面積。
圖28對應圖24，為表示本實施例3中DTMOSFET的第1變形例的剖面圖。與上述實施例2中DTMOSFET相同，代替形成雜質擴散區(qū)域11，可形成從層間絕緣膜12的上表面延伸至STI10上表面的接觸孔，并由阻擋膜13和鎢插塞14填充。其它的結構與圖24所示的結構相同。
圖29對應圖24，為表示本實施例3的DTMOSFET的第2變形例的剖面圖。代替由硅層4的上表面延伸至BOX層3下表面的STI32，可形成STI35，其具有未到達BOX層3上表面的底面。其它的結構與圖24所示的結構相同。
圖30對應圖24，為表示本實施例3的DTMOSFET的第3變形例的剖面圖。在圖28所示的DTMOSFET中，可采用圖29所示的STI35。其它的結構與圖24所示的結構相同。
圖31對應圖24，為表示本實施例3的DTMOSFET的第4變形例的剖面圖。柵電極24形成摻雜多晶硅層6，氮化鎢層7，鎢層8和阻擋層23依次在柵氧化膜5上的交疊的疊層結構。側壁25形成在柵電極24的側面。
氮化硅膜26形成在柵電極24上。在柵電極24的上方，由氧化硅構成的層間絕緣膜12形成在氮化硅膜26上。并且，在未形成鎢插塞14部分的STI32的上表面上，形成有氮化硅膜26。在該部分的STI32的上方，層間絕緣面12形成在氮化硅膜26上。其它的結構與圖24所示結構相同。
圖32對應圖24，為表示本實施例3中DTMOSFET的第5變形例的剖面圖。代替具有形成雜質擴散區(qū)域11的上表面的STI32，可形成STI33，STI33具有未形成雜質擴散區(qū)域11的上表面，另外，代替形成在硅層4的上表面內的雜質擴散區(qū)域11，可形成從硅層4的上表面延伸至BOX層3上表面的P+型雜質擴散區(qū)域36。鎢插塞14橫跨形成在元件形成區(qū)域和元件分離區(qū)域，鎢插塞14的底面在元件形成區(qū)域接觸通過阻擋膜13雜質擴散區(qū)域36，在元件分離區(qū)域通過阻擋膜13接觸STI33的上表面。與接觸STI33側相對側的雜質擴散區(qū)域36的側面全面地接觸本體區(qū)域5的側面。
實施例4圖33對應圖2，為表示本發(fā)明第4實施例的DTMOSFET結構的剖面圖。P+型雜質擴散區(qū)域41橫跨形成在SDI基板41上的元件形成區(qū)域和元件分離區(qū)域的邊界部分的兩個區(qū)域中。即，雜質擴散區(qū)域41的一部分形成在元件分離區(qū)域內。雜質擴散區(qū)域41的底面分別在元件形成區(qū)域接觸本體區(qū)域15，在元件分離區(qū)域接觸STI22的上表面。并且，雜質擴散區(qū)域41的上表面通過阻擋膜13接觸鎢插塞14。即，在本實施例4的DTMOSFET中，由阻擋膜13，鎢插塞14及雜質擴散區(qū)域41構成的連接體的底面的一部分平面交疊在STI33上。
柵電極24是由摻雜多晶硅層6，氮化鎢層7，鎢層8和阻擋層23依次在柵氧化膜5上形成的疊層結構。在柵電極24的側面形成側壁25。氮化硅膜26形成在柵電極24上。在柵電極24的上方，由氧化硅形成的層間絕緣膜12形成在氮化硅膜26上。并且，氮化硅膜26形成在未形成雜質擴散區(qū)域41部分的STI33的上表面上。在這部分的STI33的上方，層間絕緣膜12形成在氮化硅膜26上。本實施例的DTMOSFET的其它結構與圖2所示的上述實施例1的TMOSFET的結構相同。
圖34-37為剖面圖，以工藝順序表示了圖33所示的DTMOSFET的制造方法。參照圖34，首先，在使STI33形成在元件分離區(qū)域中的硅層4內后，使本體區(qū)域15形成在元件形成區(qū)域中的硅層4內。接著，在元件形成區(qū)域和元件分離區(qū)域的邊界之間留出規(guī)定的間隙，在本體區(qū)域15上按順序形成柵氧化膜5及柵電極24。
接著，通過將以柵電極24用作注入掩模的離子注入法，在硅層4的上表面內較淺地形成n-型雜質區(qū)域(圖中未示出)。接著，通過CVD方法及各向異性干法腐蝕法在柵電極24的側面形成由氧化硅構成的側壁25。接著，通過在注入掩模中使用柵電極24和側壁25的離子注入法，在硅層4的上表面內較深地形成n+型雜質區(qū)域(圖中未示出)。以此形成由上述n-型雜質區(qū)域和n+型雜質區(qū)域構成的源極區(qū)域16S，漏極區(qū)域16D(圖25中未示出)。接著，通過CVD法全面地形成氮化硅膜26。
參見圖35，接著，在圖34所示的結構中，全面地形成由氧化硅構成的層間絕緣膜12。隨后，在層間絕緣膜12上形成具有規(guī)定開口圖形的光致抗蝕劑19。
參見圖36，隨后，將光致抗蝕劑19用作蝕刻掩模，通過沿SOI基板1的深度方向腐蝕率高，而且對氧化硅具有選擇性的各向異性干法腐蝕法刻蝕層間絕緣膜12。以此暴露出氮化硅膜26。
隨后，通過刻蝕除去暴露的氮化硅膜26。以此暴露出柵電極24上表面的一部分，側壁25，本體區(qū)域15上表面的一部分，STI33上表面的一部分。隨后，除去光致抗蝕劑19。
參照附圖37，隨后，以本體區(qū)域15的硅作為晶種，通過外延生長硅，在本體區(qū)域15和STI33上以規(guī)定的膜厚度形成雜質擴散區(qū)域41。也可通過CVD法形成雜質擴散區(qū)域41。隨后，在按順序全面地形成阻擋膜13和鎢插塞14后，通過回刻蝕獲得圖33所示的結構。在獲得圖36所示的結構后，也可以省略形成雜質擴散區(qū)域41的步驟，形成阻擋膜13和鎢插塞14。
在所述第4實施例的DTMOSFET中，由于雜質擴散區(qū)域41的一部分形成在元件分離區(qū)域內，因此，與在圖50，51中所示的以往DTMOSFET的面積損失AP100相比，能夠抑制在元件形成區(qū)域內形成雜質擴散區(qū)域41時產(chǎn)生的面積損失AP1。結果，與以往的DTMOSFET相比，能夠縮小集成電路塊的面積。
此外，在具有柵電極24的n+型摻雜硅層6和形成在SOI基板1上的P+型雜質擴散區(qū)域41之間形成由絕緣膜構成的側壁25。因此，能夠避免在摻雜多晶硅層6與雜質擴散區(qū)域41之間形成pn結。
圖38對應圖33，為表示本實施例4的DTMOSFET的變形例的剖面圖。代替從硅層4上表面至BOX層3上表面的SOI33，形成STI42，其具有未達到BOX層3上表面的底面。其它的結構與圖33所示的結構相同。
實施例5圖39為表示本發(fā)明第5實施例的DTMOSFET結構的剖面圖。SOI基板1具有夾有元件分離區(qū)域的第1和第2元件形成區(qū)域。在第1元件形成區(qū)域中，在硅層4內形成P型本體區(qū)域15a。在本體區(qū)域15a上，通過柵極氧化膜5a形成柵電極9a。柵電極9a形成n+型摻雜硅層6a，氮化鎢層7a及鎢層8a依次層疊在柵氧化膜5a上的疊層結構。另外，除鄰接元件分離區(qū)域側的端部外，在柵電極9a的上表面上形成由氧化硅構成的層間絕緣膜12。
在第2元件形成區(qū)域中，在硅層4內形成P型本體區(qū)域15b。在本體區(qū)域15b上，通過柵極氧化膜5b形成柵電極9b。柵電極9b與柵電極9a相同，形成n+型摻雜多晶硅層6b，氮化鎢層7b及鎢層8b依次層疊在柵氧化膜5b上的疊層結構。另外，除鄰接元件分離區(qū)域側的端部外，在柵電極9b的上表面上形成由氧化硅構成的層間絕緣膜12。
在元件分離區(qū)域，在硅層4的上表面內，形成p+型雜質擴散區(qū)域11。另外，在雜質擴散區(qū)域11和BOX層3之間形成STI10。雜質擴散區(qū)域11同時接觸本體區(qū)域15a，15b。在由層間絕緣膜12，柵電極9a，9b及雜質擴散區(qū)域11限定的凹槽內，通過阻擋膜13形成鎢插塞14。結果，柵電極9a，9b及本體區(qū)域15a，15b通過鎢插塞14分別電連接在一起。
本體區(qū)域15a，15b及摻雜多晶硅層6a，6b的導電型的關系如上所述，為(1)在第1和第2元件形成區(qū)域內，每一個都形成表面溝道的NMOSFET的情況，或在(2)第1及第2元件形成區(qū)域內，每一個都形成埋設溝道型PMOSFET的情況，或(3)在第1以及第2元件形成區(qū)域的某一方中形成表面溝道的NMOSFET，在另一方中形成埋設溝道型PMOSFET的情況。
例如在(3)的情況下，通過形成在第1元件形成區(qū)域內的MOSFET，形成在第2元件形成區(qū)域內的MOSFET，能夠構成CMOS轉換電路。在這種情況下，由于將共用的信號輸入XNMOSFET及PMOSFET的各個柵極，因此，如圖39所示，可采用通過鎢插塞14和阻擋膜13使柵電極9a，9b相互連接的結構。CMOS轉換電路使用在驅動器或者將多個CMOS轉換器交叉耦合的SRAM等中。
這樣，在實施例5的DTMOSFET中，采用夾持元件分離區(qū)域相互鄰接的多個DTMOSFET共用在該元件分離區(qū)域內形成的雜質擴散區(qū)域11，鎢插塞14和阻擋膜13的結構。因此，與將雜質擴散區(qū)域11或鎢插塞14等分別設置在各DTMOSFET相比，能夠縮小芯片的面積。
在以上的說明中，雖然以上述實施例1的DTMOSFET為基礎，以適用第5實施例的發(fā)明為例作出了描述，但是，也能夠以上述實施例2～4的發(fā)明為基礎，適用第5實施例的發(fā)明。
實施例6
圖40為表示使用了DTMOSFET的電路一例的電路圖。晶體管QN1為具有柵極G1，漏極D1，源極S1和本體B1的DTMOSFET。晶體管QN2為具有柵極G2，漏極D2和源極S2的增強型或耗盡型MOSFET。晶體管QN1的柵極G1和本體B1通過晶體管QN2彼此相連。
圖41為示意性表示構成圖40所示電路的半導體結構的平面圖，其中，43、45、46、48、49、51、53為接觸插頭；44、47、50、52為配線。晶體管QN2的漏極D2通過接觸插頭45連接在晶體管QN1的本體B1(圖中41未示出)上。晶體管QN1的柵極G1通過接觸插頭46連接配線47。配線47通過接觸插頭48連接晶體管QN2的源極S2。
通過配線50和接觸插頭49將電源電位VDD輸入到晶體管QN1的漏極D1。通過配線52和接觸插頭51將接地電位輸入到晶體管QN1的源極S1上。通過配線(圖中未示出)和接觸插頭53將柵極電壓V1輸入到晶體管QN2的柵極G2上。
圖42為剖面圖，表示了關于沿圖41所示線X3的位置的剖面結構。柵電極G1是一種由摻雜多晶硅層6，氮化鎢層7，鎢層8依次層疊形成的疊層結構。接觸插頭45由阻擋膜13和鎢插塞14構成。在STI10的上表面內選擇地形成雜質擴散區(qū)域11。雜質擴散區(qū)域11的側面接觸本體區(qū)域15(相當于圖40中所示的本體B1)，上表面與接觸插頭45接觸。為了防止柵電極G1和接觸插頭45電接觸，形成由絕緣膜構成的側壁53。側壁53形成在由層間絕緣膜12，柵電極G1和雜質擴散區(qū)域11限定的凹槽的側面。
在圖42中，雖然以上述實施例1的DTMOSFET為基礎，對適用第6實施例的發(fā)明的例子作出了描述，但是，也能夠以上述實施例2～4的發(fā)明為基礎，適用第6實施例的發(fā)明。
參照圖40，在柵電極G1和體B1直接連接的情況下，為了防止驅動寄生雙極型晶體管，必須把對晶體管QN1柵極G1的輸入電壓VIN抑制到小于0.6。相反，在第6實施例中，通過晶體管QN2使晶體管QN1的柵極G1和體B1相互連接。因此，通過將所述晶體管QN2作為產(chǎn)生偏壓用的晶體管，能夠進行調整使得向體B1施加的體電壓被限制在0.6V以下。這樣，可將輸入電壓VIN的電壓值限定為大于0.6V的值，由于增大了晶體管QN1的驅動電流，因此，本發(fā)明可適用于時鐘驅動器，緩沖器等。
如圖42所示，通過在STI10的上表面內形成雜質擴散區(qū)域11，能夠避免在元件形成區(qū)域內形成雜質擴散區(qū)域11而產(chǎn)生的面積損失。
另外，為了避免由晶體管QN2的柵極電壓V1引起的附加功耗，最好把晶體管QN2的特征曲線設定成在柵極電壓V1為0V時晶體管QN2開始工作。
在圖40中，雖然表示了作為產(chǎn)生偏壓用的晶體管，在晶體管QN1的柵極G1和體B1之間僅連接單體晶體管QN2的情況，但是如圖43所示，也可在柵極G1和體B1之間連接用多個晶體管構成的偏壓發(fā)生電路54。
實施例7圖44為表示本發(fā)明第7實施例的半導體結構的剖面圖。第7實施例的半導體裝置由于使用了光敏元件而對圖2所示的實施例1的DTMOSFET作了改進。具體地說，代替由摻雜多晶硅層6，氮化鎢層7及鎢層8構成的柵電極9，形成由透光材料構成的柵電極55。柵電極55處于電浮置狀態(tài)。本實施例7的DTMOSFET的其它結構與圖2所示的上述實施例1的DTMOSFET結構相同。
在圖44中，雖然以上述實施例1的DTMOSFET為基礎，示出適用第7實施例的發(fā)明的例子，但是，也能夠以上述實施例2～4的發(fā)明為基礎，適用第7實施例的發(fā)明。
圖45為用于說明圖44所示光敏元件動作的示意圖。在DTMOSFET的源極區(qū)域56施加有接地電位，且漏極區(qū)域57連接電池等電源58。如果照射在光敏元件上的光透過柵電極55到達本體區(qū)域15，則通過光能產(chǎn)生激勵，在本體區(qū)域15中產(chǎn)生電子-空穴對。電子通過耗盡層縱向的電場漂移至硅層56的表面，進而受漏極區(qū)域57的正電位吸引，漂移到漏極區(qū)域57內。
另一方面，由于空穴聚集在本體區(qū)域15中，本體區(qū)域15的電位上升，與此相伴，由于電連接本體區(qū)域15的柵電極55的電位上升，因此驅動DTMOSFET。結果，在源極和漏極之間流過電流，并且，使在本體區(qū)域15聚集的空穴漂移進入源極區(qū)域56。
圖46為表示柵極體電流IGB相對于柵極體電壓VGB的特性的曲線圖。圖46表示了使0V電壓施加在源極區(qū)域56，漏極區(qū)域57及硅基板1的情況下的特性?？芍?，照射光的強度越強，流過柵極體電流IGB越多。并且，由于在源極區(qū)域56和漏極區(qū)域57施加有0V電壓，因此，晶體管并不會放大柵極體電流IGB。
圖47為表示相對于照射光強度的光電流IP及增益的特性曲線圖。此處，表示了在源極和漏極之間施加1V電壓時的特性?？芍?，照射光的強度越強，光電流IP越大。所述增益是通過在源極-漏極的電壓為1V時漏極電流值除以源極-漏極的電壓為0V時電流IGB值的1/2求得的。1/2的原因在于在源極-漏極之間，或在體-漏極之間產(chǎn)生反向偏壓的情況下，在兩者之間流過電流。
因此，在實施例7的半導體裝置中，在使用DTMOSFET的光敏元件中，在柵電極55和本體區(qū)域15之間的連接結構中，采用了上述實施例1所示的連接結構。具體來說，通過鎢插塞14及雜質擴散區(qū)域11連接柵電極55和本體區(qū)域15，從而在SOI基板1的元件分離區(qū)域內形成雜質擴散區(qū)域11。從而，由于能夠完全避免在元件分離區(qū)域內形成雜質擴散區(qū)域11時產(chǎn)生的面積損失(圖50中AP100)，因此能夠實現(xiàn)光敏元件的小型化。
在上述實施例1-7中，雖然以多金屬結構的柵電極為例進行了說明，但是其它結構(例如，金屬柵極結構)的柵電極也可適用于本發(fā)明中。
本發(fā)明的技術效果若采用本發(fā)明權利要求1的裝置，則由于連接體的至少一部分形成在元件分離區(qū)域內，因此能夠避免或抑制當連接體形成在元件形成區(qū)域內時產(chǎn)生的面積損失。
并且，若采用本發(fā)明權利要求2的裝置，則由于連接體的全部形成在元件分離區(qū)域內，因此，能夠完全避免當連接體形成在元件形成區(qū)域內時產(chǎn)生的面積損失。
若采用本發(fā)明權利要求3的裝置，則由于連接體的一部分形成在元件分離區(qū)域內，因此能夠抑制當連接體形成在元件形成區(qū)域內時產(chǎn)生的面積損失。并且，由于增大了連接體與本體區(qū)域的接觸面積，因此降低了兩者之間的接觸電阻。
若采用本發(fā)明權利要求4的裝置，則由于不必為了在半導體層上表面內形成接觸孔而刻蝕半導體層，因此能夠避免由該蝕刻對半導體層所造成的損傷。
若采用本發(fā)明權利要求5的裝置，則由于使絕緣膜介于彼此導電類型不同的第1半導體層和第2半導體層之間，因此能夠避免在兩個半導體層之間形成pn結。
若采用本發(fā)明權利要求6的裝置，則能夠抑制構成連接體的原子由制造工序中的各種熱處理在本體區(qū)域內進行熱擴散。
若采用本發(fā)明權利要求7的裝置，則能夠以半導體裝置作為光敏元件使用。
若采用本發(fā)明權利要求8的裝置，則由于第1半導體元件和第2半導體元件共有一個連接體，因此與分別形成連接體的情況相比，能夠實現(xiàn)半導體裝置的小型化。
若采用本發(fā)明權利要求9的裝置，則由于連接體的至少一部分形成在元件分離區(qū)域內，因此能夠避免或抑制當連接體形成在元件形成區(qū)域內時產(chǎn)生的面積損失。
若采用本發(fā)明權利要求10的裝置，則在對柵電極施加大于0.6V電壓的高電壓情況下，由于通過偏壓產(chǎn)生裝置將體電壓限制在0.6V以下，因此能夠避免驅動寄生雙極型晶體管。
若采用本發(fā)明權利要求11的裝置，則由于連接體的至少一部分形成在元件分離區(qū)域，因此能夠避免或抑制在使連接體形成在元件形成區(qū)域內的情況下產(chǎn)生的面積損失。
權利要求
1.一種半導體裝置，其包括疊層結構的SOI基板，其中依次層疊有半導體基板，絕緣層及半導體層，元件分離絕緣膜，形成在所述SOI基板的元件分離區(qū)域中的所述半導體層內，本體區(qū)域，選擇地形成在在由所述元件分離絕緣膜限定的所述SOI基板的元件形成區(qū)域中的所述半導體層內，柵電極，其通過柵極絕緣膜形成在所述本體區(qū)域上，覆蓋所述元件分離絕緣膜及所述柵電極的層間絕緣膜，可選擇地形成在所述層間絕緣膜中的接觸孔，以便暴露出所述層間絕緣膜的一部分且在平面圖上與所述元件分離絕緣膜的一部分重疊，以及連接體，包括形成在所述接觸孔內的導體，以便電連接所述柵電極及所述本體區(qū)域，其中，所述連接體底面的至少一部分在平面圖中與所述元件分離絕緣膜重疊。
2.根據(jù)權利要求1所述的半導體裝置，其特征在于所述元件分離絕緣膜為完全分離型的元件分離絕緣膜，從所述半導體層的上表面延伸至所述絕緣層的上表面。
3.根據(jù)權利要求1所述的半導體裝置，其特征在于所述元件分離絕緣膜為部分分離型的元件分離絕緣膜，其底面沒有到達所述絕緣層上表面。
4.根據(jù)權利要求1所述的半導體裝置，其特征在于在所述接觸孔的下方，所述連接體中所述底面的全部與所述元件分離絕緣膜重疊。
5.根據(jù)權利要求1所述的半導體裝置，其特征在于在所述接觸孔的下方，所述連接體中所述底面的一部分與所述元件分離絕緣膜重疊。
6.根據(jù)權利要求5所述的半導體裝置，其特征在于所述接觸孔形成在所述半導體層上表面的上方。
7.根據(jù)權利要求6所述的半導體裝置，其特征在于所述柵電極具有第1導電型的第1半導體層，所述連接體具有與所述第1導電型不同的第2導電型的第2半導體層，所述半導體裝置還設有形成在所述第1半導體層與所述第2半導體層之間的絕緣膜。
8.根據(jù)權利要求1所述的半導體裝置，其特征在于其還設有形成于所述連接體與所述本體區(qū)域界面的阻擋膜。
9.根據(jù)權利要求1所述的半導體裝置，其特征在于所述柵電極為具有透光性的柵電極。
10.一種半導體裝置，其設有疊層結構的SOI基板，其中依次層疊有半導體基板，絕緣層及半導體層，且具有通過元件分離區(qū)域相互分離的第1及第2元件形成區(qū)域，元件分離絕緣膜，形成在所述元件分離區(qū)域中的所述半導體層內，第1半導體元件，其形成在所述第1元件形成區(qū)域內，且具有可選擇地形成在所述半導體層內的第1本體區(qū)域，通過第1柵極絕緣膜形成在所述第1本體區(qū)域上的第1柵電極，第2半導體元件，其形成在所述第2元件形成區(qū)域內，且具有可選擇地形成在所述半導體層內的第2本體區(qū)域，通過第2柵極絕緣膜形成在所述第2本體區(qū)域上的第2柵電極，覆蓋所述元件分離絕緣膜及所述第1和第2柵電極的層間絕緣膜，可選擇地形成在所述層間絕緣膜內的接觸孔，以便暴露出所述第1柵電極的一部分和所述第2柵電極的一部分，連接體，其含有形成在所述接觸孔內的導體，以便使所述第1和第2柵電極與所述第1和第2本體區(qū)域電連接在一起。
11.根據(jù)權利要求10所述的半導體裝置，其特征在于所述連接體底面的至少一部分在平面圖中與所述元件分離絕緣膜重疊。
12.根據(jù)權利要求11所述的半導體裝置，其特征在于所述連接體底面的全部與所述元件分離絕緣膜重疊。
13.一種半導體裝置，其包括疊層結構的SOI基板，其中在依次層疊有半導體基板，絕緣層及半導體層，元件分離絕緣膜，其在所述SOI基板的元件分離區(qū)域中形成于所述半導體層內，本體區(qū)域，其在由所述元件分離絕緣膜限定的所述SOI基板的元件形成區(qū)域中，可選擇地形成在所述半導體層內，柵電極，其通過柵極絕緣膜形成在所述本體區(qū)域上，偏壓發(fā)生裝置，其連接在所述本體區(qū)域與所述柵電極之間，且將施加在所述本體區(qū)域的體電壓限制在0.6V以下。
14.根據(jù)權利要求13所述的半導體裝置，其特征在于其還設有，覆蓋所述元件分離絕緣膜及所述柵電極的層間絕緣膜，可選擇地形成在所述層間絕緣膜內的接觸孔，以便暴露出所述層間絕緣膜的一部分且在平面圖上與所述元件分離絕緣膜的一部分重疊，連接體，其含有形成在所述接觸孔內的導體，且電連接所述本體區(qū)域，在所述接觸孔的下方，所述連接體底面的至少一部分在平面圖中與所述元件分離絕緣膜重疊。
15.根據(jù)權利要求14所述的半導體裝置，其特征在于還設有由絕緣膜構成的側壁，其用于防止所述柵電極與所述導體電接觸。
全文摘要
在SOI基板1的元件分離區(qū)域中,STI10形成在硅層4內。在元件分離區(qū)域的端部,在硅層4的上表面內以埋入STI10一部分的上表面內的方式選擇性地形成P
文檔編號H01L21/768GK1334605SQ0111704
公開日2002年2月6日 申請日期2001年1月30日 優(yōu)先權日2000年7月18日
發(fā)明者國清辰也 申請人:三菱電機株式會社