專(zhuān)利名稱(chēng)：半導(dǎo)體晶片及其制造方法
本申請(qǐng)是申請(qǐng)?zhí)枮?5120527.7，申請(qǐng)日為1995年12月6日，發(fā)明名稱(chēng)為“半導(dǎo)體集成電路器件及其制造工藝”專(zhuān)利申請(qǐng)的分案申請(qǐng)。
本發(fā)明涉及用制造半導(dǎo)體集成電路器件的半導(dǎo)體晶片及其制造技術(shù)。更詳細(xì)地說(shuō)，本發(fā)明涉及含有在半導(dǎo)體襯底基片上方形成外延層的半導(dǎo)體集成電路器件以及適用于制造半導(dǎo)體集成電路器件的工藝程序的一種有效方法。
有一種被改進(jìn)了的制造半導(dǎo)體集成電路器件的工藝方法，在這種工藝方法中在拋光成鏡面的半導(dǎo)體襯底基片上方形成和預(yù)定的半導(dǎo)體集成電路元件組成的外延層(半導(dǎo)體單晶層)。
這是因?yàn)橥庋訉拥男纬商峁O好的效果改善軟差錯(cuò)(soft-error)電阻和閂鎖(latch-up)電阻；在外延層上形成柵極隔離薄膜，大大減少其缺陷密度能改善其擊穿特性。
例如在1991年8月10日應(yīng)用物理學(xué)會(huì)出版的“AppliedPhysics Vol60 Edit8”的761頁(yè)到763頁(yè)上揭示了具有這種外延層的半導(dǎo)體集成電路器件。
這本刊物描寫(xiě)這樣結(jié)構(gòu)的半導(dǎo)體集成電路器件，在P+(或n+)型半導(dǎo)體襯底上方形成含有的P(或n)型雜質(zhì)濃度比半導(dǎo)體襯底的P(或n)型雜質(zhì)濃度低的外延層，在其內(nèi)和稱(chēng)為勢(shì)阱的半導(dǎo)體區(qū)域組成外延層，在其上裝有MOSFET(金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)或其他類(lèi)似的元件。
順便說(shuō)說(shuō)，由于這種情況的勢(shì)阱是用從外延層表面擴(kuò)散雜質(zhì)的方法形成的因此造成外延層的雜質(zhì)濃度表面較高，內(nèi)部較低的分布。
例如另一本刊物是日本專(zhuān)利公開(kāi)Laid-Open NO 260832/1989揭示一種在p型半導(dǎo)體襯底上方形成p型外延層的結(jié)構(gòu)，這樣形成的勢(shì)阱從外延層的表面延伸到半導(dǎo)體襯底的上部。
這本刊物進(jìn)一步揭示形成勢(shì)阱的工藝在半導(dǎo)體襯底中摻入形成勢(shì)阱的雜質(zhì)；接著在半導(dǎo)體襯底基片上方生長(zhǎng)外延層，同時(shí)在半導(dǎo)體襯底基片的上面部分里擴(kuò)散勢(shì)阱形成雜質(zhì)。
順便一說(shuō)，這種情況的雜質(zhì)濃度分布成山狀曲線(xiàn)，其峰值濃度在外延層和半導(dǎo)體襯底基片的交界處，即在外延層表面一邊是低的雜質(zhì)濃度，在外延層和半導(dǎo)體襯底基片的交界處是高的雜質(zhì)濃度，而在半導(dǎo)體襯底基片內(nèi)是低的雜質(zhì)濃度。
雖然我們了解了上述的工藝方法但存在下列問(wèn)題。
第一問(wèn)題是容易造成元件特性不穩(wěn)定。根據(jù)前面提到的工藝方法，由于元件在勢(shì)阱里形成，熱阱里的雜質(zhì)將使如閾值電壓或襯底效應(yīng)之類(lèi)的元件特性不穩(wěn)定。
第二個(gè)問(wèn)題是為了消除元件特征不穩(wěn)定，勢(shì)阱的雜質(zhì)濃度必須嚴(yán)格而精密地設(shè)定，因此勢(shì)阱的形成很難控制。
第三個(gè)問(wèn)題是設(shè)計(jì)半導(dǎo)體集成電路器件的電路很困難。具體地說(shuō)，例如根據(jù)這種工藝方法由于元件在勢(shì)阱內(nèi)形成，增加了在MOS場(chǎng)效應(yīng)晶體管中閾值電壓和襯底效應(yīng)的不穩(wěn)定，造成半導(dǎo)體集成電路器件的電路設(shè)計(jì)困難。
第四個(gè)問(wèn)題是妨礙半導(dǎo)體集成電路器件的高速運(yùn)作的改進(jìn)。具體地說(shuō)，在擴(kuò)散層或MOS場(chǎng)效應(yīng)晶體管的漏極區(qū)的接線(xiàn)線(xiàn)路的結(jié)電容增加到負(fù)載電容。
對(duì)于結(jié)構(gòu)越小的元件這個(gè)問(wèn)題就越嚴(yán)重。具體地說(shuō)，如果元件的物理尺寸按恒定系數(shù)K(K＜1)減小，溝道中雜質(zhì)濃度將增大K倍引起載流于遷移率減小，歸因于雜質(zhì)的散射和在半導(dǎo)體襯底上源/漏半導(dǎo)體區(qū)域每單位面積結(jié)電容增加。
第五個(gè)問(wèn)題是為了形成勢(shì)阱要求在高溫下作長(zhǎng)周期的熱處理。具體地說(shuō)，例如為了增大擊穿電壓(或穿通電壓)阻止電流從MOS場(chǎng)效應(yīng)晶體管的漏極流到半導(dǎo)體襯底，必須增大雜質(zhì)濃度或者加深勢(shì)阱。因?yàn)楦鶕?jù)前面所述元件特性的觀(guān)點(diǎn)，勢(shì)阱的雜質(zhì)濃度不能做得這么高所以采用加深勢(shì)阱。這樣，為了形成勢(shì)阱就要求在高溫下作長(zhǎng)周期的熱處理。
本發(fā)明的一個(gè)目的是提供一種能夠改善元件特性的設(shè)定精確度的工藝方法。
本發(fā)明的一個(gè)目的是提供一種能夠便于控制勢(shì)阱形成的工藝方法。
本發(fā)明的一個(gè)目的是提供一種能夠便于半導(dǎo)體集成電路器件的電路設(shè)計(jì)的工藝方法。
本發(fā)明的一個(gè)目的是提供一種能夠改善半導(dǎo)體集成電路器件的運(yùn)作速度的技術(shù)。
本發(fā)明的一個(gè)目的是提供一種能夠縮短勢(shì)阱形成周期的工藝方法。
本發(fā)明的一個(gè)目的是提供一種能夠生長(zhǎng)具有極好可結(jié)晶性的外延層的工藝方法。
本發(fā)明的一個(gè)目的是提供一種改進(jìn)外延層中雜質(zhì)濃度設(shè)定精確度的工藝方法。
根據(jù)附圖所作下面的描述，本發(fā)明的上述和其他的目的以及新穎的特點(diǎn)將變得更明顯。
在這里所揭示的本發(fā)明的典型特征將在下面作簡(jiǎn)單概述。
具體地說(shuō)，根據(jù)本發(fā)明提供的半導(dǎo)體集成電路器件的特點(diǎn)在半導(dǎo)體集成電路器件中為了形成PN結(jié)，含有預(yù)定導(dǎo)電類(lèi)型的第一雜質(zhì)的第一區(qū)域在半導(dǎo)體襯底基片上方形成；在半導(dǎo)體集成電路器件中在半導(dǎo)體襯底基片上方形成的外延層含有的雜質(zhì)濃度低于第一區(qū)域的雜質(zhì)濃度；以及在半導(dǎo)體集成電路器件中外延層內(nèi)形成的元件隔離部分不超出在半導(dǎo)體襯底上方的元件隔離區(qū)域，末端部分在PN結(jié)上終止。
此外，在本發(fā)明的半導(dǎo)體集成電路器件中，由延伸至半導(dǎo)體襯底基片的上部分的一個(gè)溝道形成了的元件隔離部分。
此外，在本發(fā)明的半導(dǎo)體集成電路器件中在溝道表面上用熱氧化法形成絕緣薄膜。
此外，在本發(fā)明的半導(dǎo)體集成電路器件中MIS(金屬絕緣層半導(dǎo)體)場(chǎng)效應(yīng)晶體管在外延層內(nèi)形成，作穿通阻塞用的第八區(qū)域摻自與外延層雜質(zhì)導(dǎo)電類(lèi)型相同的雜質(zhì)，其雜質(zhì)濃度比外延層原來(lái)的雜質(zhì)濃度高，第八區(qū)域在外延層中預(yù)先設(shè)定的深度位置上形成。
此外，在本發(fā)明的半導(dǎo)體集成電路器件中，在外延層內(nèi)的作附裝在電源電路和構(gòu)成半導(dǎo)體集成電路的輸入電路中的靜電保護(hù)電路用的元件形成區(qū)域內(nèi)的外延層，其雜質(zhì)濃度設(shè)定在等于或高于第一區(qū)域的雜質(zhì)濃度。
此外，在本發(fā)明的半導(dǎo)體集成電路器件中，在外延層內(nèi)的在存儲(chǔ)單元形成區(qū)域內(nèi)的外延層，其雜質(zhì)濃度比作內(nèi)部電路用的元件形成區(qū)域內(nèi)的外延層雜質(zhì)濃度高。
此外，在本發(fā)明的半導(dǎo)體集成電路器件中，在外延層內(nèi)的存儲(chǔ)單元形成區(qū)域內(nèi)的外延層其雜質(zhì)濃度設(shè)定在低于除與數(shù)據(jù)線(xiàn)連接有關(guān)的區(qū)域外的半導(dǎo)體區(qū)域的雜質(zhì)濃度，高于在元件形成區(qū)域中作內(nèi)部電路的外延層的雜質(zhì)濃度。
從另一方面說(shuō)，根據(jù)本發(fā)明，制造半導(dǎo)體集成電路器件的工藝包含下面(a)到(e)步驟(a)在生成外延層之前，半導(dǎo)體襯底基片用第一種雜質(zhì)摻雜的步驟；(b)在生成外延層之前，半導(dǎo)體襯底基片用第二種雜質(zhì)摻雜的步驟；(c)在摻有第一種雜質(zhì)和第二種雜質(zhì)的半導(dǎo)體襯底基片主平面上方生成外延層的步驟；(d)在外延層的表面上形成封頂薄膜的步驟；以及(e)使帶有封頂薄膜的半導(dǎo)體襯底基片經(jīng)熱擴(kuò)散處理形成第一區(qū)域和第二區(qū)域的步驟。此外，按本發(fā)明，制造半導(dǎo)體集成電路器件的工藝包含下面(a’)到(f’)步驟(a’)在生成外延層之前半導(dǎo)體襯底基片用第一種雜質(zhì)摻雜的步驟；(b’)在生成外延層之前，半導(dǎo)體襯底基片用第二種雜質(zhì)摻雜的步驟；(c’)在摻入第一種雜質(zhì)和第二種雜質(zhì)的步驟之后和生成外延層之前，為了補(bǔ)救損傷使半導(dǎo)體襯底基片經(jīng)受熱處理的步驟；(d’)在經(jīng)熱處理?yè)p傷修復(fù)的半導(dǎo)體襯底基片的主平面上方生成外延層的步驟；(e’)在外延層的外表面上形成封頂薄膜的步驟；以及(f’)使已帶有封頂薄膜的半導(dǎo)體襯底基片經(jīng)熱擴(kuò)散處理，形成第一區(qū)域和第二區(qū)域的步驟。
根據(jù)上面所述的本發(fā)明的半導(dǎo)體集成電路器件，MOS場(chǎng)效應(yīng)晶體管的柵極絕緣薄膜是在屬半導(dǎo)體單晶層的外延層上形成，因此絕緣薄膜能有極好的薄膜質(zhì)量，以改善其擊穿電壓。在重?fù)诫s的第一區(qū)域和第二區(qū)域上生成的輕摻雜外延層與預(yù)定的元件同時(shí)形成。因此，元件能具有精確的設(shè)定特性，而不受第一區(qū)域、第二區(qū)域和半導(dǎo)體襯底基片中雜質(zhì)的影響以致能改善元件特性的設(shè)定精確度。
此外，根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，預(yù)定的元件(例如MOS場(chǎng)效應(yīng)晶體管)是在輕摻雜外層內(nèi)形成以致能夠改善柵極絕緣薄膜的擊穿電壓和能夠減小形成預(yù)定元件的半導(dǎo)體區(qū)域的結(jié)電容。因而改善半導(dǎo)體集成電路器件的運(yùn)作速度是可能的。
此外，根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，在重?fù)诫s的第一區(qū)域和第二區(qū)域上形成與預(yù)定元件組成的輕摻雜外延層。因此能夠改善柵極絕緣薄膜的擊穿電壓，并且第一區(qū)域和第二區(qū)域能具有的雜質(zhì)濃度事實(shí)上與預(yù)定的元件的特性無(wú)關(guān)。
此外，根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，由于在重?fù)诫s的第一區(qū)域和第二區(qū)域上形成與預(yù)定元件組成的輕摻雜外延層。因此能夠改善柵極絕緣薄膜的擊穿電壓，并且第一區(qū)域和第二區(qū)域能具有的雜質(zhì)濃度事實(shí)上與預(yù)定的元件的特性無(wú)關(guān)。這樣，便于控制第一區(qū)域和第二區(qū)域的形成是可能的。
此外，根據(jù)本發(fā)明的半導(dǎo)體集成電路器件元件隔離部分成溝道形狀。因此即使外延層相當(dāng)厚，元件隔離部分能逐一地隔離外延層，所形成的元件形成區(qū)域能夠不會(huì)由于元件隔離部分而增加所占面積。
此外，根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，由于元件隔離部分是用熱氧化法在溝道表面形成絕緣薄膜。因此能夠令人滿(mǎn)意地保護(hù)溝道內(nèi)的外延層、半導(dǎo)體襯底基片和第一區(qū)域及第二區(qū)域的結(jié)部分。
此外，根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，改善柵絕緣薄膜的擊穿電壓和載流子遷移率是可能的。此外，生成的裝有MIS場(chǎng)效應(yīng)晶體管的外延層帶有在預(yù)定深度處的作穿通阻塞用的第八區(qū)域。因此防止MOS場(chǎng)效應(yīng)晶體管的源和漏極之間的穿通現(xiàn)象是可能的。從另一方面說(shuō)，為了防止源和漏極之間的穿通，能使從源/漏延伸出來(lái)的耗盡層深度走向終止在第一區(qū)域或第二區(qū)域。
此外，根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，安裝在輸入電路和電源電路中的靜電保護(hù)電路的元件形成區(qū)域內(nèi)的外延層其雜質(zhì)濃度設(shè)定在等于或高于第一區(qū)域的雜質(zhì)濃度。因此限制靜電保護(hù)電路的極性晶體管工作時(shí)基區(qū)的少數(shù)載流子漂移和防止在該處外延層中任何局部電流聚集是可能的。結(jié)果，極性晶體管的集電極和基極結(jié)中形成的電流能夠均勻一致，因而防止靜電保護(hù)電路的靜電擊穿電壓減小。
此外，根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，在外延層內(nèi)的形成存儲(chǔ)單元區(qū)域中的外延層，其雜質(zhì)濃度設(shè)定值高于內(nèi)部電路的元件形成區(qū)域內(nèi)的外延層的雜質(zhì)濃度。因此，增加外延層的結(jié)電容和形成防止由于電子-空穴對(duì)受α射線(xiàn)作用產(chǎn)生的載流子侵入信息存儲(chǔ)部分的阻擋層是可能的。因而防止具有存儲(chǔ)單元的半導(dǎo)體集成電路器件的存儲(chǔ)保持特性下降是可能的。
此外，根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，在外延層內(nèi)的存儲(chǔ)單元形成區(qū)中的外延層，其雜質(zhì)濃度僅低于除與數(shù)據(jù)線(xiàn)連接的區(qū)域外的半導(dǎo)體區(qū)域的雜質(zhì)濃度，設(shè)定的雜質(zhì)濃度值高于內(nèi)部電路的元件形成區(qū)域中的外延層的雜質(zhì)濃度。因此，不增大數(shù)據(jù)線(xiàn)路的負(fù)載電容防止存儲(chǔ)器存儲(chǔ)保持特性下降是可能的。
此外，根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，為了修復(fù)雜質(zhì)摻入步驟后的損傷進(jìn)行熱處理，繼之以形成外延層以使半導(dǎo)體襯底基片表面層的晶體缺陷處于修復(fù)損傷狀態(tài)。因此生成具有極好可結(jié)晶性的外延層是可能的。
根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，在形成第一區(qū)域和第二區(qū)域的熱擴(kuò)散步驟之前在外延層上形成封頂薄膜致使在擴(kuò)散處理期間能抑制第一種雜質(zhì)和第二雜質(zhì)在擴(kuò)散爐里擴(kuò)散而防止外延層被摻入擴(kuò)散雜質(zhì)。這樣，改善外延層中設(shè)定的雜質(zhì)濃度的精確度是可能的。


圖1是表示本發(fā)明的一個(gè)實(shí)施例中的半導(dǎo)體集成電路器件主要部分的剖面圖；圖2是表示圖1的半導(dǎo)體集成電路器件應(yīng)同實(shí)例的線(xiàn)路圖。
圖3是表示圖1中的半導(dǎo)體集成電路器件在一個(gè)制造步驟呼其主要部分的剖面圖；圖4是表示在繼圖3之后的一個(gè)制造步驟時(shí)圖1中的半導(dǎo)體集成電路器件主要部分的剖面圖5是表示在繼圖4之后的一個(gè)制造步驟時(shí)圖1中的半導(dǎo)體集成電路器件主要部分的剖面圖；圖6是表示在繼圖5之后的一個(gè)制造步驟時(shí)圖1中的半導(dǎo)體集成電路器件主要部分的剖面圖；圖7是表示在繼圖6之后的一個(gè)制造步驟時(shí)圖1中的半導(dǎo)體集成電路器件主要部分的剖面圖；圖8是表示在繼圖7之后的一個(gè)制造步驟時(shí)圖1中的半導(dǎo)體集成電路器件主要部分的剖面圖；圖9是表示在繼圖8之后的一個(gè)制造步驟時(shí)圖1中的半導(dǎo)體集成電路器件主要部分的剖面圖；圖10是表示在繼圖9之后的一個(gè)制造步驟時(shí)圖1中半導(dǎo)體集成電路器件主要部分的剖面圖；圖11是表示在繼圖10之后的一個(gè)制造步驟時(shí)圖1中半導(dǎo)體集成電路器件主要部分的剖面圖；圖12是表示根據(jù)本發(fā)明的另一個(gè)實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖13是表示根據(jù)本發(fā)明的另一個(gè)實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖14是表示根據(jù)本發(fā)明的另一個(gè)實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖15是表示根據(jù)本發(fā)明的另一個(gè)實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖16是表示根據(jù)本發(fā)明的另一個(gè)實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖17是表示根據(jù)本發(fā)明的另一個(gè)實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖18是表示根據(jù)本發(fā)明的另一個(gè)實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖19是表示圖18中的半導(dǎo)體集成電路器件在一個(gè)制造步驟時(shí)其主要部分的剖面圖；圖20是表示在繼圖19之后的一個(gè)制造步驟時(shí)圖18中的半導(dǎo)體集成電路器件主要部分的剖面圖；圖21是表示在繼圖20之后的一個(gè)制造步驟時(shí)圖18中的半導(dǎo)體集成電路器件主要部分的剖面圖；圖22是表示在繼圖21之后的一個(gè)制造步驟時(shí)圖18中的半導(dǎo)體集成電路器件主要部分的剖面圖；圖23是表示在繼圖22之后的一個(gè)制造步驟時(shí)圖18中的半導(dǎo)體集成電路器件主要部分的剖面圖；圖24是表示根據(jù)本發(fā)明另外一個(gè)實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖25是表示根據(jù)本發(fā)明另外一個(gè)實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖26是表示本發(fā)明的另外一個(gè)實(shí)施例的半導(dǎo)體集成電路器件在某一制造步驟時(shí)其主要部分的剖面圖；圖27是表示在繼圖26之后的制造步驟時(shí)本發(fā)明另外的實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖28是表示在繼圖27之后的制造步驟時(shí)本發(fā)明另外的實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖29是表示在繼圖28之后的制造步驟時(shí)本發(fā)明另外的實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖30是表示本發(fā)明的實(shí)施例的半導(dǎo)體集成電路主要部分的剖面圖；圖31是表示在繼圖30之后的制造步驟時(shí)本發(fā)明另外的實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖32是表示在繼圖31之后的制造步驟時(shí)本發(fā)明另外的實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖33是表示在繼圖32之后的制造步驟時(shí)本發(fā)明另外的實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖34是表示本發(fā)明的實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖35是表示在繼圖34之后的制造步驟時(shí)本發(fā)明為外的實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖36是表示在繼圖35之后的制造步驟時(shí)本發(fā)明另外的實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖37是表示在繼圖36之后的制造步驟時(shí)本發(fā)明另外的實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖38是表示在繼圖37之后的制造步驟時(shí)本發(fā)明另外的實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖39是表示在繼圖38之后的制造步驟時(shí)本發(fā)明另外的實(shí)施例的半導(dǎo)體集成電路器件主要部分剖面圖；圖40是表示在繼圖39之后的制造步驟時(shí)本發(fā)明另外的實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖41是表示與本發(fā)明另外的實(shí)施例相應(yīng)的半導(dǎo)體集成電路器件主要部分的剖面圖；圖42是繪制本發(fā)明的半導(dǎo)體集成電路器件中半導(dǎo)體襯底的深度走向上雜質(zhì)濃度分布的曲線(xiàn)示意圖；圖43是表示與本發(fā)明另外的實(shí)施例相應(yīng)的半導(dǎo)體集成電路器件主要部分的剖面圖；圖44是表示與本發(fā)明另外的實(shí)施例相應(yīng)的半導(dǎo)體集成電路器件主要部分的剖面圖；以及圖45是表示與本發(fā)明另外的實(shí)施例相應(yīng)的半導(dǎo)體集成電路器件主要部分的剖面圖。
將在下面根據(jù)附圖結(jié)合實(shí)施例詳細(xì)地描述本發(fā)明。
(實(shí)施例1)圖1是表示與本發(fā)明相應(yīng)的實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖；圖2是表示圖1的半導(dǎo)體集成電路器件應(yīng)用例的電路示意圖；以及圖3到11是表示圖1的半導(dǎo)體集成電路器件主要部分在各個(gè)制造步驟時(shí)的剖面圖。
如圖1所示，構(gòu)成本實(shí)施例1的半導(dǎo)體集成電器件的半導(dǎo)體襯底2是由半導(dǎo)體襯底基片2S和在半導(dǎo)體襯底基2S上形成的外延層(或單晶半導(dǎo)體層)2E組成。
例如，半導(dǎo)體襯底基片2S是用電阻率為10歐姆·厘米和厚度約為500微米的p型(Si)單晶制成。具體地說(shuō)，半導(dǎo)體襯底基片2S用p型雜質(zhì)如硼均勻摻雜，摻雜濃度約為1×1015到10×1015原子/厘米3，最好是1.3×1015原子/厘米3。
在半導(dǎo)體襯底基片的上面部分形成半導(dǎo)體區(qū)域，也就是互相毗連的勢(shì)阱(或第一區(qū)域)3a和勢(shì)阱(或第二區(qū)域)3b。勢(shì)阱3a和勢(shì)阱3b是用不同導(dǎo)電類(lèi)型的雜質(zhì)摻雜以形成PN結(jié)J。
勢(shì)阱3a是用例如磷(P)這樣的n型雜質(zhì)摻雜。從另一方面說(shuō)，勢(shì)阱3b是用例如硼這樣的p型雜質(zhì)摻質(zhì)。勢(shì)阱3a和3b有同樣高的雜質(zhì)濃度，表面濃度高至約1×1017原子/厘米3以上。順便說(shuō)說(shuō)，因?yàn)樵谶@里不形成元件所以表面濃度可以較高?？傊瑒?shì)阱而3a提供n勢(shì)阱3b提供P勢(shì)阱。
在本實(shí)施例1中，即使勢(shì)阱3a和3b不怎樣深，也能增大MOS場(chǎng)效應(yīng)晶體管的漏極和半導(dǎo)體襯底基片2S之間的穿通電壓。此外，勢(shì)阱3a和3b能具有如此之高的雜質(zhì)濃度，足以改善鎖定擊穿電壓和軟差錯(cuò)擊穿電壓。
在半導(dǎo)體襯底基片2S上形成外延層2E。在外延層2E上方形成被元件隔離絕緣膜或場(chǎng)絕緣薄膜包圍的元件形成區(qū)域，該元件形成區(qū)域用包含P-溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(稱(chēng)為pMOS)5P和n-溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(稱(chēng)為nMOS)5N在內(nèi)的元件組成。
單晶化的硅組成的外延層2E具有這樣的厚度，例如0.3微米到3微米，以能保持器件特性和柵絕緣薄膜的強(qiáng)度并能使場(chǎng)絕緣薄膜4的底部和半導(dǎo)體襯底基片2S的上部連接。
此外，在外延層2E里的在勢(shì)阱3a上方的外延層2E1是用n型雜質(zhì)例如磷摻雜，其雜質(zhì)濃度為1×1015到10×1015原子/厘米3，最好是1.3×1015原子/厘米3。
此外，在外延層2E里的在勢(shì)阱3b上方的外延層2E2是用p型雜質(zhì)例如硼摻雜，其雜質(zhì)濃度與外延層2E1的雜質(zhì)濃度相等，為1×115到10×1015原子/厘米3，最好為1.3×1015原子/厘米3?？傊?，使外延層2E1和2E2二者的雜質(zhì)濃度低于在其下面的勢(shì)阱3a和3b的雜質(zhì)濃度。
這樣，在本實(shí)施例1中，外延層2E1和2E2上的pMOS 5P和nMOS 5N組成的輕摻雜外延層2E是覆蓋在重?fù)诫s勢(shì)阱3a和3b上面，因此能達(dá)到下面第一到第五的效果。
第一，能夠排除元件特性的不穩(wěn)定性以改善元件特性的設(shè)定精確度。這是因?yàn)閜MOS 5P和nMOS 5n不直接在勢(shì)阱3a和3b里而是在輕摻雜外延層上方形成以致其特性(例如閾值電壓或襯底效應(yīng))能精確地設(shè)定，不受勢(shì)阱3a和3b以及半導(dǎo)體襯底基片2S中的雜質(zhì)的影響。
第二，能改進(jìn)半導(dǎo)體集成電路器件的運(yùn)作速度。這是因?yàn)閜MOS 5P和nMOS 5N是在輕摻雜外延層2E上方制成，以致能減少漏極結(jié)電容從而改善pMOS 5P和nMOS 5N的尾隨脈沖特性。此外，由于溝道形成區(qū)域是在輕摻雜外延層上方形成，所以反型層其寬度增大以減少表面散射致使能提高載流子遷移率。
第三，半導(dǎo)體集成電路器件的電路設(shè)計(jì)能夠變得更為容易。這是因?yàn)閜MOS 5P和nMOS 5N是在輕摻雜外延層2E上方制成能夠降低襯底效應(yīng)。
此外，勢(shì)阱3a和3b能真實(shí)地設(shè)定其雜質(zhì)濃度，不受的約束以致能夠使勢(shì)阱3a和3b的雜質(zhì)濃度高于以前工藝的勢(shì)阱的雜質(zhì)濃度。這是因?yàn)槟軌蚋纳艭MOS(互補(bǔ)金屬氧化物半導(dǎo)體)電路的鎖定電阻，而使電路圖設(shè)計(jì)足以阻止鎖定擊穿。此外，防止MOS場(chǎng)效應(yīng)晶體管的穿通是可能的。
第四，能夠縮短為形成勢(shì)阱3a和3b的熱處理周期。這是因?yàn)槟軌蛘鎸?shí)地設(shè)定勢(shì)3a和3b的雜質(zhì)濃度高于以前工藝的勢(shì)阱雜質(zhì)濃度，不受pMOS 5P和nMOS 5N的雜質(zhì)濃度約束以致能使熱處理時(shí)間比以前的工藝的的熱處理時(shí)間短。
第五，pMOS 5P和nMOS 5N能在輕摻雜外延層2E中形成，這樣能夠改善漏極的結(jié)擊穿電壓。此外，也能改善載流子遷移率。
在元件隔離區(qū)域中形成的場(chǎng)絕緣薄膜4是用氧化硅薄膜例如二氧化硅(SiO2)制成，而勢(shì)阱3a和3b的PN結(jié)在場(chǎng)絕緣膜的底部終止。在本實(shí)施例1的情況下，由于勢(shì)阱3a和3b高雜質(zhì)濃度所以沒(méi)有必要為了對(duì)寄生MOS場(chǎng)效應(yīng)晶體管設(shè)定高的閾值電壓而在場(chǎng)絕緣薄膜下面形成溝道阻塞。換句話(huà)說(shuō)，在半導(dǎo)體襯底基片2S上方的場(chǎng)絕緣薄膜比外延層2E延伸得更深。
結(jié)果，能夠省去形成溝道阻塞的摻雜工藝步驟，縮短了制造半導(dǎo)體集成電路器件的周期。此外能夠排除由溝道阻塞引起的寄生電容，改善了半導(dǎo)體集成電路器件的運(yùn)作速度。更甚者，由于漏極尾部和溝道阻塞尾部之間的搭接部分限制漏極擊穿電壓，這樣省去溝道阻塞能夠提高漏極擊穿電壓。
在外延層2E1上方形成pMOS 5P。另一方面，在外延層2E2上方形成nMOS 5N。此外，這些pMOS 5P和nMOS 5N組成CMOS電路。
pMOS 5P有下列組成部分一對(duì)在外延層上部形成的半導(dǎo)體區(qū)域(或第七區(qū)域)5P1和5P2，并且彼此隔開(kāi)；在成對(duì)的半導(dǎo)體區(qū)域5P1和5P2之間形成穿通阻塞半導(dǎo)體區(qū)域(或稱(chēng)第八區(qū)域)5P3；在外延層2E上方形成柵絕緣薄膜5P4；以及在柵絕緣薄膜5P4上方形成柵極5P5。順便說(shuō)說(shuō)，對(duì)于穿通阻塞，穿通阻塞半導(dǎo)體區(qū)域可以縮簡(jiǎn)。
半導(dǎo)體區(qū)域5P1和5P2是形成pMOS 5P的源/漏的區(qū)域，并摻有p型雜質(zhì)例如硼(B)。半導(dǎo)體區(qū)域P51和5P2的雜質(zhì)濃度約為0.5×1020到5×1020原子/厘米3，最好為1×1020原子/厘米3。
半導(dǎo)體區(qū)域5P1和5P2的厚度約為0.1微米在外延層2E的厚度范圍以?xún)?nèi)。在這種情況下，具有最大雜質(zhì)濃度的區(qū)域約為0.04微米到0.07微米深。
穿通阻塞5P3是為了改善半導(dǎo)體區(qū)域5P1和5P2間的穿通擊穿電壓而形成的半導(dǎo)體區(qū)域，這樣能夠改善源和漏之間的穿通擊穿電壓。具體地說(shuō)，由于半導(dǎo)體區(qū)域5P1和5P2是在輕摻雜外延層2E1中形成所以穿通阻塞5P3有效地改善穿通電壓。
穿通阻塞5P3摻有如磷那樣的n型雜質(zhì)。穿通阻塞5P3雜質(zhì)濃度比外延層2E1的雜質(zhì)濃度高，例如為5×1016到1×1018原子/厘米3，最好為2×1017原子/厘米3。穿通阻塞5P3的深度是這樣設(shè)定，使穿通阻塞的雜質(zhì)濃度的峰值區(qū)位于半導(dǎo)體區(qū)域5P1和5P2的深度的中間。從另一方面來(lái)說(shuō)，從半導(dǎo)體區(qū)域5P1和5P2向深度方向延伸的耗盡層能夠被勢(shì)阱3a終止其延伸，以改善源和漏之間的穿通擊穿電壓。
用SiO2(或是氧化硅薄膜)制成的柵絕緣薄膜5P4，其厚度約為180埃并在外延層2E上方形成。因此能達(dá)到下列第一和第二個(gè)效果。
第一，為了提高柵絕緣薄膜5P4的擊穿電壓可以改進(jìn)柵絕緣薄膜5P4的性能。第二，柵絕緣薄膜5P4可以用多種形式來(lái)改善其缺陷密度(即在預(yù)定的區(qū)域里所引起缺陷的數(shù)目)。具體地說(shuō)，例如柵絕緣薄膜用熱氧化外延層2E的方法形成。此外，在U.S.Application Serial No.中已揭示了在外延層上形成的柵極絕緣薄膜的擊穿電壓上的改進(jìn)和前面提到的外延層厚度，并已在1995年7月28日向美國(guó)專(zhuān)利局申請(qǐng)。在此引用該揭示的內(nèi)容作本發(fā)明的參考。
柵極5P5是用低電阻的多晶硅單層薄膜做成。然而，柵極5P5不應(yīng)局限于低電阻多晶硅單層薄膜而且能以各種方式變換，例如有一種WSi2(或硅化鎢)的硅化物薄膜覆蓋在低電阻多晶硅薄膜上面的結(jié)構(gòu)。
從另一方面來(lái)說(shuō)，nMOS 5N有下列組成部分一對(duì)在外延層2E上部形成的半導(dǎo)體區(qū)域(或第七區(qū)域)5N1和5N2，并且彼此隔開(kāi)；在成對(duì)的半導(dǎo)體區(qū)域5N2和5N2之間形成穿通阻塞半導(dǎo)體區(qū)域(或稱(chēng)第八區(qū)域)5N3；在外延層2E上方形成柵絕緣薄膜5N4；以及在柵絕緣薄膜5N4上形成柵極5N5。順便說(shuō)說(shuō)，對(duì)于穿通阻塞，穿通阻塞半導(dǎo)體區(qū)域可以縮簡(jiǎn)。
半導(dǎo)體區(qū)域5N1和5N2是形成nMOS 5N的源/漏的區(qū)域并摻有n型雜質(zhì)例如砷(AS)。半導(dǎo)體區(qū)域5N1和5N2的雜質(zhì)濃度約為0.5×1020到5×1020原子/厘米3，最好是1×1020原子/厘米3。
半導(dǎo)體區(qū)域5N1和5N2的厚度約為0.1微米，在外延層2E的厚度范圍以?xún)?nèi)。在這種情況下，具有最大雜質(zhì)濃度的區(qū)域約0.004微米到0.007微米深。
由于半導(dǎo)體區(qū)域5S1和5S2是在輕摻雜的外延層內(nèi)形成，這樣他們能與外延層連接以減少漏極的結(jié)電容。
穿通阻塞5N3是為了改善半導(dǎo)體區(qū)域5N1和5N2之間的穿通擊穿電壓而形成的半導(dǎo)體區(qū)域，這樣能夠在抑制耗盡層延伸的同時(shí)改善源和漏之間的穿通擊穿電壓。具體地說(shuō)，由于半導(dǎo)體區(qū)域5N1和5N2是在輕摻雜外延層2E中形成所以穿通阻塞5N3有效地改善穿通擊穿電壓。
穿通阻塞5N3摻有如磷那樣的n型雜質(zhì)。穿通阻塞5N3的雜質(zhì)濃度比外延層2E2的雜質(zhì)濃度高，例如為5×1016到1×1018原子/厘米3，最好是2×1017原子/厘米3。穿通阻塞5N3的深度是這樣設(shè)定，使穿通阻塞5N3的雜質(zhì)濃度的峰值區(qū)位于半導(dǎo)體區(qū)域5N1和5N2的深度的中間。從另一方面來(lái)說(shuō)，從半導(dǎo)體區(qū)域5N1和5N2向深度方向延伸的耗盡層能夠被勢(shì)阱3b終止，以改善源和漏極之間的穿通擊穿電壓。
用SiO2(或是氧化硅薄膜)制成的柵絕緣薄膜5N4，其厚度約為180埃并在外延層2E上方形成。這樣，能達(dá)到類(lèi)似于前面所述的pMOS5P所達(dá)到的效果。具體地說(shuō)，為了提高柵絕緣薄膜5N4的擊穿電壓可以改進(jìn)絕緣薄膜5N4的性能，并且柵絕緣薄膜5N4也可以用多種形式來(lái)改善其缺陷密度。
柵極5N5是用低電阻的多晶硅單層薄膜制成。然而，柵極5N5不應(yīng)局限于低電阻多晶硅單層薄膜而且能以各種方式變換，例如有一種WSi(或硅化鎢)硅化物薄膜覆蓋在低電阻多晶硅薄膜上面的結(jié)構(gòu)。
在半導(dǎo)體襯底2上沉積了一層例如用SiO2做成的絕緣薄膜6。在預(yù)定的位置上形成和連接孔7組成的這種絕緣薄膜，連接孔7使pMOs 5P的半導(dǎo)體區(qū)域5P1和5P2以及nMOs 5N的半導(dǎo)體區(qū)域5N1和5N2露出表面。
此外，pMOS 5P的半導(dǎo)體區(qū)域5P1和5P2通過(guò)連接孔7分別與電極8P1和8P2作電學(xué)連接。此外，nMOS 5N的半導(dǎo)體區(qū)域5N1和5N2通過(guò)連接孔7分別與電極8N1和8N2作電學(xué)連接。電極8P2和8N2是與第一層接線(xiàn)線(xiàn)路8L整體形成。8P1、8P2、8N1和8N2這些電極以及第一層接線(xiàn)線(xiàn)路8L是用金屬薄膜做成，這種金屬薄膜例如可以用鋁(Al)-硅(Si)-銅(Cu)合金制成。
在絕緣薄膜6上沉積一層表面保護(hù)薄膜9，表面保護(hù)薄膜9由SiO2薄膜(或氧化硅薄膜)和氮化硅(Si3N4)薄膜分層按列舉的次序從底開(kāi)始順序地形成，這樣電極8P1、8P2、8N1和8N2以及第一層接線(xiàn)線(xiàn)路被覆蓋。附帶說(shuō)說(shuō)，半導(dǎo)體襯底2是用(未示出的)密封樹(shù)脂膠密封。
其次，圖2中表示了本實(shí)施例1的半導(dǎo)體集成電路器件例如作模擬電路的電路情況。圖2表示了一個(gè)作模擬電路的差動(dòng)放大器10。
該差動(dòng)放大器10由作負(fù)載元件pMOS的5Pa和5Pb組成。
輸入元件nMOS的5Na和5Nb其相應(yīng)的柵電極與輸入終端IN1和IN2電學(xué)連接。nMOS 5NC是制作恒流電路的元件。
pMOS 5Pa和nMOS 5Na串連在電源電壓VDD和nMOS5Na之間，組成恒流電路。此外，pMOS 5Pb和nMOS 5Nb串連在電源電壓VDD和nMOS 5Na之間，組成恒流電路。附帶說(shuō)說(shuō)，連接pMOS 5Pb和nMOS 5Nb的接線(xiàn)線(xiàn)路與輸出終端OUT電學(xué)連接。
pMOS的5Pa和5Pb的柵極彼此電學(xué)連接并與連接pMOS5Pa和nMOS 5Na的接線(xiàn)線(xiàn)路電學(xué)連接。
其次，根據(jù)圖1和圖3到圖11闡述制造本實(shí)施例1的半導(dǎo)體集成電路器件的方法。
首先，作為例子，半導(dǎo)體襯底基片2S其電阻率為10歐姆·厘米，厚度約為500的微米的p型硅(Si)單晶薄片組成，如圖3所示。作為例子，半導(dǎo)體襯底基片2S是用p型雜質(zhì)硼摻雜，劑量為1×1015到10×1015原子/厘米3、最好是1.3×1015原子/厘米3。
接下來(lái)，在半導(dǎo)體襯底基片2S的主平面用熱氧化法形成和SiO2絕緣薄膜組成的半導(dǎo)體襯底基片2S，然后在前者絕緣薄膜上用CVD(化學(xué)氣相沉積)法沉積一層Si3N4絕緣薄膜。此外用光刻術(shù)和蝕刻技術(shù)除去在n勢(shì)阱形成區(qū)域的這些絕緣薄膜，以形成絕緣薄膜圖形11a和11b。
此后，絕緣薄膜圖形11a和11b被用來(lái)作把n型雜質(zhì)例如磷的離子注入半導(dǎo)體襯底基片2S的掩模。這以后，半導(dǎo)體襯底基片2S經(jīng)熱氧化以在半導(dǎo)體襯底基片2S上方形成含有n型雜質(zhì)的勢(shì)阱3a，如圖4所示。
順便說(shuō)一下，以這種處理方式，在n-勢(shì)阱形成區(qū)形成例如帶有厚的SiO2絕緣薄膜12的半導(dǎo)體襯底基片2S的暴露部分。
其次，在絕緣薄膜圖形11a和11b被去除后，絕緣薄膜12被用作把p型雜質(zhì)的離子注入半導(dǎo)體襯底基片2S的掩模。此外，用熱處理半導(dǎo)體襯底基片2S的方法在半導(dǎo)體襯底基片2S上方形成含有p型雜質(zhì)的勢(shì)阱3b(或P勢(shì)阱)并與上述的勢(shì)阱3a毗連。
在此，能夠使勢(shì)阱3a和3b的雜質(zhì)濃度高達(dá)1×1017原子/厘米3以上。此外，本實(shí)施例1中，即使勢(shì)阱3a和3b沒(méi)有做得那么深但是MOS場(chǎng)效應(yīng)晶體管的漏極和半導(dǎo)體襯底基片之間的穿通擊穿電壓能夠被增高。由于勢(shì)阱3a和3b能具有高的雜質(zhì)濃度所以改善鎖定電阻和軟差錯(cuò)電阻也是可能。
接下來(lái)，半導(dǎo)體襯底基片2S經(jīng)約在800到1000℃，用硅烷和氫氣的化學(xué)氣相沉積(CVD)處理(或外延生長(zhǎng))，在半導(dǎo)體襯底基片上方形成所謂“無(wú)摻雜”的單晶Si，其厚度約為0.3微米到3微米而不含雜質(zhì)。這樣形成半導(dǎo)體襯底2，其中外延層2E是覆蓋在半導(dǎo)體襯底基片2S的上面。
此后，如圖7所示，半導(dǎo)體襯底2經(jīng)LOCOS(硅的局部氧化)以形成在元件隔離區(qū)域中的場(chǎng)絕緣薄膜4。在本實(shí)施例1中場(chǎng)絕緣薄膜4的底部延伸到半導(dǎo)體襯底基片2S的上部。
然而，在本實(shí)施例1中能夠使勢(shì)阱3a和3b的雜質(zhì)濃度調(diào)整到良好地隔離元件的高濃度，以致不需要在絕緣薄膜4的下面形成溝道阻塞。
因此，能減少形成溝道阻塞的摻雜工藝步驟以縮短制造半導(dǎo)體集成電路器件的周期。此外能夠排除由于溝道阻塞引起的寄生電容，改善了半導(dǎo)體集成電路器件的運(yùn)作速度。更甚者，雖然漏極擊穿電壓受漏極尾部和溝道阻塞尾部之間的搭接部分控制，但是省去溝道阻塞能改善漏極擊穿電壓。
其次如圖8所示，暴露熱阱3a區(qū)域的光致抗蝕劑圖形13a被用來(lái)作n型雜質(zhì)例如磷的離子注入勢(shì)阱3a上方外延層2E1的掩模。此時(shí)劑量約為1×1011離子/厘米2。這里，光致擠蝕劑圖形13a是用光致擠蝕劑薄膜形成。
接著，消除光致抗蝕劑圖形13a，形成暴露勢(shì)阱3b區(qū)域的光致抗蝕劑圖形(沒(méi)有說(shuō)明)形成，并且用來(lái)作p型雜質(zhì)例如硼的離子注入勢(shì)阱3b上方外延層2E2的掩模。此時(shí)摻雜劑量約為1×1011離子/厘米2。
此后，半導(dǎo)體襯底2經(jīng)熱處理以使外延層2E1和2E2的雜質(zhì)濃度調(diào)整到預(yù)定值從而控制電特性，例如在該區(qū)域上形成的MOS場(chǎng)效應(yīng)晶體管的閾值電壓Vth。
在這里，外延層2E1和2E2所有的區(qū)域全摻有雜質(zhì)。然而，雖然在何處摻雜不受限制，但是雜質(zhì)只能摻入MOS場(chǎng)效應(yīng)晶體管的溝道區(qū)域。此外，這樣摻雜可以在形成場(chǎng)絕緣薄膜4的LOCOS氧化之前進(jìn)行。
在半導(dǎo)體襯底2上方形成和(未說(shuō)明)光致抗蝕劑圖形組成的半導(dǎo)體襯底2后通過(guò)光致抗蝕劑圖形暴露外延層2E1區(qū)域。這種光致抗蝕劑圖形被用來(lái)作n型雜質(zhì)例如磷的離子經(jīng)過(guò)(未示出的)穿通薄膜注入外延層2E1的掩模。此時(shí)摻雜劑量為1×1012離子/厘米2。
接著，在該光致抗蝕劑圖形被去除后，形成的暴露外延層2E2的(未說(shuō)明的)光致抗蝕劑圖形被用來(lái)作p型雜質(zhì)例如硼進(jìn)過(guò)(未說(shuō)明的)穿通薄膜注入外延層2E2的掩模。此時(shí)摻雜劑量約為1×1012離子/厘米2。
此后，半導(dǎo)體襯底2經(jīng)熱處理以形成在外延層2E內(nèi)的穿通阻塞5P3和5N3，如圖9所示。穿通阻塞5P3和5N3所具有的深度是使深度方位中形成的最大峰值部分離外延層2E的主平面約0.05微米。在這里，作為例子，穿通薄膜是用熱氧化法或者化學(xué)氣相沉積(CVD)法形成的氧化硅薄膜組成。
其次，在上述的穿通薄膜被去除后，用熱氧化法或諸如此類(lèi)的方法形成在其上有柵絕緣薄膜5P4和5N4的外延層2E1和2E2。
接著，用化學(xué)氣相沉積(CVD)法或諸如此類(lèi)的方法在半導(dǎo)體襯底2上沉積一層低電阻多晶硅的導(dǎo)電薄膜之后用光刻術(shù)或化學(xué)氣相沉積(CVD)法在柵絕緣薄膜5P4和5N4上方形成的柵極5P5和5N5構(gòu)成一定的圖案，如圖10所示。
此后，用柵極5P5和5N5作不同的光致抗蝕劑掩模把不同的導(dǎo)電類(lèi)型的雜質(zhì)摻入外延層2E1和2E2形成自動(dòng)照準(zhǔn)5P5和5N5的成對(duì)導(dǎo)體區(qū)域5P1.5P2.5N1和5N2。這樣，在外延層2E2上方形成pMOS 5P，在外延層2E2上方形成nMOL 5N。
半導(dǎo)體區(qū)域5P1.5P2.5N1和5N2的雜質(zhì)濃度約為0.5×1020到5×1020原子/厘米3，最好是1×1020原子/厘米3。此外，使半導(dǎo)體區(qū)域5P1、5P2、5N1和5N2的底部比穿通阻塞5P3和5N3深而比勢(shì)阱3a和3b淺。
其次，由圖11所示，例如，絕緣薄膜6的SiO2是用化學(xué)氣相沉積(CVD)法或諸如此類(lèi)的方法在半導(dǎo)體襯底2上方沉積。在這以后，為了露出半導(dǎo)體區(qū)域5P1、5P2、5N1和5N2用光刻術(shù)和腐蝕技術(shù)形成帶有連接孔7的絕緣薄膜6。
接著，用濺射法或蒸發(fā)法在半導(dǎo)體襯底2上沉積Al-Si-Cu合金導(dǎo)電薄膜。此后，用光刻術(shù)和刻蝕技術(shù)使導(dǎo)電薄膜構(gòu)成圖形以形成電極8P1、8P2、8N1和8N2以及第一層接線(xiàn)線(xiàn)路8L，如圖1所示。
此后，SiO2薄膜和Si3N4薄膜在半導(dǎo)體襯底2上方從底部開(kāi)始按所列舉的次序，相繼地去除。在這以后，局部地形成帶有焊接區(qū)連接孔的鈍化薄膜9，半導(dǎo)體集成電路器件制造完成。
這樣，根據(jù)實(shí)施例1能夠達(dá)到下列效果(1)具有外延層2E1和2E2的輕摻雜外延層2E覆蓋在重?fù)诫s的勢(shì)阱3a和3b上，上面裝有pMOS 5P和nMOS 5N。因此，能夠精確地設(shè)定這些pMOS5P和nMOS 5N的特性(例如閾值電壓或襯底效應(yīng))，不受勢(shì)阱3a和3b以及半導(dǎo)體襯底基片2S中雜質(zhì)的影響。因此能抑制pMOS5P和nMOS 5N特性的不穩(wěn)定性，改善其特性的設(shè)定精確度。(2)pMOS 5P和nMOS 5N裝在輕摻雜的外延層2E1和2E2上，因而能夠減小漏極極結(jié)電容。結(jié)果，能夠改進(jìn)pMOS5P和nMOS5N的尾隨脈沖特性，提高載流子遷移率。因此，改善半導(dǎo)體集成電路器件的運(yùn)作速度是可能的。
(3)pMOS 5P.nMOS 5N等元件是在外延層2E里形成。因此，減弱襯底效應(yīng)和提高載流子遷移率是可能的。(4)具有外延層2E1和2E2的輕摻雜外延層2E覆蓋在重?fù)诫s的勢(shì)阱3a和3b上，上面裝有pMOS 5P和nMOS 5N。結(jié)果，勢(shì)阱3a和3b的雜質(zhì)濃度事實(shí)上與pMOS 5P和nMOS 5N的特性無(wú)關(guān)。因此能夠使勢(shì)阱3a和3b的雜質(zhì)濃度設(shè)定在比以前的工藝的勢(shì)阱雜質(zhì)濃度更高的濃度值。(5)由于上述效果(4)，改善CMOS電路的鎖定電阻是可能的(6)由于上述效果(5)，使電路布局設(shè)計(jì)充分滿(mǎn)足鎖定擊穿是可能的。(7)由于上述效果(4)，改善軟差錯(cuò)電阻是可能的。(8)由于上述效果(5)，改善半導(dǎo)體襯底的穿通電阻是可能的。(9)由于上述效果(3)和(6)，簡(jiǎn)化半導(dǎo)體集成電路器件的電路設(shè)計(jì)是可能的。(10)由于上述效果(4)，使勢(shì)阱3a和3b比以前工藝的勢(shì)阱淺是可能的。因此熱處理勢(shì)阱3a和3b的周期大大縮短。例如，在保持同樣的熱處理溫度情況下，熱處理周期從以前工藝的六小時(shí)縮短到約三十分鐘。(11)由于上述效果(10)，大大減少由于熱處理引起的半導(dǎo)體襯底基片2S的翹曲和晶體缺陷是可能的。(12)由于上述效果(4)，由于不需要在場(chǎng)絕緣薄膜4下面形成溝道阻塞因此能夠省去形成溝道阻塞的摻雜工藝步驟。使制造半導(dǎo)體集成電路器件的制造周期能夠縮短。(13)由于上述效果(4)，因不需要在場(chǎng)絕緣薄膜4下面形成溝道阻塞因此能夠省去形成溝道阻塞的摻雜工藝步驟。能夠防止由于雜質(zhì)摻入而引起的半導(dǎo)體襯底基片2S的晶體缺陷或諸如此類(lèi)的缺陷。(14)由于上述效果(4)，因不需在場(chǎng)絕緣薄膜4下面形成溝道阻塞。因此改善受漏極尾部和溝道阻塞尾部之間搭接部分控制的漏極擊穿電壓是可能的。(15)由于上述效果(4)，在場(chǎng)絕緣薄膜之下不需溝道阻塞的形成。(16)由于pMOS 5P、nMOS 5N等是在輕摻雜外延層2E中形成，因此能夠改進(jìn)漏極的結(jié)擊穿電壓。(17)由于pMOS 5P和nMOS 5N的柵絕緣薄膜5P4和5N4是在外延層2E上方形成，因此能夠改進(jìn)柵絕緣薄膜5P4和5N4的薄膜性能以提高其擊穿電壓。(18)由于pMOS 5P和nMOS 5N的柵絕緣薄膜5P4和5N4是在外延層2E上方形成，因此柵絕緣薄膜5P4能夠用多種形式來(lái)改善(或降低)其缺陷密度。(19)由于在輕摻雜的外延層2E中制作的pMOS 5P和nMOS 5N與相應(yīng)的穿通阻塞5P3和5N3一起形成，因此能夠改善pMOS5P和nMOS 5N的各個(gè)源一漏之間的擊穿電壓。(20)由于差動(dòng)放大器10是用本結(jié)構(gòu)的MOS場(chǎng)效應(yīng)晶體管構(gòu)成，因此能夠改善差動(dòng)放大器10中pMOS的5Pa和5Pb以及nMOS的5Na到5Nc的柵絕緣薄膜的性能，以提供低噪聲尤其是小于1/f噪聲的差動(dòng)放大器10。
(21)由于差動(dòng)放大器10是用本結(jié)構(gòu)的MOS場(chǎng)效應(yīng)晶體管構(gòu)成，因此構(gòu)成差動(dòng)放大器10中pMOS的5Pa和5Pb以及nMOS的5Na和5Nc的源一漏其底面與外延層2E連接。因此能夠減小負(fù)載電容以提高截止頻率，從而改善差動(dòng)放大器10的高頻特性。(22)由于差放大器10是用本結(jié)構(gòu)的MOS場(chǎng)效應(yīng)晶體管構(gòu)成，因此能夠減小襯底效應(yīng)，僅以溝道摻雜的離子注入量確定閾值電壓。結(jié)果，減小用作差動(dòng)的nMOS的5Na和5Nb的偏置電壓是可能的。(23)由于差動(dòng)放大器10是用本結(jié)構(gòu)的MOS場(chǎng)效應(yīng)晶體管構(gòu)成，因此構(gòu)成差動(dòng)放大器10的pMOS的5Pa和5Pb以及nMOS的5Na和5Nc的源一漏是在輕摻雜外延層2E里形成。結(jié)果，能夠減小低電流區(qū)域中的閾值系數(shù)，也就是能夠增大電流-電壓特性曲線(xiàn)的斜率，以引起低壓作用。(24)由于差動(dòng)放大器10是用本結(jié)構(gòu)的MOS場(chǎng)效應(yīng)晶體管構(gòu)成，因此，由于適當(dāng)選擇穿通阻塞5P3和5N3以及柵絕緣薄膜5P4和5N4之間邊界的間隔能夠提高初始電壓。結(jié)果，提高差動(dòng)放大器的增益是可能的。
(實(shí)施例2)圖12是表示本發(fā)明另一個(gè)實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖。
我們具體地研究了上述實(shí)施例1的結(jié)構(gòu)座用于在輸入/輸出電路和電源之間附加靜電保護(hù)電路的半導(dǎo)體集成電路器件的情況，而且發(fā)現(xiàn)如果使用本結(jié)構(gòu)，用作靜電保護(hù)電路的元件其介質(zhì)擊穿電壓可以降低。
一般說(shuō)來(lái)，用作靜電保護(hù)電路的元件常用或是MOS場(chǎng)效應(yīng)晶體管或是在場(chǎng)絕緣薄膜下面附帶形成的臥式雙極晶體管組成。
在這種情況下，由集電極/基極結(jié)的雪崩現(xiàn)象產(chǎn)生的多數(shù)載流于引起基極電流，由驅(qū)動(dòng)雙極晶體管釋放少數(shù)載流子。
然而，在上述實(shí)施例1的結(jié)構(gòu)應(yīng)用于具有靜電保護(hù)電路的半導(dǎo)體集成電路器件的情況下，靜電保護(hù)電路元件中的基區(qū)雜質(zhì)濃度可以有垂直流向。換言之，在半導(dǎo)體襯底的深度方向上雜質(zhì)濃度可以是不均勻的。具體地說(shuō)，臥式雙極晶體管因?yàn)樵贛OS場(chǎng)效應(yīng)晶體管下面形成所以必定有這種分布。
此外，這種雜質(zhì)分布造成在驅(qū)動(dòng)雙極晶體管時(shí)基區(qū)中少數(shù)載流子分布上的偏差，所以在集電極/基極結(jié)上引起擴(kuò)散流密度以致使作靜電保護(hù)電路用的元件中的介質(zhì)擊穿電壓降低。
為了解決這個(gè)問(wèn)題本實(shí)施例2推薦一種結(jié)構(gòu)。根據(jù)圖12來(lái)描述這種結(jié)構(gòu)。在圖12中，右邊表示內(nèi)部電路區(qū)域A，而左邊表示靜電保護(hù)電種區(qū)域B。
內(nèi)部電路的結(jié)構(gòu)與上述實(shí)施例1中的內(nèi)部電路的結(jié)構(gòu)類(lèi)似。然而在本實(shí)施例2中在含有p型雜質(zhì)或硼的勢(shì)阱與場(chǎng)絕緣薄膜4的接觸區(qū)域里形成溝道阻塞14。這種溝道阻塞14是用p型雜質(zhì)例如硼摻雜。作為例子，雜質(zhì)濃度由1×1017到5×1017原子/厘米3，最好是2×1017原子/厘米3。
這是因?yàn)樵谛纬蓤?chǎng)絕緣薄膜4時(shí)p型雜質(zhì)硼能夠擴(kuò)散以致雜質(zhì)濃度不能在該接觸區(qū)域中充分地保留。為了調(diào)整這種情況，形成溝道阻塞14。按照原來(lái)觀(guān)點(diǎn)，該結(jié)構(gòu)類(lèi)似于上述的實(shí)施例1的結(jié)構(gòu)。
靜電保護(hù)電路區(qū)域B是臥式nph雙極晶體管15a和臥式php雙極晶體管15b組成。在本實(shí)施例2中，使在靜電保護(hù)電路區(qū)域B中的外延層2E3和2E4的雜質(zhì)濃度等于或高于勢(shì)阱3a和3b的雜質(zhì)濃度。簡(jiǎn)單地說(shuō)，外延層2E3和2E4的雜質(zhì)濃度設(shè)定在約1×1017原子/厘米3以上。
其中，形成外延層2E3和2E4以使其整體的雜質(zhì)分布盡可能均勻或者提高其表面部位的雜質(zhì)濃度。
結(jié)果，消除外延層2E3和2E4的濃度局部較低的區(qū)域是可能的，因此消除了在靜電保護(hù)電路的雙極晶體管運(yùn)作時(shí)基極區(qū)域中少數(shù)載流子的漂移。
因此，由于能夠防止在外延層2E3和2E4中產(chǎn)生而在集電極/基極結(jié)中均勻地引起電流的任何局部擴(kuò)散流密度以致能防止靜電保護(hù)電路中雙極晶體管15a和15b的靜電擊穿電壓下降。
例如，外延層2E3和2E4用通常的光刻技術(shù)和離子注入工藝方法調(diào)整其雜質(zhì)濃度。
具體地說(shuō)，為了暴露外延層2E3的區(qū)域形成在其上具有(未說(shuō)明的)光致抗蝕劑圖形，然后該光致抗蝕劑圖形被用作n型雜質(zhì)例如磷通過(guò)(未說(shuō)明的)穿透薄膜注入外延層2E3的掩模。在這時(shí)，例舉的注入劑量為1×1013離于/厘米2。
接著，該光致抗蝕劑圖形被去除，然后形成暴露外延層2E4區(qū)域的(未說(shuō)明的)光致抗蝕劑圖形并作p型雜質(zhì)例如硼通過(guò)(未說(shuō)明的)穿透薄膜注入外延層2E4的掩模。在這時(shí)，例舉的注入劑量為1×1013離子/厘米2。
此后，半導(dǎo)體襯底2經(jīng)熱處理以調(diào)整外延層2E3和2E4的雜質(zhì)濃度和雜質(zhì)分布。
這樣，在本實(shí)施例2中除了在前述的實(shí)施例1中所獲得的(1)到(11)和(16)到(24)的效果外還能達(dá)到下列效果。
具體地說(shuō)，由于在靜電保護(hù)電路區(qū)域B中的外延層2E3和2E4的雜質(zhì)濃度等于或高于勢(shì)阱3a和3b的雜質(zhì)濃度以致能夠使外延層2E2和2E4中的雜質(zhì)濃度在整體上盡可能均勻或者能夠使外延層2E3和2E4中的雜質(zhì)濃度在其表面部分更高。結(jié)果，消除外延層2E3和2E4的濃度局部較低的區(qū)域是可能的，因此，消除了在靜電保護(hù)電路的雙極晶體管運(yùn)作時(shí)基極區(qū)域中少數(shù)載流子的漂移。結(jié)果，由于能夠防止在外延層2E3和2E4中發(fā)生而在集電極/基極結(jié)中產(chǎn)生均勻電流的局部擴(kuò)散流密度以致能夠防止靜電保護(hù)電路中雙極晶體管15a和15b的靜電擊穿電壓下降。
(實(shí)施例3)圖13是表示根據(jù)本發(fā)明再一個(gè)實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖。
我們具體地研究了前述實(shí)施例1的結(jié)構(gòu)應(yīng)用于具有DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)的半導(dǎo)體集成電路器件的情況，并發(fā)現(xiàn)如果使用該結(jié)構(gòu)就會(huì)降低在DRAM的電容元件部分上的載流子保持特性。
在存儲(chǔ)電路的情況中，鎖定在電容元件部位的載流子的保持特性是一個(gè)重要的性能指標(biāo)。這些保持特性大體上由存儲(chǔ)在電容元件部位的電荷量和存儲(chǔ)電路的PN結(jié)漏電流確定，但是必須考慮所謂的“軟-差錯(cuò)現(xiàn)象”，在這種現(xiàn)象里由于受接線(xiàn)和密封樹(shù)脂材料中含有的放射物質(zhì)的α射線(xiàn)發(fā)射到半導(dǎo)體襯底引起的電子-空穴對(duì)的影響，存儲(chǔ)電荷消失。
其中，在上述實(shí)施例1的結(jié)構(gòu)用于存儲(chǔ)電路的情況里結(jié)電容是很小的，并且除勢(shì)阱3a和3b之外沒(méi)有高濃度的雜質(zhì)區(qū)域。結(jié)果，對(duì)于由a射線(xiàn)的勢(shì)阱3a和3b中產(chǎn)生的載流子是沒(méi)有阻擋層，所以使保持特性減弱。
本實(shí)施例3推薦一種解決這個(gè)問(wèn)題的結(jié)構(gòu)。將根據(jù)圖13闡述這種結(jié)構(gòu)。在圖13中右邊表示內(nèi)部電路區(qū)域A，左邊表示存儲(chǔ)單元陣列M。
內(nèi)部電路結(jié)構(gòu)類(lèi)似于上述實(shí)施例1的內(nèi)部電路結(jié)構(gòu)。然而在本實(shí)施例3中由于與上述實(shí)施例2同樣的原因，在含有p型雜質(zhì)例如硼的勢(shì)阱3b和場(chǎng)絕緣薄膜4的接觸區(qū)域里形成溝道阻塞14。保持結(jié)構(gòu)和前述實(shí)施例1的結(jié)構(gòu)完全一樣。
用大量的存儲(chǔ)單元MC排列成存儲(chǔ)單元陣列M。DRAM的每一個(gè)存儲(chǔ)單元MC是由一個(gè)傳送MOS場(chǎng)效應(yīng)晶體管16和一個(gè)電容器(或電容元件)17組成。
傳送MOS場(chǎng)效應(yīng)晶體管是由下列部位組成一對(duì)在外延層2E上方形成并互相有間隙的半導(dǎo)體區(qū)域16N1和16N2；在外延層2E上方形成的柵絕緣薄膜16N3；以及在柵絕緣薄膜16N3上方形成的柵極16N4。
半導(dǎo)體區(qū)域16N1和16N2是形成傳送MOS場(chǎng)效應(yīng)晶體管的源/漏區(qū)域。
半導(dǎo)體區(qū)域16N1和16N2的雜質(zhì)濃度例如為1×1018到5×1020原子/厘米3，最好為3×1018原子/厘米3。半導(dǎo)體區(qū)域16N1和16N2其深度調(diào)整到適合外延層2E的厚度范圍。在DRAM的存儲(chǔ)單元中源/漏濃度比含有外圍電路的MOS場(chǎng)效應(yīng)晶體管的源/漏濃度低。
半導(dǎo)體區(qū)域16N1通過(guò)在絕緣薄膜6里形成的連接孔7與數(shù)據(jù)線(xiàn)8DL電學(xué)連接。例如，數(shù)據(jù)線(xiàn)8DL是用Al-Si-Cu合金制成并與第一層接線(xiàn)線(xiàn)路8L等同時(shí)形成。
另一半導(dǎo)體區(qū)域16N2是與電容器17電學(xué)連接。電容器17是由下列部分組成與傳送MOS場(chǎng)效應(yīng)晶體管16的半導(dǎo)體區(qū)域16N2電學(xué)連接的下電極17a；在下電極17a上方形成電容絕緣薄膜17b；和在電容絕緣薄膜上方形成上電極17c。
下電極17a是用低電阻多晶硅或硅化鎢(WSi2)的導(dǎo)電薄膜制成。電容絕緣薄膜17b是用Si3N4或氧化鉭(TaO3)的絕緣薄膜制成。此外，上電極17c是用低電阻多晶硅或WSi2的導(dǎo)電薄膜制成。
順便說(shuō)說(shuō)，在本實(shí)施例3中，存儲(chǔ)單元MC中的外延層2E5和2E6的雜質(zhì)濃度設(shè)定為等于或高于勢(shì)阱3a和3b的雜質(zhì)濃度。具體地說(shuō)，外延層2E5和2E6的雜質(zhì)濃度設(shè)定為1×1017原子/厘米3以上。
因此，增加半導(dǎo)體區(qū)域16N1和16N2以及外延層2E5和2E6之間外延層2E5和2E6的結(jié)電容以及形成避免電子-空穴對(duì)受a射線(xiàn)作用產(chǎn)生的載流子侵入電容器17的阻擋層是可能的。結(jié)果，即使在前述實(shí)施例1的結(jié)構(gòu)應(yīng)用于具有DRAM的半導(dǎo)體集成電路器件的情況里也可避免存儲(chǔ)保持特性下降。具體地說(shuō)，為了減弱由于電子-空穴對(duì)受a射線(xiàn)作用而產(chǎn)生的載流子從勢(shì)阱3b侵入外延層2E5和2E6，可以由勢(shì)阱3b和外延層2E5及2E65形成阻擋層。
這些外延層2E5和2E6的雜質(zhì)濃度是，例如在正形成柵絕緣薄膜5P4,5N4及16N3之后，由普通的光刻法和離子注入法而設(shè)定的。
具體地說(shuō)，首先形成在其上附有暴露存儲(chǔ)單元陣列M中外延層2E5和2E6的(未示出的)光致抗蝕劑圖形的半導(dǎo)體襯底2。在這以后，光致抗蝕劑圖形被用來(lái)作n型雜質(zhì)例如磷的離子通過(guò)(未說(shuō)明的)穿透薄膜注入外延層2E5和2E6的掩模。此時(shí)，舉例的注入劑量為1×1013離子/厘米2。此后，半導(dǎo)體襯底2經(jīng)熱處理以調(diào)整外延層2E3和2E4的雜質(zhì)濃度和雜質(zhì)分布。
這樣，在本實(shí)施例3中除了在前述的實(shí)施例1中獲得的效果(1)到(11)和(16)到(24)外能夠達(dá)到到下列效果。
具體地說(shuō)，由于調(diào)整在存儲(chǔ)單元陣列M中外延層2E5和2E6雜質(zhì)濃度到等于或高于熱阱3a和3b的雜質(zhì)濃度因此能夠提高外延層2E5和2E6的結(jié)電容，與此同時(shí)形成了避免由于電子-空穴對(duì)受a射線(xiàn)作用產(chǎn)生的載流子侵入電容器17的阻擋層。結(jié)果，防止帶有DRAM的半導(dǎo)體集成電路器件的存儲(chǔ)保持特性的減弱是可能的。
(實(shí)施例4)
圖14是表示根據(jù)本發(fā)明另一個(gè)實(shí)施例的半導(dǎo)體集成電路器件主要部分的剖面圖。
用與前述的實(shí)施例3帶有同樣的DRAM的半導(dǎo)體集成電路器件作例于來(lái)說(shuō)明本實(shí)施例4的半導(dǎo)體集成電路器件。然而，在存儲(chǔ)單元陣列M的外延層2E5和2E6中只有在半導(dǎo)體區(qū)域16N2下面與電容器17連接的晶層和該晶層周?chē)碾s質(zhì)濃度等于或高于勢(shì)阱3a和3b的雜質(zhì)濃度，如圖14所示。
此外，在半導(dǎo)體區(qū)域16N1下面，與數(shù)據(jù)線(xiàn)路8DL連接的晶層和該晶層附近的雜質(zhì)濃度調(diào)整到和上述實(shí)施例1中的雜質(zhì)濃度一樣低，并和上述的實(shí)施例1中形成的輕摻雜區(qū)域一樣帶有穿通阻塞(或第八區(qū)域)16N5。保持結(jié)構(gòu)與上述實(shí)施例3的結(jié)構(gòu)類(lèi)似。具體地說(shuō)，在半導(dǎo)體區(qū)域16N1下面和在穿通阻塞16N5上方和下面的晶層的雜質(zhì)濃度調(diào)整到和上述實(shí)施例1中的雜質(zhì)濃度一樣低。
因此，在本實(shí)施例4中能達(dá)到上述實(shí)施例3的效果而沒(méi)有增大數(shù)據(jù)線(xiàn)路8DL的負(fù)載電容。具體地說(shuō)，不但避免帶有DRAM的半導(dǎo)體集成電路器件的數(shù)據(jù)傳送速度減小而且避免其存儲(chǔ)保持特性降低是可能的。
(實(shí)施例5)圖15表示與本發(fā)明的另一個(gè)實(shí)施例相應(yīng)的半導(dǎo)體集成電路器件主要部分的剖面圖。
本實(shí)施例5是闡述有關(guān)上述實(shí)施例1的結(jié)構(gòu)應(yīng)于帶有SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)的半導(dǎo)體集成電路器件的情況。
在這種情況里也出現(xiàn)與上述的實(shí)施例3類(lèi)似的問(wèn)題。具體地說(shuō)，是存儲(chǔ)保持特性降低的問(wèn)題。本實(shí)施例5推薦一種解決該問(wèn)題的結(jié)構(gòu)，將根據(jù)圖15描述。在圖15中右邊表示內(nèi)部電路區(qū)域A，左邊表示存儲(chǔ)單元陣列M。
內(nèi)部電路的結(jié)構(gòu)與上述實(shí)施例1的結(jié)構(gòu)類(lèi)似。然而在本實(shí)施例5中由于與上述實(shí)施例2一樣的原因，溝道阻塞14是在含有p型雜質(zhì)硼的勢(shì)阱和場(chǎng)絕緣薄膜4互相交接的區(qū)域里形成。其余的結(jié)構(gòu)與上述實(shí)施例1的結(jié)構(gòu)完全一樣。
用一個(gè)傳送MOS場(chǎng)效應(yīng)晶體管18和驅(qū)動(dòng)MOS場(chǎng)效應(yīng)晶體管19排列成存儲(chǔ)單元陣列M。每一個(gè)SRAM的存儲(chǔ)單元是用一對(duì)驅(qū)動(dòng)MOS場(chǎng)效應(yīng)晶體管19，一對(duì)傳送MOS場(chǎng)效應(yīng)晶體管18和一對(duì)負(fù)載元件組成。成對(duì)的驅(qū)動(dòng)MOS場(chǎng)效應(yīng)晶體管是交叉連接。
傳送MOS場(chǎng)效應(yīng)晶體18是由下列部分組成在外延層2E上方形成彼此留有一定間隔的一對(duì)半導(dǎo)體區(qū)域18N1和18N2；在外延層2E上方形成的柵絕緣薄膜18N3；以及在柵絕緣膜上方形成的柵極。
半導(dǎo)體區(qū)域18N1和18N2是為了形成傳送MOS場(chǎng)效應(yīng)晶體管18的源/漏的區(qū)域并摻有例如磷或砷的n型雜質(zhì)。
半導(dǎo)體區(qū)域18N1和18N2的雜質(zhì)濃度，例如為0.5×1020到5×1020原子/厘米3，最好為1×1020厘米3。半導(dǎo)體區(qū)域5N1和5N2其深度調(diào)整到外延層2E的厚度范圍以?xún)?nèi)。
傳送MOS場(chǎng)效應(yīng)晶體管18的半導(dǎo)體區(qū)域18N1是通過(guò)在絕緣薄膜6內(nèi)形成的連接孔7與數(shù)據(jù)線(xiàn)路8DL電學(xué)連接。傳送MOS場(chǎng)效應(yīng)晶體管18的另一半導(dǎo)體區(qū)域18N2是通過(guò)連接孔7a與驅(qū)動(dòng)MOS場(chǎng)效應(yīng)晶體管19的柵極19N1電學(xué)連接。和傳送MOS場(chǎng)效應(yīng)晶體管的半導(dǎo)體區(qū)域18N1和18N2一樣，形成驅(qū)動(dòng)MOS場(chǎng)效應(yīng)晶體管的源/的(未說(shuō)明的)半導(dǎo)體區(qū)域是在外延層2E5和2E6里形成。
在本實(shí)施例5中使存儲(chǔ)單元陣列M內(nèi)的外延層2E5和2E6的雜質(zhì)濃度等于或高于勢(shì)阱3a和3b雜質(zhì)濃度。具體地說(shuō)，外延層2E5和2E6的雜質(zhì)濃度例如為1×1017原子/厘米3或更高。
結(jié)果，增大在驅(qū)動(dòng)MOS場(chǎng)效應(yīng)晶體管19的漏區(qū)和外延層2E5和2E6之間的外延層區(qū)域2E5和2E6里的結(jié)電容以及如同上述實(shí)施例1一樣形成避免由于電子-空穴對(duì)受α射線(xiàn)作用產(chǎn)生的載流子侵入數(shù)據(jù)保持部分的阻擋層是可能的。這樣，避免在帶有SRAM的半導(dǎo)體集成電路器件的存儲(chǔ)保持特性上的降低是可能的。
順便說(shuō)說(shuō)，如同上述實(shí)施例3中的一樣，例如在柵絕緣薄膜5P4.5N4.18N3和19N2形成后用通常的光刻蝕技術(shù)和離子注入工藝，調(diào)整外延層的雜質(zhì)濃度。
這樣，根據(jù)本實(shí)施例5，除了在上述實(shí)施例1中獲得的效果(1)到(11)和(16)到(24)外能夠達(dá)到下列效果。
具體地說(shuō)，由于調(diào)整在存儲(chǔ)單元陣列M中的外延層2E5和2E6的雜質(zhì)濃度等于或高于勢(shì)阱3a和3b的雜質(zhì)濃度因此能夠提高外延層2E5和2E6中的結(jié)電容，與此同時(shí)形成了避免由于電子-空穴對(duì)受α射線(xiàn)作用產(chǎn)生的載流子侵入信息保持部分的阻擋層。結(jié)果，避免存儲(chǔ)保持特性下降是可能的。
(實(shí)施例6)圖16是表示與本發(fā)明的另一個(gè)實(shí)施例相應(yīng)的半導(dǎo)體集成電路器件主要部分的剖面圖。
本實(shí)施例6的半導(dǎo)體集成電路器件與上述實(shí)施例5中的一樣，是一種帶有SRAM的半導(dǎo)體集成電路器件。
然而，在存儲(chǔ)單元陣列M的外延層2E5和2E6中只有在形成驅(qū)動(dòng)MOS場(chǎng)效應(yīng)晶體管19的區(qū)域下面和與驟動(dòng)MOS場(chǎng)效應(yīng)晶體管19的柵級(jí)19N1連接的半導(dǎo)體區(qū)域18N2下面的晶層及晶層附近的雜質(zhì)濃度等于或高于勢(shì)阱3a和3b的雜質(zhì)濃度，如圖16所示。
此外，在傳送MOS場(chǎng)效應(yīng)晶體管18的半導(dǎo)體體區(qū)域18N1和18N2里的，在半導(dǎo)體區(qū)域18N1下面與數(shù)據(jù)線(xiàn)路8DL連接的晶層和該晶層周?chē)碾s質(zhì)濃度調(diào)整到和上述實(shí)施例1中的一樣低，并和上述實(shí)施例1中形成輕摻雜區(qū)域一樣帶有穿通阻塞18N5。其余的結(jié)構(gòu)和上述實(shí)施例5的結(jié)構(gòu)類(lèi)似。具體地說(shuō)，在半導(dǎo)體區(qū)域18N1下面和在穿通阻塞18N5上面和下面的晶層的雜質(zhì)濃度調(diào)整到和上述實(shí)施例1中的一樣低。
因此，在本實(shí)施例6中能達(dá)到上述實(shí)施例5的效果而沒(méi)有增大數(shù)據(jù)線(xiàn)路8DL的負(fù)載電容。具體地說(shuō)，不但避免具有SRAM的半導(dǎo)體集成電路器件的數(shù)據(jù)傳送速度減小而且避免其存儲(chǔ)保持特性降低是可能的。
(實(shí)施例7)圖17是表示與本發(fā)明的另一個(gè)實(shí)施例相應(yīng)的半導(dǎo)體集成電路器件主要部分的剖面圖。
本實(shí)施例7是闡述有關(guān)本發(fā)明應(yīng)用于EEPROM(電可擦可編程序的只讀存儲(chǔ)器)的半導(dǎo)體集成電路器件的情況。
在圖17中，右邊表示內(nèi)部電路區(qū)域A，左邊表示存儲(chǔ)單元陣列M。
內(nèi)部電路的結(jié)構(gòu)類(lèi)似于上述實(shí)施例1的內(nèi)部電路結(jié)構(gòu)。在本實(shí)施例7中，由于與上述實(shí)施例2一樣的原因，溝道阻塞14也是含有p型雜質(zhì)硼的勢(shì)阱3b和場(chǎng)絕緣薄膜4互相交接的區(qū)域形成。其余的結(jié)構(gòu)與上述實(shí)施例1的結(jié)構(gòu)完全一樣。
用大量的存儲(chǔ)單元MC1排列成存儲(chǔ)單元陣列M。這種情況的存儲(chǔ)單元MC1由下列部分組成。
具體地說(shuō)，這些組成部分是在外延層2E上方形成一對(duì)半導(dǎo)體區(qū)域20N1和20N2并且彼此留有一定間隔；在外延層2E上方形成柵絕緣薄膜20N3；在柵絕緣薄膜20N3上方形成懸空柵極20N4；在懸空柵極20N4上方形成絕緣薄膜20N5；以及在絕緣層20N5上方形成的控制柵極20N6。
半導(dǎo)體區(qū)域20N1和20N2是用n型雜質(zhì)磷或砷摻雜。半導(dǎo)體區(qū)域20N1和20N2的雜質(zhì)濃度，例如最好為1×1020原子/厘米3。
半導(dǎo)體區(qū)域20N1和20N2其深度調(diào)整到外延層厚度范圍以?xún)?nèi)。通過(guò)在形成絕緣薄膜6里的連接孔7與數(shù)據(jù)線(xiàn)路8DL電學(xué)形成半導(dǎo)體區(qū)域20N1。
懸空電極20N4是存儲(chǔ)電荷的電極，有助于信息的存儲(chǔ)?？刂茤艠O20N6是控制存電和放電的電極，有助于信息的存儲(chǔ)。懸空柵極20N4和控制柵極20N6二者都是用低電阻多晶硅制成。
在本實(shí)施例7中，使存儲(chǔ)單元陣列M里的外延層的雜質(zhì)濃度等于或高于勢(shì)阱3a和3b的雜質(zhì)濃度。具體地說(shuō)，外延層2E5和2E6的雜質(zhì)濃度設(shè)定在1×1017原子/厘米3以上。
順便說(shuō)說(shuō)，與上述實(shí)施例3中的情況一樣，例如在柵絕緣薄膜5P4、5N4、18N3和19N2形成后可以用通常的光刻蝕技術(shù)和離子注入技術(shù)調(diào)整外延層2E5和2E6的雜質(zhì)濃度。
由于使存儲(chǔ)單元陣列M中的外延層2E5和2E6的雜質(zhì)濃度等于或高于勢(shì)阱3a和3b的雜質(zhì)濃度，所以增大外延層2E5和2E6中的結(jié)電容是可能的。
(實(shí)施例8)圖18是表示與本發(fā)明另一個(gè)實(shí)施例相應(yīng)的半導(dǎo)體集成電路器件主要部分的剖面，而圖19到33是表示圖18的半導(dǎo)體集成電路器件在各個(gè)制造工藝步驟時(shí)主要部分的剖面圖。
本實(shí)施例8中元件隔離部分有一種溝道結(jié)構(gòu)，如圖18所示。其余結(jié)構(gòu)類(lèi)似于上述實(shí)施例1的結(jié)構(gòu)。
元件隔離部分21是由埋在延伸到半導(dǎo)體襯底2的勢(shì)阱3a和3b的溝道21a里的絕緣薄膜21b和21c組成。例如，用熱氧化法或其他類(lèi)似的方法在溝道21a的表面上形成由SiO2組成的絕緣薄膜21b。絕緣薄膜21b的厚度約為1000埃。
用熱氧化法形成這種絕緣薄21b的原由如下。具體地說(shuō)，溝道21a的表面是處于與半導(dǎo)體襯底基片2S以及勢(shì)阱3a和3b的結(jié)直接接觸的部分，對(duì)元件的特性產(chǎn)生嚴(yán)重影響。為了保護(hù)這部分因此能提供極好薄膜質(zhì)量的熱氧化法形成絕緣薄膜21b。
從另一方面來(lái)說(shuō)，例如采用SOG(繞玻璃自旋)的方法或其他類(lèi)似方法用SiO2制成溝道21a里的另一絕緣薄膜21c。順便說(shuō)說(shuō)，形成絕緣薄膜21c的方法不局限于SOG法，例如可以采用CVD法。
其次，將根據(jù)圖18到23描述制造本實(shí)施例8的半導(dǎo)體集成電路器件的工藝步驟。
首先，如圖19所示，形成半導(dǎo)體襯底2中的外延層2E，其上面帶有用光刻蝕技術(shù)暴露元件隔離區(qū)域的光致抗蝕劑圖形13b。在這個(gè)步驟時(shí)外延層2E中不含有雜質(zhì)。此外，形成其上面帶有勢(shì)阱3a和3b的半導(dǎo)體襯底基片2S。
具體地說(shuō)，例如光致抗蝕劑圖形13b被用來(lái)作腐蝕掩模，用于腐蝕法腐蝕掉從光致抗蝕劑圖形13露出的外延層2E和半導(dǎo)體襯底基片2S，因此形成元件隔離區(qū)域里的溝道21a，如圖20所示。
在這以后，例如半導(dǎo)體襯底2經(jīng)熱處理，以在帶有溝道21a的半導(dǎo)體襯底2的主平面上方形成厚度約為約1000埃的SiO2的絕緣薄膜21b，如圖21所示。
此后，例如采用SOG法或類(lèi)似的方法由SiO2組成的絕緣薄膜21c沉積在絕緣薄膜21b上，如圖22所示。此后，絕緣薄膜21c其上部用深腐蝕法或CMP(化學(xué)機(jī)械拋光)法除去，使絕緣薄膜21c僅留在溝道21a中，以使襯底的上表面變平，如圖23所示。順便一說(shuō)，以后的步驟將不作敘述，因?yàn)楹蜕鲜鰧?shí)施例1類(lèi)同。
這樣，根據(jù)實(shí)施例8，除了在上述實(shí)施例1中獲得的效果外還能達(dá)到下列效果。(1)由于溝道結(jié)構(gòu)，即使外延層是厚的，元件隔離部分21也能容易地制成。(2)由于溝道結(jié)構(gòu)，元件隔離部分能在不擴(kuò)大其占有面積的情況下制成，以致能改善元件的集成度。(3)由于元件隔離部分的溝道結(jié)構(gòu)，對(duì)于同樣數(shù)量的元件該蕊片尺寸要比用場(chǎng)絕緣薄膜形成元件隔離部分的蕊片的尺寸小。(4)由于形成元件隔離部分21的溝道21a在其表面上具有用熱氧化法形成的絕緣薄膜21b膜所以能令人滿(mǎn)意地保護(hù)在溝道21a中的外延層2E、半導(dǎo)體襯底基片2S以及勢(shì)阱3a和勢(shì)阱3b鄰接的結(jié)，以改善半導(dǎo)體集成電路器件的可靠性和生產(chǎn)成品率。(5)由于元件隔離部分21的溝道結(jié)構(gòu)，并導(dǎo)體襯底2的平坦上表面能大大地改善接線(xiàn)圖形的傳導(dǎo)精確性和接線(xiàn)的可靠性。因此改善半導(dǎo)體集成電路器件的可靠性和提高生產(chǎn)成品率是可能的。
(實(shí)施例9)圖24是表示與本發(fā)明另一個(gè)實(shí)施例相應(yīng)的半導(dǎo)體休成電路器件主要部分的剖面圖。
如圖24所示，在本實(shí)施例9中，元件隔離部分21是用場(chǎng)絕緣薄膜(或第二氧化物薄膜)和二個(gè)在場(chǎng)絕緣薄膜21d下面形成并彼此毗連的不同導(dǎo)電類(lèi)型的半導(dǎo)體區(qū)域21e和21f組成。其余的結(jié)構(gòu)與上述實(shí)施例1的結(jié)構(gòu)類(lèi)同。
半導(dǎo)體區(qū)域21e和21f是從場(chǎng)絕緣薄膜21d的下面延伸到勢(shì)阱3a和3b的上部分。
在勢(shì)阱3a上方的半導(dǎo)體區(qū)域(或第三區(qū)域)21e摻有與勢(shì)阱3a中含有雜質(zhì)的導(dǎo)電類(lèi)型相同的雜質(zhì)例如n型雜質(zhì)磷。
從另一方面來(lái)說(shuō)，在熱阱3b上方的半導(dǎo)體區(qū)域(或第四區(qū)域)21f摻有與勢(shì)阱3b含有雜質(zhì)的導(dǎo)電類(lèi)型相同的雜質(zhì)例如p型雜質(zhì)硼。
這樣的元件隔離部分21是用下列方法形成。首先為了逐一地形成半導(dǎo)體區(qū)域21e和21f，這些作元件隔離用的區(qū)域采用(未說(shuō)明的)不同的光致抗蝕劑圖形作掩模的方法摻入互不相同的雜質(zhì)。
接下來(lái)，例如，半導(dǎo)體襯底2用熱氧化法或其他類(lèi)似方法在其上形成(未說(shuō)明的)SiO2的焊接區(qū)薄膜以及例如在這種焊接區(qū)薄膜上形成(未說(shuō)明的)Si3N4)的抗氧化絕緣薄膜。
此后，為了暴露外延層2E，用于腐蝕方法或其他類(lèi)似方法除去元件隔離區(qū)域部分的焊接區(qū)薄膜和抗氧化絕緣薄膜。此后，半導(dǎo)體襯底2經(jīng)LOCOS氧化處理以形成絕緣薄膜21d和在該形成物下面的二個(gè)半導(dǎo)體區(qū)域21e和21f。
這樣，根據(jù)本實(shí)施例9除了由上述實(shí)施例1獲得效果(1)到(11)和(16)到(24)以外還能達(dá)到下列效果具體地說(shuō)，元件隔離部分21是由場(chǎng)絕緣薄膜21d和兩個(gè)在場(chǎng)絕緣薄膜21d下面形成并且互相吡連的不同導(dǎo)電類(lèi)型的半導(dǎo)體區(qū)域21e和21f組成。因此即使外延層2E較厚，元件隔離部分21也能容易形成。
(實(shí)施例10)圖25是表示與本發(fā)明另一個(gè)實(shí)施例相應(yīng)的半導(dǎo)體集成電路器件主要部分的剖面圖。
如圖25所示，在本實(shí)施例10中元件隔離部分21是由二個(gè)彼此鄰接排列的不同導(dǎo)電類(lèi)型的半導(dǎo)體區(qū)域組成。
這二個(gè)半導(dǎo)體區(qū)域21g和21f是從外延層延伸到勢(shì)阱3a和3b的上部。
在勢(shì)阱3a上方的半導(dǎo)體區(qū)域(或第五區(qū)域)21g是摻有與勢(shì)阱3a所含有雜質(zhì)的導(dǎo)電類(lèi)型相同的雜質(zhì)，例如n型雜質(zhì)磷。從另一方面來(lái)說(shuō)，在勢(shì)阱3b上方的半導(dǎo)體區(qū)域(或第六區(qū)域)21h是摻有與勢(shì)阱3b所含有雜質(zhì)的導(dǎo)電類(lèi)型相同的雜質(zhì)，例如p型雜質(zhì)硼。
例如，這樣的元件隔離部分21可以這樣形成，為了逐一地形成半導(dǎo)體區(qū)域21g和21h采用(未說(shuō)明的)各種光致抗蝕劑圖形以各別的元件隔離雜質(zhì)摻入這些區(qū)域，然后熱處理半導(dǎo)體襯底2。
此外，在本實(shí)施例10中，外延層2E其上表面被用熱氧化法或其他類(lèi)似方法形成的絕緣薄膜22覆蓋。因此，保護(hù)外延層2E和互相鄰接的半導(dǎo)體區(qū)域21g和21h的結(jié)是可能的。
這樣，根據(jù)本實(shí)施例10除了由實(shí)施例1獲得效果(1)到(11)和(16)到(24)以外還能夠達(dá)到以下效果。(1)由于用半導(dǎo)體區(qū)域21g和21h組成元件隔離區(qū)域21，所以能夠顯著地改善半導(dǎo)體襯底2的平坦的上表面，以改善在半導(dǎo)體襯底2上接線(xiàn)圖形的傳送精確度并相應(yīng)地改善接線(xiàn)的可靠性。因此，提高半導(dǎo)體集成電路器件的可靠性和生產(chǎn)成品率是可能的。(2)由于外延層2E其上面被用熱氧化法形成的絕緣薄膜22覆蓋，所以能夠良好地保護(hù)外延層2E以及半導(dǎo)體區(qū)域21g和21h的結(jié)，以提高半導(dǎo)體集成電路器件的可靠性和生產(chǎn)成品率。
(實(shí)施例11)圖26到29是表示與本發(fā)明另一個(gè)實(shí)施例相應(yīng)的半導(dǎo)體集成電路器件在各個(gè)制造步驟時(shí)其主要部分的剖面圖。
本實(shí)施例11是對(duì)在上述實(shí)施例1中所述的勢(shì)阱形成方法的一種改進(jìn)。將根據(jù)圖26到29描述本實(shí)施例11的半導(dǎo)體集成電路器件的制造工藝步驟。
圖26是表示在本實(shí)施例11的半導(dǎo)體集成電路器件制造工藝中半導(dǎo)體襯底2的主要部分的剖面圖。在半導(dǎo)體襯底基片2S上方用與上述實(shí)施例1相同的方法形成無(wú)摻雜的外延層2E。
此外，在外延層2E上方形成僅將一個(gè)勢(shì)阱形成區(qū)域暴露出表面的光致抗蝕劑圖形13c。這層光致抗蝕劑圖形13c的厚度約2微米到3微米。
首先，用光致抗蝕劑圖形13c作腐蝕圖形，把n型雜質(zhì)磷的離于以高能態(tài)注入半導(dǎo)體襯底2。
此時(shí)離子注入能量高至把n型雜質(zhì)離子帶入半導(dǎo)體襯底基片2S，例如300千電子伏到800千電子伏，最好約為450千電子伏。此外，此時(shí)注入劑量例如為1×1013到3×1013離子/厘米2，最好為1.5×1013離子/厘米2。
接著，去除光致抗蝕劑圖形13c并形成僅暴露另一個(gè)勢(shì)阱形成區(qū)域的光致抗蝕劑圖形13d，如圖27所示。然后，例如用光致抗蝕劑圖形13d作掩模，把p型雜質(zhì)硼的離子以高能態(tài)注入半導(dǎo)體襯底2。
此時(shí)離子注入能量高至把p型雜質(zhì)離子帶入半導(dǎo)體襯底基片2S，例如150千電子伏到500千電子伏，最好約為200千電子伏。此外，此時(shí)注入劑量例如為1×1013到3×1013離子/厘米2，最好為1.5×1013離子/厘米2。
在這以后，半導(dǎo)體襯底2經(jīng)熱處理以在半導(dǎo)體襯底基片2S的上部和外延層2E的底部形成勢(shì)阱3a和3b，如圖28所示。
在這以后，如同上述實(shí)施例1用LOCOS氧化法或其他類(lèi)似的方法在元件隔離區(qū)域里形成場(chǎng)絕緣薄膜4，如圖29所示。因?yàn)楹罄m(xù)工藝步驟與實(shí)施例1的工藝步驟類(lèi)同，將不作描述。
這樣，本實(shí)施例11能夠在到的效果類(lèi)同于上述實(shí)施例1獲得的效果。
(實(shí)施例12)圖30到33是表示與本發(fā)明另一個(gè)實(shí)施例相應(yīng)的半導(dǎo)體集成電路器件在各個(gè)制造步驟時(shí)其主要部分的剖面圖。
本實(shí)施例12是對(duì)上述實(shí)施例1中所描述的穿通阻塞形成方法的一種改進(jìn)。將根據(jù)圖30到33描述本實(shí)施例12的半導(dǎo)體集成電路器件的制造工藝步驟。
然而，本實(shí)施例12能用于勢(shì)阱導(dǎo)電類(lèi)型不與半導(dǎo)體襯底基片的導(dǎo)電類(lèi)型相反的情況，也就是說(shuō)，能用于具有或是n溝道或是P溝道的MOS場(chǎng)效應(yīng)晶體管的半導(dǎo)體集成電路器件的制造工藝過(guò)程。
圖30是表示制造本實(shí)施例12的半導(dǎo)體集成電路器件的工藝過(guò)程中半導(dǎo)體襯底基片2S主要部分的剖面圖。用與本實(shí)施例1相同的方法在半導(dǎo)體襯底基片2S上已形成未摻雜的外延層2Ea。
首先，如圖31所示，在外延層2Ea上方用CVD法(或外延法)生長(zhǎng)一層摻有p型雜質(zhì)硼的單晶硅組成的外延層2Eb。外延層2Eb被用作穿通阻塞。
接著，如圖32所示，在外延層2Ea上方繼續(xù)生長(zhǎng)一層由未摻雜單晶硅組成的外延層2Ec。
這以后，和實(shí)施例1一樣，例如用LOCOS氧化法形成帶有場(chǎng)絕緣薄膜4的元件隔離區(qū)域，如圖33所示。在后續(xù)工藝步驟上，可以用通常的MOS場(chǎng)效應(yīng)晶體管制造工藝過(guò)程制造預(yù)定的半導(dǎo)體集成電路器件。
這樣，根據(jù)本實(shí)施例12，除了上述實(shí)施例1的這些效果外還能達(dá)到下列效果。
具體地說(shuō)，由于用外延生長(zhǎng)形成穿通阻塞，能夠省去形成穿通阻塞的摻雜工藝步驟。因此能夠省去雜質(zhì)摻入的控制，簡(jiǎn)化半導(dǎo)體集成電路器件的制造。
(實(shí)施例13)圖34到40是表示與本發(fā)明另一個(gè)實(shí)施例相應(yīng)的半導(dǎo)體集成電路器件在各個(gè)制造步驟時(shí)其主要部分的剖面圖。
關(guān)于本實(shí)施例13，將根據(jù)圖34到40敘述勢(shì)阱形成方法的一個(gè)例子。
首先，如圖34所示，在半導(dǎo)體襯底基片2S的主平面上用熱氧化法或其他類(lèi)似的方法形成SiO2或其他類(lèi)似的材料組成的絕緣薄膜，在該絕緣薄膜上用CVD法或其他類(lèi)似的方法沉積一層Si3N4或其他類(lèi)似的材料組成的絕緣薄膜。此外，用光刻術(shù)和刻蝕技術(shù)除去n勢(shì)阱形成區(qū)域的絕緣薄膜，形成絕緣薄膜圖形11a和11b。
順便說(shuō)說(shuō)，該半導(dǎo)體襯底基片2S是和本實(shí)施例1中的半導(dǎo)體襯底基片2S完全一樣。
接著，絕緣薄膜圖形11a和11b被用來(lái)作形成n勢(shì)阱n型雜質(zhì)的離子注入半導(dǎo)體襯底基片2主平面的掩膜。此時(shí)加速電壓例如約為120千電子伏，注入劑量例如約為1×1013離子/厘米2。順便說(shuō)說(shuō)，標(biāo)記字母3a1是表示被形成n勢(shì)阱的雜質(zhì)注入過(guò)的區(qū)域。
此后，用熱氧化半導(dǎo)體襯底基片2S的方法使從絕緣薄膜圖形11a和11b露出部分形成絕緣薄膜12，如圖35所示。在這里，這種熱氧化是在使摻入半導(dǎo)體襯底基片2S的熱阱形成雜質(zhì)可以不擴(kuò)散的條件(例如溫度和時(shí)間周期)下進(jìn)行。
接著，除去絕緣薄膜11b，于是絕緣薄膜12被作作掩模，把P勢(shì)阱形成雜質(zhì)例如p型雜質(zhì)硼或硼的氟化物(BF2)注入半導(dǎo)體襯底基片2S的主平面，如圖36所示。此時(shí)，加速電壓，例如為60千電子伏；注入劑量，例如約為8×1012離子/厘米3。順便說(shuō)說(shuō)，標(biāo)記字母3b1表示被形成P勢(shì)阱的雜質(zhì)注入過(guò)的區(qū)域。
接著，如圖37所示，除去絕緣薄膜圖形11a和絕緣薄膜12，然后半導(dǎo)體襯底基片2S經(jīng)受熱處理。然而，此時(shí)熱處理的主要意圖是消除由于離子注入勢(shì)阱形成雜質(zhì)引起的損傷。因此，這種熱處理是這樣深入以使勢(shì)阱形成雜質(zhì)大體上不會(huì)擴(kuò)散，換句話(huà)說(shuō)，使雜質(zhì)不會(huì)在半導(dǎo)體襯底基片2S的表面部分里出現(xiàn)。
考慮到這種情況，雖然由于熱處理?xiàng)l件隨產(chǎn)品或其他類(lèi)似的因素而異，不能作普遍的規(guī)定，但是熱處理?xiàng)l件大致如下。也就是處理溫度，例如為900℃到1,100℃；處理時(shí)間，例如為10分鐘到60分鐘；和處理氣氛，最好是用例如一種含有少量O2的氣體。
根據(jù)以上所述，半導(dǎo)體襯底基片2S是在其主平面形成外延層之前經(jīng)受熱處理。因此能夠使由于勢(shì)阱形成雜質(zhì)的離子注入引起半導(dǎo)體襯底基片2S的表面層中的晶體缺陷處于修復(fù)損傷狀態(tài)。所以具有極好的可結(jié)晶性的外延層能夠在半導(dǎo)體襯底基片2S主平面上方形成。
此后，例如半導(dǎo)體襯底基片2S在800℃到1000℃，使用SiHZ4和H2氣的條件下經(jīng)受熱處理(或外延生長(zhǎng)處理)或其他類(lèi)似的處理，以在半導(dǎo)體襯底基片2S主平面上方形成無(wú)摻雜單晶硅外延層，如圖38所示。這樣，在形成的半導(dǎo)體襯底2里，在半導(dǎo)體襯底基片2S上方覆蓋外延層2E。
外延層2E厚度約為0.3微米到3.0微米，電阻率約為200到500歐姆·厘米。足以使外延層的雜質(zhì)濃度低于勢(shì)阱的雜質(zhì)濃度。
其次，用HF溶液漂洗形成的半導(dǎo)體襯底2。此后，半導(dǎo)體襯底2經(jīng)熱氧化處理，在外延層2E上方形成SiO2的封頂絕緣薄膜23，如圖39所示。
然而，在這時(shí)熱氧化是在并入半導(dǎo)體襯底基片2S的勢(shì)阱形成雜質(zhì)不擴(kuò)散的處理?xiàng)l件下進(jìn)行。雖然因?yàn)樘幚項(xiàng)l件根據(jù)設(shè)計(jì)情況是不同的，不能作普遍規(guī)定，但是在這種情況里處理?xiàng)l件如下。具體地說(shuō)，處理溫度例如為850℃到950℃，處理時(shí)間例如約為20分鐘。
封頂絕緣薄膜23是為了在以后所述的勢(shì)阱擴(kuò)散工藝步驟時(shí)防止3a1.3b1等勢(shì)阱形成的摻雜區(qū)域中的雜質(zhì)從擴(kuò)散爐里的半導(dǎo)體襯底2擴(kuò)散而摻入外延層2E(所謂“自動(dòng)摻雜現(xiàn)象”)。
由于封頂絕緣薄23，抑止勢(shì)阱形成區(qū)域3a1和3b1的雜質(zhì)在勢(shì)阱擴(kuò)散工藝步驟時(shí)的擴(kuò)散(所謂“向外擴(kuò)散現(xiàn)象”)以及避免由于雜質(zhì)擴(kuò)散而外延層2E被摻雜是可能的。因此，能夠改善外延層2E的雜質(zhì)濃度設(shè)定精確度以改善外延層2E中電阻率或其他類(lèi)似參數(shù)的設(shè)定業(yè)精確度以改善外延層2E中電阻率或其他類(lèi)似參數(shù)的設(shè)定精確度。
然而，封頂絕緣薄膜23的形成方法不應(yīng)該限于熱氧化法而且能夠改用許多其他方法，例如低壓CVD法或者等離子CVD法。在這些方法中，處理溫度能比熱氧化法的處理溫度低。例如在采用低壓CVD法的情況中，處理溫度能降低到740℃左右。
接著，半導(dǎo)體襯底2經(jīng)熱擴(kuò)散，以形成n型勢(shì)阱3a和p型勢(shì)阱3b，如圖40所示，然而在這種熱擴(kuò)散中會(huì)引起勢(shì)阱形成雜質(zhì)擴(kuò)散進(jìn)入外延層2E以致在表面層里留下厚度約為0.3微米的輕摻雜外延層2E。
考慮到這一點(diǎn)，處理?xiàng)l件不能普遍規(guī)定，雖然處理?xiàng)l件隨例如外延層厚度、勢(shì)阱擴(kuò)散層的深度、鄰接勢(shì)阱的邊界和給輕摻雜區(qū)域留下的距離等于設(shè)計(jì)條件而不同，但是可以如下規(guī)定。具體地說(shuō)，處理溫度例如為1,200℃；處理周期例如約為1小時(shí)到3小時(shí)，以及處理氣氛例如最好用一個(gè)大壓的N2氣。
在這以后，除去封頂絕緣薄膜23，以后制造半導(dǎo)體集成電路器件在工藝步驟上類(lèi)似于圖7的步驟和上述實(shí)施例1的后工藝步驟這樣，根據(jù)本實(shí)施例13，除了由上述實(shí)施例1等獲得的效果外能達(dá)到下列效果。(1)在形成外延層的工藝步驟之前為了恢復(fù)由于勢(shì)阱形成雜質(zhì)的離子注入引起的半導(dǎo)體襯底基片2S的損傷，對(duì)半導(dǎo)體襯底基片2S進(jìn)行熱處理。結(jié)果，由于能使半導(dǎo)體襯底基片2S表面層的晶體缺陷處于修復(fù)損傷狀態(tài)所以能夠形成可結(jié)晶性極好的外延層2E。(2)在熱阱擴(kuò)散處理步驟之前，由于外延層2E上方形成封頂絕緣薄膜23所以在防止自動(dòng)摻雜現(xiàn)象的同時(shí)能夠抑止在擴(kuò)散處理步驟時(shí)雜質(zhì)的向外擴(kuò)散現(xiàn)象。因此，改善外延層2E里質(zhì)濃度的設(shè)定精確度是可能的。(3)由于上述效果(2)，所以能夠防止由自動(dòng)摻雜現(xiàn)象引起的外延層2E的電學(xué)特性(例如電阻率)的不穩(wěn)定以改善電學(xué)特性的設(shè)定精確度。(4)由于上述效果(1)到(3)，所以改善在外延層2E中形成的MOS場(chǎng)效應(yīng)晶體管5N和5P(如圖1所示)的性能、可靠性和生產(chǎn)成品率是可能的。
(實(shí)施例14)圖41是表示與本發(fā)明另一個(gè)實(shí)施例相應(yīng)的半導(dǎo)體集成電路器件主要部分的剖面圖。圖42繪制在本發(fā)明的半導(dǎo)體集成電路器件中半導(dǎo)體襯底的深度走向上的雜質(zhì)分布曲線(xiàn)示意圖。
如圖41所示，在本實(shí)施例14中，在半導(dǎo)體襯底中的外延層2E上安裝具有LDD(輕摻雜漏極)結(jié)構(gòu)的MOS場(chǎng)效應(yīng)晶管5N和5P。換言之，本實(shí)施例14在MOS場(chǎng)效應(yīng)晶體5N和5P的漏極結(jié)構(gòu)上與上述實(shí)施例1是不同的。
具體地說(shuō)，形成MOS場(chǎng)效應(yīng)晶體管5N的源/漏的半導(dǎo)體區(qū)域5N1和5N2是由在柵極5N5或溝道形成區(qū)域的邊上形成的重?fù)诫s區(qū)域5N1a和5N2a以及輕摻雜區(qū)域5N1b和5N2b組成。形成MOS場(chǎng)效應(yīng)晶體管5P的源/漏的半導(dǎo)體區(qū)域5P1和5P2是由柵極5P5或溝道形成區(qū)域的邊上形成的重?fù)诫s區(qū)域5P1a和5P2以及輕摻雜區(qū)域5P1b和5P2b組成。
MOS場(chǎng)效應(yīng)晶體管5N的半導(dǎo)體區(qū)域5N1和5N2是在輕摻雜的外延層2E2中形成。MOS場(chǎng)效應(yīng)晶體管5P的半導(dǎo)體區(qū)域5P1和5P2是在輕摻雜的外延層2E1中形成。
重?fù)诫s區(qū)域5N1a和5N2a以及輕摻雜區(qū)域5N1b和5N2b二者含有n型雜質(zhì)例如磷或砷。設(shè)定輕摻雜區(qū)域5N1b和5N2b其所有的雜質(zhì)濃度低于重?fù)诫s區(qū)域5N1a和5N2a的雜質(zhì)濃度。
此外，重?fù)诫s區(qū)域5P1a和5P2a以及輕摻雜區(qū)域5P1b和5P2b二者含有P型雜質(zhì)例如硼。設(shè)定輕摻雜區(qū)域5P1b和5P2b其所含有的雜質(zhì)濃度低于重?fù)诫s區(qū)5P1a和5P2a的雜質(zhì)濃度。
順便說(shuō)，例如只要做LDD結(jié)構(gòu)，形成的MOS場(chǎng)效應(yīng)晶體管5N和5P的柵極5N5和5P5在其側(cè)面就具有SiO2的氧化硅壁24。形成的重?fù)诫s區(qū)域5N1a和5N2a以及5P1a和5P2a自動(dòng)照準(zhǔn)邊壁24。形成的輕摻雜區(qū)域5N1b和5N2b自動(dòng)照準(zhǔn)柵極5N5。形成的輕摻雜區(qū)域5P1b和5P2b自動(dòng)照準(zhǔn)柵極5P5。
在這種情況里，被安排在適當(dāng)位置的穿通阻塞5N3和5P3的最高濃度部分比MOS場(chǎng)效應(yīng)晶體管5N的半導(dǎo)體區(qū)域5N1和5N2以及MOS場(chǎng)效應(yīng)晶體管5P的半導(dǎo)體區(qū)域5P1和5P2的深度淺。在實(shí)施例14中穿通阻塞5N3和5P3其最高濃度部分被安置在半導(dǎo)體區(qū)域5N1 5N2的輕摻雜區(qū)域5N1b和5N2b以及半導(dǎo)體區(qū)域5P1和5P2的輕摻雜區(qū)域5P1b和5P2b的深度的附近。
簡(jiǎn)言之，使穿通阻塞5N3及5P3深至與輕摻雜區(qū)域5N1b和5N2b接觸。
在這里，按沿圖41的A-A線(xiàn)得到的半導(dǎo)體襯底2的深度走向上的雜質(zhì)濃度分布繪于圖42。順便一說(shuō)，圖42的雜質(zhì)分布也能用于上述實(shí)施例1至13。
形成外延層2E的表面層的外延層2E29或2E1)是輕摻雜區(qū)域。然而，在他們中間形成比穿通阻塞5N3和5P3更重的摻雜區(qū)域。在外延層2E2(或2E1)下面形成勢(shì)阱3a和3b作為一個(gè)重?fù)诫s區(qū)域。
這樣，MOS場(chǎng)效應(yīng)晶體管5N的重?fù)诫s區(qū)域5N1a及5N2a像在外延層2E中形成一樣與外延層2E2接觸以致能夠減小漏結(jié)電容。
這樣，本實(shí)施例14能達(dá)到與實(shí)施例1相似的效果。
雖然結(jié)合實(shí)施例具體地闡述了我們的發(fā)明，但是，我們的發(fā)明不應(yīng)局限于上述實(shí)施例1至14，而能在發(fā)明的范圍內(nèi)在許多方法中容易地被改用。
例如，就上述實(shí)施例1到14所敘述的情況而論，本發(fā)明能應(yīng)用于具有所謂“雙阱結(jié)構(gòu)”的半導(dǎo)體集成電路器件。盡管這樣說(shuō)，然而我們的發(fā)明不應(yīng)局限于此，能應(yīng)用于具有一個(gè)勢(shì)阱所謂“單阱結(jié)構(gòu)”的半導(dǎo)體集成電路器件，如圖43所示。
從另一方面來(lái)說(shuō)，圖44表示具有單阱結(jié)構(gòu)的半導(dǎo)體集成電路器件中元件隔離部分21的一種改進(jìn)。元件隔離部分21是由場(chǎng)絕緣薄膜21d以及二個(gè)在場(chǎng)絕緣薄膜21d下面形成的并彼此鄰接的不同導(dǎo)電類(lèi)型的半導(dǎo)體區(qū)域21e和21i組成。在半導(dǎo)體襯底基片2S上方的半導(dǎo)體區(qū)域(或第四區(qū)域)2i摻有與半導(dǎo)體襯底基片中含有雜質(zhì)的導(dǎo)電類(lèi)型相同的雜質(zhì)，例如p型雜質(zhì)硼。其余的結(jié)構(gòu)和上述實(shí)施例9的結(jié)構(gòu)完全一樣。
從另一方面來(lái)說(shuō)，圖45表示在具有單阱結(jié)構(gòu)的半導(dǎo)體集成電路器件的情況中元件隔離部分21的另外一種改進(jìn)。元件隔離部分21是由二個(gè)彼此鄰接排列的不同導(dǎo)電類(lèi)型的半導(dǎo)體區(qū)域21g和21j組成。在半導(dǎo)體襯底基片2S上方的半導(dǎo)體區(qū)域(或第六區(qū)域)2j摻有與半導(dǎo)體襯底基片2S中含有雜質(zhì)的導(dǎo)電類(lèi)型相同的雜質(zhì)，例如p型雜質(zhì)硼。其余的結(jié)構(gòu)和上述實(shí)施例10的結(jié)構(gòu)完全一樣。從另一方面來(lái)說(shuō)，就前面實(shí)施例1到14所描述的情況而論，形成pMOS和nMOS的外延層的雜質(zhì)濃度是分別在另一制造步驟時(shí)用離子注入法調(diào)整。盡管這樣說(shuō)，然而，例如為了形成穿通阻塞，在離子注入工藝步驟時(shí)可以根據(jù)所希望的元件特性調(diào)整外延層的雜質(zhì)濃度。
例如在形成穿通阻塞時(shí)在穿通阻塞下面的晶層的雜質(zhì)濃度可以設(shè)定一個(gè)預(yù)定值。此外，在形成穿通阻塞的離子注入工藝步驟時(shí)可以使穿通阻塞下面的晶層的雜質(zhì)濃度調(diào)整到預(yù)定值，并且在穿通阻塞上方的溝道雜質(zhì)濃度可以根據(jù)所希望的元件特性調(diào)整。
從另一方面來(lái)說(shuō)，就前面實(shí)施例1到14所描述的在外延生長(zhǎng)時(shí)采用SiH4氣體而論，盡管這樣說(shuō)，然而本發(fā)明不應(yīng)受這限制，而且在許多方法中能作變更。例如可以采用較少自動(dòng)摻雜的二氯甲硅烷(SiH2Cl2)。
從另一方面來(lái)說(shuō)，就上述實(shí)施例1所描述的本發(fā)明的結(jié)構(gòu)應(yīng)用于模擬電路的情況而論，盡管這樣描述，然而本發(fā)明不受此限制，例如也能應(yīng)用于數(shù)字電路。
此外，能用柵極電路、加法器、計(jì)時(shí)器、計(jì)數(shù)器、移位寄存器和傳送晶體管柵極電路作例子說(shuō)明這種數(shù)字電路。
從另一方面來(lái)說(shuō)，就上述實(shí)施例1所描述的結(jié)構(gòu)應(yīng)用于差動(dòng)放大器的情況而論，盡管這樣描述，然而本發(fā)明不受此限制而且能找到各種應(yīng)用例如AD/DA轉(zhuǎn)換器、比較器、調(diào)制器或存儲(chǔ)器的讀出放大器。
從另一方面來(lái)說(shuō)，就上述實(shí)施例1到14所描述的具有多種元件的半導(dǎo)體集成電路器件而言。盡管這樣描述，然而本發(fā)明不受此限制，而且也能遇到許多包含有源元件例如電極間Pn結(jié)和絕緣薄膜的雙極型晶體管或二極管、電容器或者無(wú)源元件例如擴(kuò)散電容器的應(yīng)用。另外本發(fā)明能應(yīng)用于其上有許多集成元件的微處理機(jī)ASIC(專(zhuān)用集成電路)或各種半導(dǎo)體存儲(chǔ)集成電路。
從另一方面來(lái)說(shuō)，就上述實(shí)施例1到14所描述的采用半導(dǎo)體襯底基片的情況而言，盡管這樣描述，然而本發(fā)明不受此限制，也能遇使用n型半導(dǎo)體襯底基片的應(yīng)用。
從另一方面來(lái)說(shuō)，就上述實(shí)施例1到14所描述的MOS場(chǎng)效應(yīng)晶體管而言，盡管這樣描述，然而本發(fā)明不受此限制，也能使用MIS(金屬絕緣層半導(dǎo)體)場(chǎng)效應(yīng)晶體管。
從另一方面來(lái)說(shuō)，就上述實(shí)施例7所描述的情況而言，設(shè)定存儲(chǔ)單元陣列內(nèi)的外延層雜質(zhì)濃度為等于或高于勢(shì)阱的雜質(zhì)濃度。盡管這樣描述，然而本發(fā)明不受此限制而且也能變更，如在上述實(shí)施例6等里那樣以使在存儲(chǔ)單元陣列中外延層的雜質(zhì)濃度設(shè)定在低于或接近連接數(shù)據(jù)線(xiàn)路的半導(dǎo)體區(qū)域的雜質(zhì)濃度，像外延層的雜質(zhì)濃度那樣低。此外穿通阻塞可以在具有較低雜質(zhì)濃度的區(qū)域內(nèi)形成。
從另一方面來(lái)說(shuō)，就上述實(shí)施例7所描述的情況而言，本結(jié)構(gòu)應(yīng)用于具有EEPROM的半導(dǎo)體集成電路器件。盡管這樣描述，然而本發(fā)明不受此限制，而且也能找到多種應(yīng)用，例如另一種ROM，如EPROM(可擦可編程序ROM(只讀存儲(chǔ)器))或帶掩模的只讀存儲(chǔ)器。
從另一方面來(lái)說(shuō)，本結(jié)構(gòu)也能應(yīng)用于所謂“鐵電存儲(chǔ)電路(FRAM鐵電隨機(jī)存取存儲(chǔ)器)”即，具有一種電容器的存儲(chǔ)電路，在這種電容器里用鐵電材料例如PZT(PbZrTiO3)制成電容絕緣薄膜，夾在上電極和下電極之間。
從另一方面來(lái)說(shuō)，就上述實(shí)施例7所描述的情況而言，設(shè)定存儲(chǔ)單元內(nèi)的外延層雜質(zhì)濃度為等于或高于勢(shì)阱的雜質(zhì)濃度。盡管這樣描述，然而本發(fā)明不受此限制，而且也能變更，例如存儲(chǔ)器的外延層雜質(zhì)濃度和上述實(shí)施例1的外延層的雜質(zhì)濃度一樣低。這種變更能達(dá)到上述實(shí)施例1的效果(1)到(11)和(16)到(24)。
雖然上面敘述主要針對(duì)我們的發(fā)明應(yīng)用于具有以MOS場(chǎng)效應(yīng)晶體管為基礎(chǔ)的半導(dǎo)體集成電路器件的情況。盡管這樣敘述，然而本發(fā)明也能找到多種應(yīng)用，例如另一種具有雙極晶體管和MOS場(chǎng)效應(yīng)晶體管裝在同一半導(dǎo)體襯底上的BiCMOS(雙極CMOS)的半導(dǎo)體集成電路器件。
發(fā)明的典型例子達(dá)到的效果盡管在本文中已揭示，在下文中仍將作簡(jiǎn)略敘述(1)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，在重?fù)诫s的第一區(qū)域和第二區(qū)域上方形成輕摻雜外延層是和預(yù)定的元件一起形成。因此，元件的特性能精確地設(shè)定，不受第一區(qū)域、第二區(qū)域和半導(dǎo)體襯底基片中的雜質(zhì)影響，所以能改善元件特性的設(shè)定精確度。這樣，改善半導(dǎo)體集成電路器件的性能、可靠性和生產(chǎn)成品率是可能的。(2)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，由于預(yù)定的元件是在輕摻雜外延層中形成所以形成預(yù)定元件的半導(dǎo)體區(qū)域的結(jié)電容能夠減小。這樣，改善半導(dǎo)體成電路的運(yùn)作速度是可能的。(3)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，在重?fù)诫s的第一區(qū)域和第二區(qū)域上方形成輕摻雜外延層是和預(yù)定元件一起形成。因此使第一區(qū)域和第二區(qū)域能有的雜質(zhì)濃度基本上與預(yù)定元件的特性無(wú)關(guān)。(4)由于上述效果(3)，改善鎖定擊穿電壓是可能的。從而，改善半導(dǎo)體集成電路器件的性能、可靠性和生產(chǎn)成品率是可能的。(5)由于上述效果(3)，改善軟差錯(cuò)擊穿電壓是可能的。從而改善半導(dǎo)體集成電路器件的性能、可靠性和生產(chǎn)成品率是可能的。(6)由于上述效果(3)，第一區(qū)域和第二區(qū)域的雜質(zhì)濃度能夠設(shè)定在足以滿(mǎn)足元件隔離的濃度值致使由于元件隔離區(qū)域延伸到第一區(qū)域和第二區(qū)域，能夠限制溝道阻塞。從而能夠減小寄生電容以改善半導(dǎo)體集成電路器件的運(yùn)作速度。(7)由于上述效果(3)，能夠改善半導(dǎo)體襯底基片里的穿通擊穿電壓，以減小第一區(qū)域和第二區(qū)域的厚度。從而大大地減小形成第一區(qū)域和第二區(qū)域的熱處理周期是可能的。(8)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，在重?fù)诫s的第一區(qū)域和第二區(qū)域上方輕摻雜外延層是和預(yù)定元件一起形成。因此，使第一區(qū)域和第二區(qū)域能夠有的雜質(zhì)濃度基本上與預(yù)定元件的特性無(wú)關(guān)。從而簡(jiǎn)化形成第一區(qū)域和第二區(qū)域的控制是可能的。(9)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，元件隔離部分組成溝道形。因此，即使外延層非常厚，也能夠形成使外延層逐一地與元件形成區(qū)域隔離的元件隔離部分而不增加元件隔離部分占有的面積。換言之，半導(dǎo)體集成電路器件能適應(yīng)厚外延層結(jié)構(gòu)。(10)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，絕緣薄膜用熱氧化法在元件隔離部分的溝道上形成。因此能令人滿(mǎn)意地保護(hù)在溝道里的外延層、半導(dǎo)體襯底基片及第一區(qū)域和第二區(qū)域的結(jié)部分。從而改善半導(dǎo)體集成電路器的性能、可靠性和生產(chǎn)成品率是可能的。(11)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，裝有MIS場(chǎng)效應(yīng)晶體管的外延層在預(yù)定深度上與穿通阻塞的第八區(qū)域一起形成。因此避免MIS場(chǎng)效應(yīng)晶體管的源和柵之間的穿通現(xiàn)象是可能的。從而改善半導(dǎo)體集成電路器件的性能、可靠性和生產(chǎn)成品率是可能的。(12)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，在附在輸入電路和電源上的靜電保護(hù)電路的元件形成區(qū)域里的外延層，其雜質(zhì)濃度設(shè)定在等于或高于第一區(qū)域的雜質(zhì)濃度。因此，在用作靜電保護(hù)電路的雙極晶體管工作時(shí)限制其基區(qū)的少數(shù)載流子漂移和避免在這個(gè)區(qū)域的外延層里任何局部電流密度是可能的。因此在雙極晶體管的集電極/基極結(jié)里能夠均勻地形成電流，從而避免靜電保護(hù)電路的靜電擊穿電壓降低。這樣，改善半導(dǎo)體集成電路器件的性能、可靠性和生產(chǎn)成品率是可能的。(13)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，在外延層中，形成存儲(chǔ)單元區(qū)域里的外延層的雜質(zhì)濃度設(shè)定在高于作內(nèi)部電路用的元件區(qū)域里的外延層的雜質(zhì)濃度。因此，增加外延層的結(jié)電容和形成防止由于電子-空穴對(duì)受a射線(xiàn)作用而產(chǎn)生的載流入侵信息保持部分的阻擋層是可能的。因此，避免具有存儲(chǔ)單元的半導(dǎo)體集成電路器件的存儲(chǔ)保持特性下降是可能的。從而改善半導(dǎo)體集成電路器件的性能、可靠性和生產(chǎn)成品率是可能的。(14)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，在外延層里，存儲(chǔ)單元形成區(qū)域中的外延層的雜質(zhì)濃度(僅在該半導(dǎo)體區(qū)域下面而不是與數(shù)據(jù)線(xiàn)路連接的半導(dǎo)體區(qū)域)設(shè)定在高于作內(nèi)部電路用的元件形成區(qū)域內(nèi)的外延層的雜質(zhì)濃度。因此避免存儲(chǔ)保持特性的下降而不增大數(shù)據(jù)線(xiàn)路的負(fù)載電容是可能的。從而改善半導(dǎo)體集成電路器件的性能、可靠性和生產(chǎn)成品率是可能的。(15)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，為了修復(fù)摻雜步驟后的損傷進(jìn)行熱處理，隨后形成外延層。所以能使半導(dǎo)體襯底基片表面層的晶體缺陷處于修復(fù)損傷狀態(tài)。因此形成具有極好可結(jié)晶性的外延層是可能的。因而改善半導(dǎo)體集成電路器件的性能、可靠性和生產(chǎn)成品率是可能的。(16)根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，在形成第一區(qū)域和第二區(qū)域的熱擴(kuò)散處理之前，在外延層上方形成封頂薄膜，因此能在擴(kuò)散處理步驟期間阻止第一雜質(zhì)和第二雜質(zhì)，避免擴(kuò)散到擴(kuò)散爐同時(shí)避免外延層被擴(kuò)散雜質(zhì)摻雜。從而改善外延層中雜質(zhì)濃度設(shè)定精確度是可能的。(17)由于上述效果(16)，外延層中的電特性例如電阻率免受影響，以改善電特性的設(shè)定精確度。從而改善半導(dǎo)體集成電路器件的性能、可靠性和生產(chǎn)成品率是可能的。
權(quán)利要求
1．一種制造半導(dǎo)體晶片的方法，包括步驟在一半導(dǎo)體襯底基片的主表面上形成具有0.3μm到3μm厚度的外延層。
2．根據(jù)權(quán)利要求1的制造半導(dǎo)體晶片的工藝過(guò)程，其中所說(shuō)半導(dǎo)體襯底基片的雜質(zhì)濃度為1×1015原子/厘米3到1×1016原子/厘米3的范圍。
3．根據(jù)權(quán)利要求1或2的制造半導(dǎo)體晶片的工藝過(guò)程，其中所說(shuō)外延層的導(dǎo)電型與所說(shuō)半導(dǎo)體襯底基片的導(dǎo)電類(lèi)型相同，其中所說(shuō)半導(dǎo)體襯底基片在所說(shuō)半導(dǎo)體基體的整個(gè)主表面上具有預(yù)定的雜質(zhì)濃度，其中所說(shuō)外延層形成在具有所說(shuō)預(yù)定雜質(zhì)濃度的所說(shuō)主表面上并與之相接觸。
4．一種半導(dǎo)體晶片，其構(gòu)成包括一個(gè)半導(dǎo)體襯底基片；和形成于所說(shuō)半導(dǎo)體襯底基片的主表面上并具有0.3μm到3μm厚度的一個(gè)外延層。
5．根據(jù)權(quán)利要求4的半導(dǎo)體晶片，其中所說(shuō)半導(dǎo)體襯底基片的雜質(zhì)濃度在1×1015到1×1016原子/厘米3范圍。
6．根據(jù)權(quán)利要求4或5的半導(dǎo)體晶片，其中所說(shuō)外延層的導(dǎo)電類(lèi)型與所說(shuō)半導(dǎo)體襯底基片的導(dǎo)電類(lèi)型相同，其中所說(shuō)半導(dǎo)體襯底基片在所說(shuō)半導(dǎo)體基體的整個(gè)主表面上具有預(yù)定雜質(zhì)濃度，其中所說(shuō)外延層形成在具有所說(shuō)預(yù)定雜質(zhì)濃度的所說(shuō)主表面上并與之相接觸。
全文摘要
一種制造半導(dǎo)體晶片的方法,包括步驟:在一半導(dǎo)體襯底基片的主表面上形成具有0.3μm到3μm厚度的外延層。
文檔編號(hào)H01L21/02GK1323058SQ0111699
公開(kāi)日2001年11月21日 申請(qǐng)日期2001年5月25日 優(yōu)先權(quán)日1994年12月7日
發(fā)明者鈴木範(fàn)夫, 清田省吾, 久保征治, 奧山幸祐, 白須辰美 申請(qǐng)人:株式會(huì)社日立制作所