專利名稱：嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種半導(dǎo)體組件的制造方法，特別是關(guān)于一種嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器(Embedded DRAM)的制造方法。
半導(dǎo)體組件為了達(dá)到降低成本，簡(jiǎn)化制造步驟的需求，而將內(nèi)存區(qū)(Memory Cell)與邏輯電路區(qū)(Logic Circuit)的組件整合在同一芯片上已逐漸成為一種趨勢(shì)，例如將動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)與邏輯電路組件的制造架構(gòu)在同一芯片上，稱其為嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器。公知所謂的嵌入式內(nèi)存結(jié)構(gòu)，是將用作內(nèi)存的晶體管與用作邏輯組件的晶體管，都形成在同一個(gè)芯片(Wafer)上。但是，由于用作內(nèi)存的晶體管與用作邏輯組件的晶體管本身由于對(duì)于特性的要求并不相同，因此在制造上必須做一些修正以符合要求。例如對(duì)邏輯組件而言，操作速度愈快愈好。而對(duì)存儲(chǔ)單元而言，重要的反而是電容器的更新周期愈久愈好。因此在存儲(chǔ)單元區(qū)與邏輯電路區(qū)制作晶體管的制造中，兩種不同的晶體管制造是有所差異的。


圖1是公知嵌入式DRAM的晶體管部份剖面圖，從中可看出在邏輯組件的晶體管和存儲(chǔ)單元的晶體管間的差異。
請(qǐng)參照?qǐng)D1，邏輯電路區(qū)102和存儲(chǔ)單元區(qū)104分別代表基底100上形成邏輯組件和存儲(chǔ)單元的區(qū)域。在存儲(chǔ)單元區(qū)104上形成有三個(gè)晶體管108、110和112；而在邏輯電路區(qū)102上則形成有晶體管106。其中，晶體管108、110、112和106的柵極導(dǎo)體層分別由復(fù)晶硅、硅化鎢與氮化硅所構(gòu)成。
隨著半導(dǎo)體組件積集度增加，組件中的圖案與線寬亦逐漸縮小，導(dǎo)致組件中的柵極與導(dǎo)線的接觸電阻增高，產(chǎn)生較長(zhǎng)的電阻-電容延遲(RC Delay)，影響組件操作速度。由于金屬硅化物的電阻較多晶硅(Polysilicon)低，且其熱穩(wěn)定性也比一般內(nèi)連線材料(例如鋁)高，因此為了降低漏極(Drain)與源極(Source)的片電阻(Sheet Resistance)，并確保金屬與半導(dǎo)體組件的間淺接面(Shallow Junction)的完整，可在柵極與源極/漏極和金屬連線的連接接口形成金屬硅化物，以降低柵極與源極/漏極和金屬連線的間的電阻。
因此，接著在基底100上沉積一層共形的阻障層，以覆蓋基底100。然后，在存儲(chǔ)單元區(qū)104形成一罩幕層，以暴露出邏輯電路區(qū)102的阻障層的后，接著剝除邏輯電路區(qū)102的阻障層，以裸露出基底100。繼之，進(jìn)行一金屬硅化制造，以在邏輯電路區(qū)102的源極/漏極區(qū)114表面上形成金屬硅化物118。
在內(nèi)存區(qū)組件追求可靠度(Reliability)，邏輯電路區(qū)追求高效能(High Performance)的優(yōu)先級(jí)下，公知為了符合邏輯組件操作速度較快的要求，會(huì)在邏輯電路區(qū)102的源極/漏極區(qū)114表面上，制作自對(duì)準(zhǔn)金屬硅化物118，以降低阻值。另一方面，為了符合使存儲(chǔ)單元區(qū)104的DRAM維持較長(zhǎng)的更新周期，必須避免與電容器相接的源極/漏極區(qū)116發(fā)生漏電流現(xiàn)象，故在存儲(chǔ)單元區(qū)104的晶體管108、110和112的源極/漏極116表面不能形成金屬硅化物。
因此，公知在邏輯電路區(qū)102制作自對(duì)準(zhǔn)金屬硅化物時(shí)，必須先將存儲(chǔ)單元區(qū)104表面覆蓋一層阻障層。待金屬硅化物制作完成后再將其阻障層去除。
最后，去除存儲(chǔ)單元區(qū)104的罩幕層與阻障層的后，再分別于存儲(chǔ)單元區(qū)104與邏輯電路區(qū)102的基底100上形成一與存儲(chǔ)單元區(qū)104與邏輯電路區(qū)102的源極/漏極區(qū)116、114電性耦接的復(fù)晶硅插塞和鎢插塞。
由于在DRAM的源極/漏極區(qū)所摻雜的濃度較低，故若與金屬鎢接觸將無(wú)法形成良好的歐姆接觸(Ohmic Contact)。因此，在DRAM中常用摻雜的復(fù)晶硅作為與其源極/漏極接觸的材料。當(dāng)然由此形成的接觸阻值是較高的，所以若能同時(shí)在DRAM及邏輯電路區(qū)形成鎢插塞，則不僅能降低DRAM接觸窗的阻值，同時(shí)也可簡(jiǎn)化制造步驟。
所以，最理想的狀況當(dāng)然是在邏輯電路區(qū)，晶體管的源極/漏極表面能形成金屬硅化物；在存儲(chǔ)單元區(qū)，晶體管的源極/漏極區(qū)表面也能形成金屬硅化物且不會(huì)造成源極/漏極區(qū)接面(Junction)漏電流的增加。然而，由上述制造方法看來(lái)，以公知的制造方法顯然無(wú)法達(dá)到此目標(biāo)。
有鑒于此，本發(fā)明提出一種嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，該方法包括提供一具有邏輯電路區(qū)和存儲(chǔ)單元區(qū)的基底，其中邏輯電路區(qū)和存儲(chǔ)單元區(qū)分別代表基底上形成邏輯電路組件和存儲(chǔ)單元的區(qū)域。其中，在存儲(chǔ)單元區(qū)的電容器可以是在基底下以深溝道(DeepTrench)的方式，也可以是形成在晶體管完成的后加在晶體管上層的堆棧結(jié)構(gòu)(Stack)。但因本發(fā)明與電容器的形成無(wú)直接關(guān)聯(lián)，故在此不加詳述。
首先，利用淺溝道隔離結(jié)構(gòu)定義出主動(dòng)區(qū)(Active Region)。接著，于基底上形成閘介電層。然后，在閘介電層上形成復(fù)晶硅層。其中，此復(fù)晶硅層的摻雜方式可以是臨場(chǎng)(In-Situ)摻雜n+型或n+/p+雙重?fù)诫s。之后，在復(fù)晶硅層上依序形成一層金屬硅化物層以及一層頂蓋層。
接著，利用反應(yīng)性離子蝕刻法定義出柵極導(dǎo)體層(GateConductor)，其中柵極導(dǎo)體層包括頂蓋層、金屬硅化物層、復(fù)晶硅層與閘介電層。然后，利用一熱氧化法將反應(yīng)性離子蝕刻時(shí)可能損害到的閘介電層修復(fù)。之后，可以是淺摻雜漏極結(jié)構(gòu)(LDD)的摻雜步驟。接著，在柵極導(dǎo)體層側(cè)壁形成間隙壁。繼之，在經(jīng)過(guò)表面清洗后，選擇性地在裸露的基底表面上形成一層未摻雜的磊晶硅層，以作為邏輯電路區(qū)及存儲(chǔ)單元區(qū)的源極區(qū)和漏極區(qū)。然后，進(jìn)行高濃度N+及P+的離子摻雜。接著，進(jìn)行一金屬硅化制程，以同時(shí)在邏輯電路區(qū)的源極/漏極區(qū)，以及存儲(chǔ)單元區(qū)的源極區(qū)和漏極區(qū)上形成一層金屬硅化物層。之后，在基底上沉積一層阻擋層，以覆蓋基底表面。然后，在阻擋層上全面沉積一層介電層。接著，于介電層上形成一層可同時(shí)暴露出預(yù)定形成DRAM存儲(chǔ)單元位線接觸窗，以及邏輯組件源極/漏極接觸窗區(qū)域的罩幕層。然后，以阻擋層為蝕刻終止層，先進(jìn)行第一次蝕刻步驟，蝕刻部分介電層。之后，再進(jìn)行第二次蝕刻步驟，去除阻擋層，以形成暴露出金屬硅化物層的邏輯組件源極/漏極接觸窗，以及DRAM存儲(chǔ)單元位線接觸窗。然后，再利用一次罩幕層將柵極導(dǎo)體層的接觸窗蝕刻開(kāi)來(lái)。其后，再同時(shí)在邏輯組件源極/漏極接觸窗、DRAM存儲(chǔ)單元位線接觸窗，以與門(mén)極導(dǎo)體層接觸窗中形成金屬插塞。最后，以公知的金屬及介電層的后段制程完成整個(gè)嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制作。
本發(fā)明的特征在于其通過(guò)未摻雜的磊晶硅層在基底上形成邏輯電路區(qū)與存儲(chǔ)單元區(qū)的源極/漏極區(qū)，故可同時(shí)在邏輯電路區(qū)以及存儲(chǔ)單元區(qū)的源極/漏極區(qū)上形成金屬硅化物層，增加組件操作速度，且不會(huì)造成漏電流問(wèn)題的發(fā)生。
另外，本發(fā)明通過(guò)兩段式的蝕刻方式形成暴露出金屬硅化物層的邏輯組件源極/漏極接觸窗，以及DRAM存儲(chǔ)單元位線接觸窗，故不會(huì)造成金屬硅化物層的流失，影響組件的可靠度。
再者，本發(fā)明可同時(shí)完成邏輯組件源極/漏極接觸窗，以及DRAM存儲(chǔ)單元位線接觸窗的金屬插塞的制作，進(jìn)而減少制造步驟。
為讓本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖，作詳細(xì)說(shuō)明如下圖面說(shuō)明圖1是公知嵌入式DRAM的晶體管部份剖面示意圖；以及圖2A至圖2D所繪示的是依照本發(fā)明一較佳實(shí)施例，一種嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造流程剖面示意圖。
附圖標(biāo)記說(shuō)明100、200基底102、202邏輯電路區(qū)104、204存儲(chǔ)單元區(qū)
106、108、110、112晶體管114、116 源極/漏極區(qū)118 金屬硅化物206、208 柵極導(dǎo)體層210、212 間隙壁214 源極/漏極區(qū)216 源極區(qū)218 漏極區(qū)220、222 金屬硅化物層224 阻擋層226、226a、226b 介電層228 邏輯組件源極/漏極接觸窗230 DRAM存儲(chǔ)單元位線接觸窗232、234 金屬插塞圖2A至圖2D是依照本發(fā)明一較佳實(shí)施例，一種嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造流程剖面示意圖。
首先，請(qǐng)參照?qǐng)D2A，提供一具有復(fù)數(shù)個(gè)組件隔離結(jié)構(gòu)201，以及邏輯電路區(qū)202和存儲(chǔ)單元區(qū)204的基底200，其中邏輯電路區(qū)202和存儲(chǔ)單元區(qū)204分別代表基底200上形成邏輯電路組件和存儲(chǔ)單元的區(qū)域。接著，同時(shí)在邏輯電路區(qū)202和存儲(chǔ)單元區(qū)204上分別形成復(fù)數(shù)個(gè)柵極導(dǎo)體層206與208。柵極導(dǎo)體層206的間的空間間距較柵極導(dǎo)體層208的間的空間間距大。換句話說(shuō)，位于存儲(chǔ)單元區(qū)204的柵極導(dǎo)電層208空間間距較緊密；位于邏輯電路區(qū)202的柵極導(dǎo)體層206空間間距較寬松。
其中，形成柵極導(dǎo)體層206與208的方法包括下列步驟首先利用組件隔離結(jié)構(gòu)201，例如淺溝道隔離結(jié)構(gòu)定義出主動(dòng)區(qū)。接著，于基底200上形成閘介電層。然后，在閘介電層上形成復(fù)晶硅層。其中，此復(fù)晶硅層的摻雜方式可以是臨場(chǎng)摻雜n+型或n+/p+雙重?fù)诫s。之后，在復(fù)晶硅層上依序形成一層金屬硅化物層以及一層頂蓋層。接著，利用反應(yīng)性離子蝕刻法定義出柵極導(dǎo)體層。其中，柵極導(dǎo)體層206和208系由復(fù)晶硅層、金屬硅化物層與頂蓋層所組成。其中，柵極導(dǎo)體層206和208的金屬硅化物層比如為硅化鎢(WSix)，其功用在于改善復(fù)晶硅柵極阻值的問(wèn)題；而該頂蓋層的材質(zhì)比如為氮化硅。
更進(jìn)一步地，在存儲(chǔ)單元區(qū)204的電容器可以是在基底200下以深溝道的方式，也可以是形成在晶體管完成的后加在晶體管上層的堆棧結(jié)構(gòu)。但因本發(fā)明與電容器的形成無(wú)直接關(guān)聯(lián)，故在此不加詳述。
此外，在柵極導(dǎo)體層206和208利用反應(yīng)性離子蝕刻定義后，接著進(jìn)行一熱氧化步驟，用以修復(fù)因反應(yīng)性離子蝕刻(RIE)而遭受損害的閘介電層。繼之，假若制造上有所需要，可對(duì)邏輯電路區(qū)202和存儲(chǔ)單元區(qū)204進(jìn)行淺摻雜漏極結(jié)構(gòu)的摻雜步驟，以在基底200形成淺摻雜漏極區(qū)。
請(qǐng)參照?qǐng)D2B，在柵極導(dǎo)體層206和208的側(cè)壁同時(shí)形成間隙壁210與212。接著，在表面清洗步驟之后，選擇性地在裸露的硅基底200表面上形成一層未摻雜的磊晶硅層，以作為邏輯電路區(qū)202的源極/漏極區(qū)214，以及存儲(chǔ)單元區(qū)204的源極區(qū)216和漏極區(qū)218。其中，未摻雜的磊晶硅層的厚度約為500-800埃，且形成的方法是利用低溫選擇性磊晶技術(shù)，比如使用SiH4、H2和Cl2的混合氣體，在溫度大約600℃，壓力約1托耳(Torr)的條件下形成。
然后，為了提高由未摻雜的磊晶硅層所形成的邏輯電路區(qū)202源極/漏極區(qū)214，以及存儲(chǔ)單元區(qū)204源極區(qū)216和漏極區(qū)218的導(dǎo)電性，所以須對(duì)未摻雜的磊晶硅層進(jìn)行摻雜。由于在本發(fā)明中，具有周邊電路的DRAM數(shù)組組件與邏輯組件并無(wú)差異，故在基底200上可形成暴露出NMOS源極/漏極區(qū)的N+罩幕層，以利進(jìn)行N+離子摻雜步驟。其中，N+離子摻雜步驟所植入的離子為砷(As)，摻雜離子濃度約為1-3E15 ions/cm3，植入能量約為45-75KeV。接著，在基底200上形成暴露出PMOS源極/漏極區(qū)的P+罩幕層，以利進(jìn)行P+離子摻雜步驟。其中，P+離子摻雜步驟所植入的為氟化硼(BF2)，其濃度約為1-3E15 ions/cm3，植入能量約為30-50KeV。
請(qǐng)參照?qǐng)D2C，由于組件尺寸的日漸縮小，金屬硅化物的成長(zhǎng)會(huì)因金屬硅化物與硅接觸的應(yīng)力太大，或是成核位置(Nucleation Site)太少，導(dǎo)致金屬硅化物薄膜品質(zhì)不佳，致使片電阻(Sheet Resistant)增加，而影響組件操作的效能。因此，在形成自對(duì)準(zhǔn)金屬硅化物時(shí)，通常會(huì)先將復(fù)晶硅柵極和源極/漏極區(qū)的表面先進(jìn)行非晶化處理(Pre-Amorphization Implant，PAI)，使其表面形成一層非晶硅(Amorphous Silicon)層，再進(jìn)行自對(duì)準(zhǔn)金屬硅化物的制程，以得到較低的片電阻。
所以，接著進(jìn)行一離子植入步驟，以將邏輯電路區(qū)202的源極/漏極區(qū)214，以及存儲(chǔ)單元區(qū)204的源極區(qū)216和漏極區(qū)218表面破壞形成一非晶硅薄層(未繪示于圖)，使其非晶化，增加成核位置，使后續(xù)進(jìn)行的自行對(duì)準(zhǔn)金屬硅化物的制程能得到品質(zhì)較好的金屬硅化物。其中，此非晶化處理的離子植入步驟的摻質(zhì)例如為砷離子(As+)，其濃度約為2-10E13 ions/cm3，植入能量約為30-50KeV。
接著，例如利用濺鍍的方式，在基底200上形成毯覆式的金屬層(未繪示于圖)，其材質(zhì)比如為鈦或鈷，甚至是其它傳統(tǒng)金屬硅化制造所采用的金屬。其中，以鈦為例，金屬鈦層的厚度約為150-300埃。然后，利用第一段快速加熱回火(Rapid Thermal Anneal，RTA)的制程，在溫度約650-710度的氮?dú)夥諊?，同時(shí)使邏輯電路區(qū)202的源極/漏極區(qū)214，以及存儲(chǔ)單元區(qū)204的源極區(qū)216和漏極區(qū)218表面反應(yīng)形成的金屬硅化物層220、222。的后，再利用比如濕蝕刻的方式將未參與反應(yīng)或反應(yīng)后所剩余的Ti/TiN層金屬層移除，其移除方式比如利用RCA清洗液清除。而第二階段的快速加熱制程則是在氮?dú)夥諊拢岣邷囟戎翜囟燃s800-820度，以使硅化鈦層由高電阻的C49相硅化鈦轉(zhuǎn)變成低電阻的C54相硅化鈦。
然后，在基底200上全面性地形成一層共形的阻擋層224，以完全覆蓋柵極導(dǎo)體層206、208和金屬硅化物層220、222。其中，此阻擋層224例如是氮化硅，厚度約200-350埃。其形成的方法例如是化學(xué)氣相沉積法，或是其它適用的公知方法。
之后，在基底200上全面沉積一層平坦化的介電層226。其中，介電層226是由硼磷硅玻璃(Borophosphosilicate Glass；BPSG)等材質(zhì)所制成，而其形成的方式例如以化學(xué)氣相沉積法(Chemical VaporDeposition；CVD)沉積一層介電層，之后再平坦化此介電層。
請(qǐng)參照?qǐng)D2D，形成一層罩幕層(未繪示于圖)于介電層226上。其中，此罩幕層可同時(shí)暴露出預(yù)定形成DRAM存儲(chǔ)單元位線接觸窗，以及邏輯組件源極/漏極接觸窗的區(qū)域。接著，以阻擋層224為蝕刻終止層，先進(jìn)行第一次蝕刻步驟，蝕刻介電層226。之后，進(jìn)行第二次蝕刻步驟，去除阻擋層224，以形成暴露出金屬硅化物層220、222的邏輯組件源極/漏極接觸窗228與DRAM存儲(chǔ)單元位線接觸窗230。然后，于介電層226上形成一罩幕層(未繪示于圖)，以暴露出柵極導(dǎo)體層接觸窗的區(qū)域。接著，再以柵極導(dǎo)體層的金屬硅化層為蝕刻終止層，去除部分介電層226，以形成柵極導(dǎo)體層接觸窗(未繪示于圖)。
然后，形成一金屬層于基底200之上，其材質(zhì)例如可為金屬鎢，而形成的方法包括以WF6為主要?dú)庠吹幕瘜W(xué)氣相沉積法(CVD)，在溫度約415-445度下形成一層厚度約為4000埃左右的毯覆式金屬鎢。其中，在沉積金屬層的前，更包括先于基底200的上形成一層厚度約為400埃左右的共形的阻障層(未繪示于圖)，用作提升鎢與其它材質(zhì)間的附著能力。其中，阻障層的材質(zhì)比如為鈦。以金屬鈦層為例，在金屬鈦層沉積之后，于(H2+N2)的氣體氛圍下進(jìn)行溫度約550度左右的快速加熱回火制造。接著，對(duì)金屬層進(jìn)行回蝕至介電層226為止，以同時(shí)在邏輯組件源極/漏極接觸窗228、DRAM存儲(chǔ)單元位線接觸窗230中形成金屬插塞232和234，以及也同時(shí)在柵極導(dǎo)體層接觸窗中形成金屬插塞(未繪示于圖)。其中，回蝕的方式例如是化學(xué)機(jī)械研磨法(CMP)。
由于W-CVD具極佳的階梯覆蓋能力，所以以CVD法來(lái)沉積作為插塞用途的金屬鎢，已儼然成為各VLSI量產(chǎn)廠商的標(biāo)準(zhǔn)制造方法之一。而且，本發(fā)明同時(shí)于邏輯組件源極/漏極接觸窗228，以及DRAM存儲(chǔ)單元位線接觸窗230中形成的鎢插塞再配合同時(shí)在邏輯電路區(qū)202的源極/漏極區(qū)214，以及存儲(chǔ)單元區(qū)204源極區(qū)216和漏極區(qū)218上形成的金屬硅化物層220、222，不但可降低RC提高組件操作速度，而且還可減少制造步驟。
本發(fā)明由于分兩次蝕刻步驟，首先先以氮化硅阻擋層224為蝕刻終止層，進(jìn)行第一次蝕刻步驟，蝕刻介電層226。之后，再進(jìn)行第二次蝕刻步驟，去除阻擋層224，以形成暴露出金屬硅化物層220、222的邏輯組件源極/漏極接觸窗228與DRAM存儲(chǔ)單元位線接觸窗230，因此不會(huì)造成金屬硅化物層220、222的流失，影響組件的可靠度。
另外，本發(fā)明的邏輯電路區(qū)202的源極/漏極區(qū)214，以及存儲(chǔ)單元區(qū)204的源極區(qū)216和漏極區(qū)218系用未摻雜的磊晶硅層在基底200上形成，故本方法可同時(shí)在邏輯電路區(qū)202以及存儲(chǔ)單元區(qū)204的源極/漏極區(qū)上形成金屬硅化物層，增加組件操作速度而不會(huì)有公知漏電流的問(wèn)題發(fā)生。
綜上所述，本發(fā)明所提出的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，具有以下的特點(diǎn)(1)本發(fā)明的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，是通過(guò)未摻雜的磊晶硅層在基底上形成邏輯電路區(qū)的源極/漏極區(qū)，以及存儲(chǔ)單元區(qū)的源極區(qū)和漏極區(qū)，故本方法可同時(shí)在邏輯電路區(qū)的源極/漏極區(qū)，以及存儲(chǔ)單元區(qū)的源極區(qū)和漏極區(qū)上形成金屬硅化物層，增加組件操作速度，且不會(huì)有公知漏電流的問(wèn)題發(fā)生。
(2)本發(fā)明的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，可通過(guò)兩段式的蝕刻方式形成暴露出金屬硅化物層的邏輯組件源極/漏極接觸窗，以及DRAM存儲(chǔ)單元位線接觸窗，以避免金屬硅化物層流失而影響組件的可靠度，且可增加制造預(yù)度。
(3)本發(fā)明的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，可同時(shí)完成邏輯組件源極/漏極接觸窗，以及DRAM存儲(chǔ)單元位線接觸窗的金屬插塞的制作，進(jìn)而減少制造步驟。
雖然本發(fā)明已以一較佳實(shí)施例闡明如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技術(shù)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)以權(quán)利要求書(shū)范圍所界定為準(zhǔn)。
權(quán)利要求
1.一種嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于其應(yīng)用于具有存儲(chǔ)單元區(qū)和邏輯電路區(qū)的基底，在存儲(chǔ)單元區(qū)與邏輯電路區(qū)的基底上已形成有復(fù)數(shù)個(gè)柵極導(dǎo)體層，且同時(shí)在這些柵極導(dǎo)體層的側(cè)壁形成間隙壁，該方法包括在裸露的基底上形成磊晶硅層，以作為邏輯電路區(qū)的源極/漏極區(qū)，以及該存儲(chǔ)單元區(qū)的源極區(qū)和漏極區(qū)；在邏輯電路區(qū)的源極/漏極區(qū)，以及存儲(chǔ)單元區(qū)的源極區(qū)和漏極區(qū)上同時(shí)形成金屬硅化物層；在基底上形成共形的阻擋層；在基底上形成介電層；以阻擋層為蝕刻終止層，進(jìn)行第一蝕刻步驟，去除位于預(yù)定形成DRAM存儲(chǔ)單元位線接觸窗，以及邏輯組件源極/漏極接觸窗區(qū)域的介電層；進(jìn)行第二蝕刻步驟，去除阻擋層，以形成暴露出金屬硅化物層的DRAM存儲(chǔ)單元位線接觸窗，以及邏輯組件源極/漏極接觸窗；以及同時(shí)在DRAM存儲(chǔ)單元位線接觸窗，以及邏輯組件源極/漏極接觸窗中形成插塞。
2.根據(jù)權(quán)利要求1所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于在存儲(chǔ)單元區(qū)的基底中包括深溝道電容器。
3.根據(jù)權(quán)利要求1所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于柵極導(dǎo)體層是由復(fù)晶硅層、硅化鎢物層與氮化蓋層所組成。
4.根據(jù)權(quán)利要求1所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于磊晶硅層的形成方法包括下列步驟選擇性地在裸露的基底表面上形成未摻雜的磊晶硅層；在基底上形成第一罩幕層，以進(jìn)行第一導(dǎo)電型離子摻雜步驟；以及在基底上形成第二罩幕層，以進(jìn)行第二導(dǎo)電型離子摻雜步驟，其中第二導(dǎo)電型離子與第一導(dǎo)電型離子電性相反。
5.根據(jù)權(quán)利要求4所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于未摻雜的磊晶硅層的形成方法是利用低溫選擇性磊晶技術(shù)，使用SiH4、H2和Cl2的混合氣體，在溫度600℃，壓力1托耳(Torr)的條件下形成。
6.根據(jù)權(quán)利要求4所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于未摻雜的磊晶硅層的厚度為500-800埃。
7.根據(jù)權(quán)利要求4所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于第一導(dǎo)電型離子摻雜步驟所植入的離子包括N型的砷離子，其濃度為1-3E15 ions/cm3，植入能量為45-75KeV。
8.根據(jù)權(quán)利要求4所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于第二導(dǎo)電型離子摻雜步驟所植入的包括P型的氟化硼，其濃度為1-3E15 ions/cm3，植入能量為30-50KeV。
9.根據(jù)權(quán)利要求1所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于金屬硅化物層包括硅化鈦層。
10.根據(jù)權(quán)利要求1所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于金屬硅化物層包括硅化鈷層。
11.根據(jù)權(quán)利要求1所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于阻擋層的材質(zhì)包括氮化硅。
12.根據(jù)權(quán)利要求1所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于介電層的材質(zhì)包括BPSG。
13.根據(jù)權(quán)利要求1所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于插塞包括鎢插塞。
14.一種嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于其應(yīng)用于具有存儲(chǔ)單元區(qū)和邏輯電路區(qū)的基底，在存儲(chǔ)單元區(qū)與邏輯電路區(qū)的基底上已形成有復(fù)數(shù)個(gè)柵極導(dǎo)體層，且同時(shí)在這些柵極導(dǎo)體層的側(cè)壁形成間隙壁，該方法包括在裸露的基底上形成磊晶硅層，以作為邏輯電路區(qū)的源極/漏極區(qū)，以及存儲(chǔ)單元區(qū)的源極區(qū)和漏極區(qū)；在邏輯電路區(qū)的源極/漏極區(qū)，以及存儲(chǔ)單元區(qū)的源極區(qū)和漏極區(qū)上同時(shí)形成金屬硅化物層；在基底上形成共形的阻擋層；在基底上形成介電層；進(jìn)行蝕刻步驟，去除位于預(yù)定形成DRAM存儲(chǔ)單元位線接觸窗，以及邏輯組件源極/漏極接觸窗區(qū)域的介電層和阻擋層，以形成暴露出金屬硅化物層的DRAM存儲(chǔ)單元位線接觸窗，以及邏輯組件源極/漏極接觸窗；以及在DRAM存儲(chǔ)單元位線接觸窗，以及邏輯組件源極/漏極接觸窗中形成插塞。
15.根據(jù)權(quán)利要求14所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于在存儲(chǔ)單元區(qū)的基底中包括有深溝道電容器。
16.根據(jù)權(quán)利要求14所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于在存儲(chǔ)單元區(qū)的基底上包括有堆棧電容器。
17.根據(jù)權(quán)利要求14所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于柵極導(dǎo)電層是由復(fù)晶硅層、硅化鎢層與氮化蓋層所組成。
18.根據(jù)權(quán)利要求14所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于磊晶硅層的形成方法包括下列步驟選擇性地在裸露的基底表面上形成未摻雜的磊晶硅層；在基底上形成第一罩幕層，以進(jìn)行第一導(dǎo)電型離子摻雜步驟；以及在基底上形成第二罩幕層，以進(jìn)行第二導(dǎo)電型離子摻雜步驟，其中第二導(dǎo)電型離子與第一導(dǎo)電型離子電性相反。
19.根據(jù)權(quán)利要求18所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于未摻雜的磊晶硅層的形成方法是利用低溫選擇性磊晶技術(shù)，使用SiH4、H2和Cl2的混合氣體，于溫度約600℃，壓力約1托耳(Torr)的條件下形成。
20.根據(jù)權(quán)利要求18所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于未摻雜的磊晶硅層的厚度約為500-800埃。
21.根據(jù)權(quán)利要求18所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于第一導(dǎo)電型離子摻雜步驟所植入的離子包括N型的砷離子，其濃度約為1-3E15 ions/cm3，植入能量約為45-75KeV。
22.根據(jù)權(quán)利要求18所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于第二導(dǎo)電型離子摻雜步驟所植入的包括P型的硼離子，其濃度約為1-3E15 ions/cm3，植入能量約為30-50KeV。
23.根據(jù)權(quán)利要求14所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于金屬硅化物層包括硅化鈦層。
24.根據(jù)權(quán)利要求14所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于金屬硅化物層包括硅化鈷層。
25.根據(jù)權(quán)利要求14所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于阻擋層的材質(zhì)包括氮化硅。
26.根據(jù)權(quán)利要求14所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于介電層的材質(zhì)包括BPSG。
27.根據(jù)權(quán)利要求14所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于蝕刻步驟包括下列步驟以阻擋層為蝕刻終止層，進(jìn)行第一蝕刻步驟，去除位于一預(yù)定形成DRAM存儲(chǔ)單元位線接觸窗，以及邏輯組件源極/漏極接觸窗區(qū)域的該介電層；以及進(jìn)行第二蝕刻步驟，去除該阻擋層，以形成暴露出金屬硅化物層的DRAM存儲(chǔ)單元位線接觸窗，以及邏輯組件源極/漏極接觸窗。
28.根據(jù)權(quán)利要求14所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法，其特征在于插塞包括鎢插塞。
全文摘要
本發(fā)明涉及一種嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制造方法,它可同時(shí)在邏輯電路區(qū)以及存儲(chǔ)單元區(qū)的源極/漏極區(qū)上形成金屬硅化物層,增加組件操作速度,而不會(huì)造成漏電流的問(wèn)題發(fā)生。且可同時(shí)完成邏輯組件源極/漏極接觸窗,以及DRAM存儲(chǔ)單元位線接觸窗的金屬插塞的制作,減少制程步驟。
文檔編號(hào)H01L21/82GK1378274SQ0110973
公開(kāi)日2002年11月6日 申請(qǐng)日期2001年3月29日 優(yōu)先權(quán)日2001年3月29日
發(fā)明者謝文貴 申請(qǐng)人:華邦電子股份有限公司