專利名稱：Mosfet器件系統(tǒng)和方法
技術(shù)領(lǐng)域：
本發(fā)明總的來說涉及金屬氧化物半導體場效應管(MOSFET)，特別適用于集成電路(IC)范圍內(nèi)器件的制造。
背景技術(shù)：
由于十九世紀四十年代后期晶體管的發(fā)明，在微電子領(lǐng)域已取得了巨大的進步。現(xiàn)有技術(shù)允許在邊長大約10mm的硅片上成本低廉地制造出超過一億個元件的集成電路(IC)。在未來幾年內(nèi)將會在商業(yè)上使用十億個晶體管的IC。在較少的成本下使得每個IC能具有更強的功能和更好的性能的要求促使了幾種趨勢。
第一，功能性促使IC晶體管組合起來。第二，進一步減少晶體管自身的尺寸，以獲得更高的封裝密度，很重要的是，可以改進它們的性能。就性能而言，金屬氧化物半導體場效應管(MOSFET，當今占主導地位的晶體管技術(shù))的關(guān)鍵參數(shù)為溝道長度。溝道長度(L)是電荷載流子穿過器件所必須通過的距離，該長度的減少同時也意味著提高了電流驅(qū)動、減少了寄生電阻和電容以及改善了高頻性能。一般的品質(zhì)因數(shù)是功率延遲乘積，且這歸一化晶體管性能的測量改進是以溝道長度倒數(shù)的立方(1/L3)成比例。這便解釋了IC制造商必須盡制造能力的所能來盡力減小溝道長度強烈動機。
在數(shù)字化的應用中，MOS晶體管的行為就像開關(guān)。當“開”時，它們能驅(qū)動相當大量的電流，而當變成“關(guān)”時，它們的特征就是一定量的漏電流。隨著溝道長度的減小，驅(qū)動電流就會增大，這有利于以上所陳述的電路性能。然而，漏電流也會增大。漏電晶體管增加了靜態(tài)功耗(空載時IC所消耗的功率)，極端情況下會影響通常操作中二進制信息的轉(zhuǎn)移。因此，器件的設計者必須在溝道長度減少的同時保持低的漏電流。
控制MOS晶體管漏電流的常規(guī)方法是通過在器件的溝道區(qū)摻入的控制量的雜質(zhì)(摻雜劑)，以及將源極/漏極設計成橫向的或垂直的摻雜分布。雖然這些措施能有效地維持MOS晶體管內(nèi)的勢壘，且因此還減小了漏電流，但它們也有助于驅(qū)動電流的減小和寄生電容增加，后者正是減小溝道長度所要改進的。此外，根據(jù)溝道和制作源極/漏極的生產(chǎn)過程中如何被摻入摻和劑，生產(chǎn)成本會受到很明顯的影響。在常見的MOS晶體管設計和結(jié)構(gòu)中，僅有有限的方法可以在驅(qū)動電流、漏電流、寄生電阻和電容以及生產(chǎn)復雜性/成本之間進行權(quán)衡。
本發(fā)明在這些所權(quán)衡的要求之間提供了新的關(guān)系，并且有可能使得MOS器件具有和用常規(guī)(摻雜的雜質(zhì))MOS結(jié)構(gòu)無法得到的特性。用源極和漏極的金屬，以及簡單且均勻摻入溝道的摻雜劑的分布提供了器件在減小寄生電容、減少這些特性中的統(tǒng)計變化(特別當溝道長度減少時)以及減少的生產(chǎn)成本和復雜性等方面的改進。
現(xiàn)有技術(shù)的描述摻雜分布前幾代MOS晶體管憑借橫向上均勻而垂直方向上非均勻的溝道摻雜分布來控制漏極至源極的漏電流。見由Yuan Taur所著的題為“不可思議的收縮晶體管”IEEE SPECTRUM(www.spectrum.ieee.org，ISSN 0018-9235，1999年7月，第25到29頁)。圖1說明了典型的長溝道常規(guī)MOS器件(100)，它包含雜質(zhì)摻雜的源極(101)、雜質(zhì)摻雜的漏極(102)、常規(guī)的MOS型柵極堆(103)以及有助于控制漏極至源極之間漏電流的在基片中橫向均勻的溝道摻雜分布(104)。器件通過場氧化層(105)形成電學上彼此絕緣。這樣的溝道摻雜分布在溝道長度減至大約200納米(nm)的器件中很普遍。
然而，隨著器件的溝道長度已被減少到100nm的范圍，文獻中指出，該范圍需要在橫向上和垂直方向上都非均勻的溝道摻雜分布。參考圖2，典型的短溝道MOS器件(200)具有一些與長溝道MOS器件(100)相同的元件。其結(jié)構(gòu)包含常規(guī)的雜質(zhì)摻雜的源極(201)和漏極(202)以及常規(guī)的MOS柵堆(203)(溝道長度L所對應的寬度＜～100nm)。該結(jié)構(gòu)還包含用于連接漏極阱摻雜(206)和源極阱摻雜(207)的源電極淺雜質(zhì)外延(208)和漏電極淺雜質(zhì)外延(209)，以及控制源極至漏極漏電流的常規(guī)的溝道摻雜(204)。源電極(201)和漏電極(202)以及它們各自的外延(208)和(209)(所有四種包含制作的源極/漏極摻雜分布的組合)都有相同的摻雜極性(N型或P型)，而且都與溝道(204)以及阱摻雜元件(206)和(207)的極性相反。再利用場氧化層(205)在電學上將器件彼此相互間絕緣。
在“對25nmCMOS設計的思考”(1998IDEM技術(shù)摘要，第789頁)一文中，YuanTaur指出“…an optimized，vertically and laterally non_uniform doping profile，called the super_halo，is needed to control the short channel effect.”在IEEE光譜雜志中也有類似的敘述“…in the 100 to 130nm lithography generation，an optimally tailoredprofile that is both vertically and laterally non_uniform(Super-Halo)isneeded to control[short channel effect].”見Linda Geppert所著的“一億個晶體管的集成電路”(www.spectrum.ieee.org，IEEE SPECTRUM，ISSN 0018-9235，1999年7月，第23至24頁)。
此外，幾乎所有討論溝道長度少于200nm狀態(tài)的或在橫向和垂直兩個方向上均的為高度非均勻的溝道摻雜分布摻雜的器件設計的現(xiàn)有技術(shù)來充分控制漏極至源極的漏電流。舉例來說，在題為“具有雙柵氧化層和9.7皮秒反相延時的小于0.08um的高性能COMS”(1998年的IEDM，第627頁)的論文中，Hargrove敘述到“In order to achieve optimal device performance…strong haloscoupled with shallow junctions are required.”現(xiàn)有技術(shù)在其需要橫向和垂直非均勻的摻雜分布，以非均勻的溝道摻雜劑和淺源極/漏極延伸的形式來對短溝道效應進行充分控制的敘述中幾乎是一致的。
阱/光暈注入物橫向非均勻的溝道摻雜分布幾乎在柵電極被確定且固定后再專門地引入的。柵極起著注入膜的作用，與那些已在基片中的摻雜劑同類型的摻雜劑通過離子注入的方法引入毗鄰柵電極的溝道區(qū)。正如前面所提到的，這些通常被稱為“阱”或“光暈”注入。見Yuan Taur發(fā)表的的“不可思議的收縮晶體管”(www.spectrum.ieee.org，IEEE SPECTRUM，ISSN 0018-9235，1999年7月第28頁)。
當在源極和漏極之間增強靜電勢壘有效(從而減小漏電流)時，與淺源極/漏極向外延(先前提到的制作的源極/漏極摻雜分布)一起的光暈/阱注入物就會對生產(chǎn)過程增加復雜性。要實現(xiàn)這些處理步驟。至少需要兩道增加的光刻步驟，以及相關(guān)的情況，注入，測量等步驟。因為光刻是生產(chǎn)過程中最昂貴的處理步驟之一(若不是最昂貴的)，所以就大大提高了生產(chǎn)成本。光暈和阱注入物以及淺源極/漏極的外延會對器件的電性能帶來也寄生電容和隨機統(tǒng)計變化。
溝道摻雜分布或短溝道肖特基(Schottky)MOS器件在現(xiàn)有技術(shù)中僅受到非常有限的關(guān)注。J.R.Tucker討論過極短溝道的SBMOS器件，并順便提到
“…some doping of the semiconductor channel region will be requiredin order to suppress(1eakage)current…”。
見由J.R.Tucker，C.Wang，J.W.Lyding，T.C.Shen，G.C.Abeln所著的“Si上的納米級MOSFET和STM圖形化”，1994年的SSDM第322到324頁；由J.R.Tucker，C.Wang，P.S.Carney，所著的“量子隧道基礎(chǔ)上的硅場效應管”，1994年8月1日的“應用物理書函”第65卷第5號618頁到620頁。需要明確指出的是，Tucker并未討論該采用怎樣的方法引入溝道摻雜以抑制源極至漏極的漏電流。
O.T.Zhao是另一位明確闡述溝道摻雜以控制漏電流問題的作者。他的方法(基電的均勻摻雜在很高的級別(1017/cm3))是非常著名的短溝道器件的非優(yōu)化的方法。雖然他成功地減小了漏電流，但他卻是以提高源極/漏極至基片的電容為代價完成的。見由Q.T.Zhao，F(xiàn).Klinkhammer，M.Dolle，L. Kappius，s.Mantl所著的“用于超短溝道肖特基勢壘金屬氧化物半導體場效應管的外延CoSi2/Si(100)的納米圖形化”，“應用物理快訊”1999年1月18日第74卷第3號第454頁。
W.Saitoh報告了在SOI基片上建立的器件，但并未在內(nèi)容中討論基片摻雜。見由W.Saitoh，S.Yamagami，A.Itoh，M.Asada所著的“具有PtSi肖特基源極/漏極的35nm金屬柵SOI-P-MOSFET”，Santa Barbara，CA，1999年6月28-30日召開的“器件研究會議”，論文II.A.6，第30頁。
C.Wang提到了使用“在有源區(qū)的完全耗盡性雜質(zhì)層”和“預注入完全耗盡性雜質(zhì)的薄的亞表面層”以控制漏電流，但并未討論橫向作非均勻的雜質(zhì)分布或在其方向上缺少雜質(zhì)分布，或該怎樣進行“層”的生產(chǎn)。見由C.Wang，JohnP.Snyder，J.R.Tucker所著的“少于40nm的PtSi肖特基源極/漏極金屬氧化物半導體場效應管”，“應用物理書函”1999年2月22日第74卷第8號，第1174頁上；由C.Wang，John P.Snyder，J.R.Tucker所著的“少于50nm的PtSi肖特基源極/漏極P-MOSFET”，1998年的“年度器件研究會議摘要”第72到73頁上。
概述列出了有關(guān)常規(guī)短溝道MOS晶體管的基片摻雜分布的文獻并闡述了有關(guān)短溝道肖特基MOS器件的溝道摻雜分布問題上的工作的不足，申請的發(fā)明提供了具有很多優(yōu)于目前現(xiàn)有技術(shù)點的新穎的且非明顯的方法。
發(fā)明目的因此，本發(fā)明的目的是(在其它之中)彌補現(xiàn)有技術(shù)的不足并對以下一個或多個目的起作用1.提供允許生產(chǎn)具有比現(xiàn)有生產(chǎn)技術(shù)更低成本，更高性能和更好容差性能制造拉溝道長度的MOSFET的系統(tǒng)和方法。
2.減少在集成MOSFET中的寄生雙極性操作，由此減少被鎖住和其它反常的行為。
3.提供適用于某些具有較高輻射強度場合的MOSFET器件。
在這些目的不應該被理解為限制本發(fā)明技術(shù)的同時，通常這些目的可通過在以下所討論的公開發(fā)明來實現(xiàn)。

發(fā)明內(nèi)容
綜述參考圖3，本發(fā)明的典型實施例(300)由常規(guī)的MOS柵堆(303)(硅基片上二氧化硅上的柵極)、金屬源極(301)和/或金屬漏極(302)以及在垂直方向但非橫向方向上劇烈變化的溝道雜質(zhì)(304)簡單組成。場氧化層(305)在電學上將器件相互絕緣。
沿著相應的金屬源極/金屬漏極(301，302)與硅基片(306)的界面存在的肖特基(或類似肖特基)勢壘(307，308)起著內(nèi)部阱或光暈注入物的作用，而且在不增加寄生電容的前體下起到這樣的作用。它也排除了對淺源極/漏極外延的需要，使得金屬源極/漏極為依賴于它自身的淺本質(zhì)和較高的導電性。從而，通過同時去除光暈/所注入物和源極/漏極外延，可以大大降低了生產(chǎn)中的復雜性。這些也是優(yōu)于常規(guī)構(gòu)造溝道的MOS器件的優(yōu)點。
由于肖特基勢壘的原子級突變特性和該勢壘非常一致且可重復的幅值，常規(guī)MOS器件所特有的兩個統(tǒng)計變化源幾乎全部去除。常規(guī)器件中通過離子注入引入雜質(zhì)的隨機統(tǒng)計本質(zhì)，在注入雜質(zhì)的位置和數(shù)量級中產(chǎn)生了巨大的變化。對于光暈/阱和源極/漏極雜質(zhì)而言，確實是這樣。引起在諸如溝道長度(L)、驅(qū)動電流和漏電流之類的器件參數(shù)中發(fā)生一定的隨機變化。這些變化會增加電路設計的困難，而且經(jīng)由于IC不符合性能指標而產(chǎn)生的損耗增加了生產(chǎn)成本。當由于每個器件所具有的硅的較小有效體積而減小溝道長度時，問題變得更為嚴重，從而平均去除統(tǒng)計變化的幾率就變少了。
因為金屬源極/金屬漏極(代替常規(guī)的雜質(zhì)摻雜的源極/漏極)具有自然的、非常一致的且含其位置和數(shù)量級與溝道長度無關(guān)的硅基片(306)的原子級突變的Scotty勢壘(307，308)，又因為該勢壘本質(zhì)上起到光暈/阱注入物的作用(使這些注入物不是的必需的)，在源極/漏極和光暈/槽的注入過程中由于原子的隨機代替而產(chǎn)生的統(tǒng)計變化就基本上消除了。這個事實是正確的，而且隨著溝道長度減小，使得這個事實變得更加正確。
金屬源極/金屬漏極MOS結(jié)構(gòu)的另一個益處是無條件的消除寄生雙極增益。寄生雙極增益是對源極/漏極和基片區(qū)使用相反的摻雜型的直接結(jié)果，而且能導致被鎖住和其它有害的效應。當源電極/漏電極采用由金屬構(gòu)成時，便消除了該寄生增益。這使得金屬源極/漏極結(jié)構(gòu)成為(在其它物體中)高輻射環(huán)境的理想結(jié)構(gòu)。
總體優(yōu)勢本發(fā)明同現(xiàn)有技術(shù)相比通常提供了以下的益處1.降低了生產(chǎn)中的復雜性。不需要阱/光暈注入物和淺源極/漏極的外延。
2.由于沒有阱/光暈注入物，而減小了電容。
3.由于沒有阱/光暈注入物和源極/漏極的外延以及對源極和漏極使用了金屬，所以減少了器件電子特性的隨機/統(tǒng)計變化。
4.無條件地消除了寄生雙極增益和相關(guān)的被鎖效應5.與常規(guī)MOS結(jié)構(gòu)相比，增加了抗輻射的強度。
以上所列出的優(yōu)勢不應該被理解成限制了本發(fā)明的范圍。然而，考慮到上列具有潛在可用的總體優(yōu)勢，業(yè)內(nèi)的熟練人士都會意識到本發(fā)明所教授的許多應用機會。


為了更加完整地理解本發(fā)明所提供的優(yōu)點，將對以下的附圖進行詳細地說明，其中圖1說明了現(xiàn)有技術(shù)的長溝道雜質(zhì)摻雜源極/漏極器件；圖2說明了現(xiàn)有技術(shù)的短溝道、帶阱注入物和源極/漏極延延的雜質(zhì)摻雜源極/漏極器件；圖3說明了本發(fā)明適用于不帶阱注入物的短溝道金屬源極/漏極器件的典型實施例；圖4說明了本發(fā)明采用具有約200A屏蔽氧化層的注入的硅基片的制造工藝步驟的典型實施例；圖5說明了本發(fā)明在薄柵極氧化層上使用原位置圖形化的硅摻雜膜的制造工藝步驟的典型實施例；圖6說明了本發(fā)明采用形成薄氧化側(cè)壁以及將在柵、源極和漏極區(qū)域中的硅暴露制造工藝步驟典型實施例；圖7說明了本發(fā)明采用金屬沉淀和solicidation退火的制造工藝步驟的典型本發(fā)明較佳典型實施例的描述典型的實施例雖然本發(fā)明易受許多不同形式的實施例的影響，但在附圖中所顯示以及在此將詳細描述所披露的本發(fā)明的較佳實施例都可理解為本發(fā)明原理的范例，而且不會將本發(fā)明廣泛的應用范圍局限于所討論實施例。
本申請的多種創(chuàng)新的方法將特別參考本發(fā)明所相符的實施例來描述，其中，這些創(chuàng)新的方法能有利地適用于解決一些MOSFET器件系統(tǒng)和方法的特殊問題上。然而，應該理解的是，這些實施例僅僅是該創(chuàng)新方法中許多有效用途的的例子?？偟膩碚f，本申請說明書中所作的描述并不一定局限于多種要求的發(fā)明中的任一項。此外，一些描述也可以適用于本發(fā)明的一些特征，但不是全部特征?？偟膩碚f，除非特別表示以外，單個的元件可以表示多個；在不影響通用性下反之也同樣。
定義本文的所有討論都和使用以下的定義不受限制的系統(tǒng)框/程序步驟本發(fā)明可根據(jù)典型的系統(tǒng)框圖和工藝流程圖進行適當?shù)孛枋觥．斶@兩項內(nèi)容對業(yè)內(nèi)熟練人士作充分的說明之后，業(yè)內(nèi)熟練的人士就不會再被嚴格地局于本發(fā)明的范圍。熟練的人士都會意識到，系統(tǒng)框圖可在不影響通用性的條件下任意合和重新安排，而工藝步驟可以增加或刪減以及重新安排以在不影響通用性的情況下獲得相同的效果。從而，應該明白的是，所附的典型系統(tǒng)框圖和程序流程圖中所描繪的本發(fā)明只起到教授的目的，而且對業(yè)內(nèi)的熟練人士來說，可根據(jù)預期的目標應用可再加工。
預定區(qū)域以以下的所有討論中，術(shù)語“預定區(qū)域”將被定義成圍繞在有源器件(MOSFET)中心的中央?yún)^(qū)。因此，所有在MOSFET內(nèi)容中提到的處理步驟都將產(chǎn)生柵、源極/漏極和/或溝道摻雜分布以及最接近預定區(qū)域或有源器件的中心的區(qū)域內(nèi)的其它結(jié)構(gòu)。本發(fā)明對發(fā)生在此內(nèi)容之外、遠離有源器件中心的內(nèi)容未作任何限制。
應該指出的是，當預定區(qū)以MOSFET器件作一般性敘述時，這絕不會局限于本發(fā)明的范圍。業(yè)內(nèi)的熟練人士卻意識到，任何能夠調(diào)節(jié)電流流量的器件可認為其具有接近于有源載電流區(qū)的預定區(qū)域。
不受限制的MOSFET本發(fā)明特別適合使用MOSFET半導體器件，但本方法的使用并不局限制于該特定的應用。其它的半導體器件，集成或非集成卻可以適用于本發(fā)明的方法。因此，當本說明書根據(jù)“MOSFET”器件敘述時，此項應該被解釋成廣泛地包括任何調(diào)節(jié)電流流量的器件，該器件為具有兩個或更多電接觸節(jié)點的導電溝道。
不受限制的溝道長度本發(fā)明特別適合在生產(chǎn)短溝道長度MOSFET的情況下使用，特別是在溝道長度＜100nm的范圍內(nèi)使用。然而，本發(fā)明的方法中并沒有將本發(fā)明的方法局限于這些短溝道長度的器件上。本發(fā)明的提及的有效使用的方法可應用于任何尺寸的溝道長度。
不受限制的摻雜劑這里的所有討論中，將會提供采用有關(guān)MOSFET器件制造中各種不同的摻雜劑技術(shù)的例子。這些摻雜劑只是用于對本發(fā)明檢索符的實施例進行說明，而不應該解釋成限制了本發(fā)明中方法的范圍。
然而，值得注意的是，本發(fā)明特別期望能使用本發(fā)明方法范圍之內(nèi)的砷、磷、銻、硼、銦和/或鎵所構(gòu)成的族中選出來的雜質(zhì)原子。
不受限制的器件類型業(yè)內(nèi)的熟練工容易意識到，本發(fā)明并不局限于N型或P型器件的范圍內(nèi)，而是可以使用任一器件類型或兩種器件類型。
不受限制的源極/漏極本文的所有討論中，將提供有關(guān)MOSFET器件制造中稱為‘源極’和‘漏極’連接的例子。業(yè)內(nèi)熟練人士將意識到，在任何給出的MOSFET結(jié)構(gòu)，圍繞這些接觸點的術(shù)語可在不影響通用性的情況下交換，得‘源極’在本發(fā)明范圍內(nèi)在稱有影響的情況下與‘漏極’的接觸點互相交換。另外，業(yè)內(nèi)熟練工將意識到，當本發(fā)明許多較佳實施例可被用于制造源極和漏極兩種連接時，并沒有要求這必須是實際操作中的例子。IC或類似電路封裝中指定器件上的一個、兩個源極/漏極的連接或無源極/漏極的連接卻可使用本發(fā)明的方法來改進。
因此，術(shù)語‘源極’和‘漏極’應該被解釋為包括各種不同的‘漏極’和‘源極’以及‘源極或漏極’和‘源極和漏極’。
不受限制的金屬本文的所有討論中，將提供有關(guān)MOSFET器件制造中的金屬的例子。本發(fā)明并不認為，關(guān)于使用何種類型金屬的任何限制會影響本發(fā)明的方法。因此，特別預先考慮諸如鈦、鈷和類似金屬之類常用的晶體管級的金屬，以及稀有的金屬和其它合金。在本披露中并沒有限制本發(fā)明所使用的任何金屬或合金。業(yè)內(nèi)熟練人士將意識到，在本發(fā)明方法的實現(xiàn)中任何導電的互相連接的材料都可在不影響通用性的情況下使用。
然而，要注意的是，本發(fā)明特別預先考慮采用從由本發(fā)明方法的范圍內(nèi)的鉑化硅、鈀化硅、銥化硅和/或稀土硅化物中任一構(gòu)成的族的材料所制成的源極/漏極。
不受限制的肖特基本文所有討論中，將會提供有關(guān)IC制造中涉及‘肖特基’勢壘和類似連接的例子。本發(fā)明并不認為，關(guān)于使用何種類型的肖特基界面的任何限制會影響本發(fā)明的方法。因此，本發(fā)明特別預先考慮一些使用導電材料形式制成的連接類型。
此外，當常規(guī)的肖特基連接突變時，本發(fā)明特別預先考慮到雜某些情況下，界面層可用于在硅基片和實際肖特基勢壘金屬之間。因此，本發(fā)明特別考慮了‘類似肖特基’的連接以及在本發(fā)明實踐中它們有用的等效連接。此外，界面層由具有導電性、半導電性和/或類似絕緣特性的材料構(gòu)成。
不受限制的蝕刻技術(shù)本文所有討論中，將提供有關(guān)在IC制造工藝中用于去除氧化層和/或金屬的多種蝕刻技術(shù)的例子。本發(fā)明并不限制用以獲得典型的工藝流程中所描繪的效果的蝕刻技術(shù)的類型。這些蝕刻技術(shù)在該領(lǐng)域中已知都是大家所了解的。
工藝/方法圖4-9中說明了一種制造注入溝道、短溝道(＜100nm)金屬源極/漏極MOS器件(400)的可行性工藝流程。當該典型的工藝流程正好作為本發(fā)明用途廣泛的方法的范例時，將會證明，對業(yè)內(nèi)熟練工來說，本發(fā)明所教授的基本概念是非常有意義的。該典型的工藝流程可如下所述1.參考圖4，從具有將晶體管彼此電子性能絕緣的裝置的硅基片(402)開始，形成屏蔽氧化層(401)(大約200A)厚，作為屏蔽氧化層。隨后通過屏蔽的氧化層往硅中的預定深度(大約1000A左右)離子注入適當?shù)臏系罁诫s劑物質(zhì)(403)(舉例來說，砷和銦分別對應于P型器件和N型器件)。
2.參考圖5，隨后在氫氟酸中去除屏幕氧化層，再生長薄的柵極氧化層(501)(大約35A)形成。柵極氧化層的生長迅速被原位摻雜硅膜覆蓋。硅膜是重摻雜的，例如，用于N型器件的磷和用于P型器件的硼。使用光刻技術(shù)和對氧化層高度選擇的硅蝕刻技術(shù)，柵極(502)圖形化，正如圖5中所說明的工藝步驟(500)中所示。
3.隨后，在硅柵極的端表面和側(cè)壁熱的生長薄氧化層(大約100A)。參考圖6，接著采用非均質(zhì)蝕刻方法去除水平表面上的氧化層(也從而暴露硅(601))，同時保存垂直平面上的氧化層。通過該方法，制成側(cè)壁氧化層(602)，而且電激活在器件柵極和溝道區(qū)中的摻雜劑，正如圖6所說明的工藝步驟(600)中所示。
4.參考圖7，最后的步驟圍繞在所有暴露的表面上沉淀適當?shù)慕饘?適用于P型器件的鉑和還用于N型器件的鉺)作為覆蓋膜(大約400A)。隨后，薄膜在指定的時間指定的溫度下退火(例如，400℃維持45分鐘)，使得在所有金屬與硅直接接觸的地方，發(fā)生將金屬轉(zhuǎn)化成金屬硅化物(701)的化學反應。與外硅表面(702)直接接觸的金屬不受影響，正如圖7說明的工藝步驟(700)中所示的，5.接下來，用用(適用于鉑的王水，用于鉺的硝酸)來去除不反應的金屬，同時使金屬硅化物不受影響。溝道注入的，短溝道肖特基勢壘MOS器件現(xiàn)在已完成，并準備好了與柵極、源極和漏極的電接觸，正如圖8描繪的工藝步驟(800)中所示的。
這種工藝只是完成溝道注入的，金屬源極/漏極肖特基MOS器件的一種可行性方法。業(yè)內(nèi)熟練人士將意識到存在許多其它的變化和選擇。
器件/系統(tǒng)圖9顯示了本發(fā)明的較佳典型實施例。該實施例由鉺化硅(904)作為源極/漏極區(qū)域的制成的N溝道器件和鉑化硅(905)作為源極/漏極區(qū)域制成的P溝道器件組成的。
使用垂直變化、橫向不變化的銦層(902)和砷層(903)分別作為N溝道和P溝道器件的溝道摻雜劑。使用這些摻雜劑原子是因為它們在到硅晶格中具有相對較低的擴散率(與磷和硼這另外兩種溝道摻雜劑的可選的物質(zhì)相比)。這樣做可允許在制造器件過程中有較大的熱平衡，從而在成品的特性中統(tǒng)計變化較小。
柵極分別由原位對應N型器件(906)的摻雜磷的多晶硅膜和對應P型器件(907)的摻雜硼的多晶膜制成。在本例中，使用磷和硼上因為它們具有較大的固溶度(相對于砷和銦)。電極通過使用原位的方法摻雜，其中，雜質(zhì)原子與硅原子在同時沉淀。像這樣的方法能獲得非常大的摻雜濃度(大約1021/cm3)和薄膜厚度上的均勻分布。摻雜硅柵極的另外一種選擇方法是離子注入。該方法受到幾個實際問題的困擾，包括對薄柵極氧化層的充電損壞，以及需要重新分配高度非均勻的注入柵極摻雜劑以在柵極氧化層的界面上獲取高摻雜等級。
柵極(906)和(907)在寬度(相當于溝道長度L)上小于100nm，由于其在該范圍內(nèi)，故勝于常規(guī)結(jié)構(gòu)上的肖特基勢壘結(jié)構(gòu)的優(yōu)勢變得明顯。這些優(yōu)勢包括由于不需要阱注入物而簡化了的工藝過程，以致于能減少生產(chǎn)的損耗、以及成品中的電容和統(tǒng)計變化。
器件通過熱生長的氧化層(稱為場氧化層)(901)而相互分開，該氧化層與溝道摻雜劑相連接起到將器件相互間電性能絕緣的作用。
在以上的描述包含許多詳細說明的同時，這些并不應該被解釋成對本發(fā)明范圍上的限制，相反卻是其中一個較佳實施例的典范。業(yè)內(nèi)熟練的人士將意識到還有許多其它的可行性變化。例如，有很多源極/漏極金屬的可行性候選物質(zhì)。也同樣有利于在金屬和硅基片之間插入薄氧化層。硅基片本身也可用任何數(shù)量的其它半導體替代。另外，在層面或元件之間的分界面總可以被分級或插入其它材料或界面劑以提高性能。
統(tǒng)一化的工藝/系統(tǒng)制造從上述的討論中，本發(fā)明中實施的工藝和系統(tǒng)可如圖10-11所示的流程圖中所描繪的進一步統(tǒng)一化。
統(tǒng)一化的工藝/系統(tǒng)參考圖10，典型的統(tǒng)一化的MOSFET器件工藝制造流程(1000)從具有電性能絕緣的晶體管結(jié)構(gòu)的半導體基片開始(1001)。在該基片上，溝道摻雜劑以一定的方式被引入，使摻雜劑濃度在垂直方向但不在橫向上發(fā)生顯著變化(1002)。一旦該步驟完成，可以在硅基片上制成柵極(1003)。最后，制成源極和/漏極電極，其中至少有一個是以肖特基或類似類似肖特基的方式與半導體基電相接觸(1004)。
詳細的工藝/系統(tǒng)參考圖11，典型的詳細MOSFET器件工藝制造流程(1100)從具有電性能絕緣的晶體管的結(jié)構(gòu)的半導體基片開始(1101)。在該基片上，溝道摻雜劑以一定的方式引入，使摻雜劑濃度在垂直方向而不是橫向上發(fā)生顯著的變化(1102)。一旦該步驟完成，就在硅基片上通過生長薄柵極絕緣層和沉淀導電膜制成了柵極絕緣體(1103)。
這時，完成了一系列的圖形化和蝕刻步驟以形成柵極電極(1104)。接著，在一個或更多柵極電極的側(cè)壁上制成一層或多層絕緣薄層以選擇性地暴露器件除側(cè)壁以外有效面積上的半導體基片(1105)。在器件所有的表面上沉淀金屬薄膜(1106)，且器件進行熱退火以在暴露的半導體表面上形成金屬半導體合金(1107)。最后，從器件中除去不反應的金屬，同時不影響金屬半導體合金以制成已制成器件的局部互相連接點(1108)。
綜述實際上，本發(fā)明可總結(jié)成，基本結(jié)構(gòu)是其源極和漏極之間的基片在橫向上均勻摻雜，在垂直方向上非均勻摻雜，而且源極和/或漏極形成與基片接觸的肖特基或類似肖特基的接觸。
結(jié)論已披露了短溝道長度、橫向均勻摻雜的溝道、金屬源極和漏極MOS器件結(jié)構(gòu)以及制造方法。本發(fā)明提供了優(yōu)于現(xiàn)有技術(shù)的許多優(yōu)點，包括較低的生產(chǎn)成本、較好的器件性能和對器件參數(shù)更加緊密的控制。這些優(yōu)點主要通過引入溝道摻雜分布來獲得，該溝道摻雜分布是橫向均勻而垂直方向非均勻，并且與金屬源極/漏極區(qū)域相連，從而不需要光暈/槽注入物和淺源極/漏極的外延。寄生雙極性增益也無條件地消除了。
本發(fā)明的這些特征使其成為許多應用場合的理想選擇，包括高頻和/或高輻射環(huán)境，但并不局限于此。
權(quán)利要求
雖然本發(fā)明的一個較佳實施例已在附圖中描繪并在上述詳細的描述中敘述過，仍然需要理解的是，本發(fā)明并不局限于被披露的實施例，而是能在不脫離以下如權(quán)利要求所陳述和定義的本發(fā)明精神的前體下作許多重新安排、修改和替代。權(quán)利要求1.一種MOSFET器件，其特征在于包括(1)一種源極連接；(2)一種漏極連接；(3)一種在所述源極連接和所述漏極連接之間的基片，所述基片橫向均勻摻雜而垂直方向非均勻摻雜；其中，所述源極和/或漏極連接形成連接所述基片的肖特基勢壘。
2.如權(quán)利要求1所述的MOSFET器件，其特征在于，所述基片的長度小于或等于100nm。
3.如權(quán)利要求1所述的MOSFET器件，其特征在于，所述源極連接和/或所述漏極連接包括了在所述肖特基勢壘中的界面層。
4.如權(quán)利要求3所述的MOSFET器件，其特征在于，所述基片的長度小于或等于100nm。
5.一種MOSFET器件，其特征在于包括(1)一種源極連接結(jié)構(gòu)；(2)一種漏極連接結(jié)構(gòu)；(3)一種在所述源極連接結(jié)構(gòu)和所述漏極連接結(jié)構(gòu)之間的基片結(jié)構(gòu)，所述基片結(jié)構(gòu)在橫向上均勻摻雜而垂直方向上非均勻摻雜；其中，所述源極連接結(jié)構(gòu)和/或所述漏極連接結(jié)構(gòu)形成連接所述基片結(jié)構(gòu)的肖特基勢壘。
6.如權(quán)利要求5所述的MOSFET器件，其特征在于，所述基片結(jié)構(gòu)的長度小于或等于100nm。
7.如權(quán)利要求5所述的MOSFET器件，其特征在于，所述源極連接結(jié)構(gòu)/漏極連接結(jié)構(gòu)包括了在所述肖特基勢壘結(jié)構(gòu)中的界面層。
8.如權(quán)利要求7所述的MOSFET器件，其特征在于，所述基片結(jié)構(gòu)的長度小于或等于100nm。
9.一種調(diào)節(jié)電流流量的器件，其特征在于包括(1)一種半導體基片；(2)一種柵極；(3)源極和漏極，至少在某些鄰近于所述柵極電極任一邊的位置上形成帶所述半導體基片的肖特基或類似肖特基的界面；(4)雜質(zhì)原子，嵌入所述半導體基片內(nèi)部并至少在接近所述柵極的區(qū)域內(nèi)形成分布，使得所述雜質(zhì)原子的濃度在平行于所述半導體基片的所述表面的方向上變化不顯著，但在垂直于所述半導體基片的所述表面的方向上變化顯著。
10.權(quán)利要求9的器件，其特征在于，所述源極和/或漏極包括在所述肖特基和/或類似所述肖特基的勢壘中的界面層。
11.權(quán)利要求9的器件，其特征在于，所述源極和/或漏極是由鉑化硅、鈀化硅和銥化硅構(gòu)成的族制成，而所述的雜質(zhì)原子從由砷、磷和銻構(gòu)成的族中選擇。
12.權(quán)利要求9的器件，其特征在于，所述源極和/或漏極是由任一種稀土硅化物構(gòu)成的族制成，而所述的雜質(zhì)原子從由硼、銦和鎵構(gòu)成的族中選擇。
13.權(quán)利要求9的器件，其特征在于，所述的柵極具有的寬度不超過100nm。
14.權(quán)利要求13的器件，其特征在于，所述源極和/或漏極是由鉑化硅、鈀化硅和銥化硅構(gòu)成的族制成，而所述的雜質(zhì)原子從由砷、磷和銻構(gòu)成的族中挑選。
15.權(quán)利要求13的器件，其特征在于，所述源極和/或漏極從由任一種稀土硅化物構(gòu)成的族制成，而所述的雜質(zhì)原子從由硼、銦和鎵構(gòu)成的族中挑選。
16.一種MOSFET制造工藝包含(a)選擇具有電器分離的晶體管結(jié)構(gòu)的半導體基片；(b)以一定的方式對所述基片引入溝道雜質(zhì)，使雜質(zhì)濃度在垂直方向上而不是在橫向上顯著變化；(c)在所述半導體基片上制成柵極；(d)在所述半導體基片上形成源極和/或漏極，至少有一電極與所述半導體基片形成肖特基或類似肖特基接觸。
17.權(quán)利要求16的MOSFET制造工藝，其特征在于，所述制造的MOSFET器件具有的溝道長度小于或等于100nm。
18.權(quán)利要求16的工藝所制造的產(chǎn)品。
19.權(quán)利要求17的工藝所制造的產(chǎn)品。
20.一種MOSFET制造工藝，其特征在于包含(a)選擇具有電器分離的晶體管結(jié)構(gòu)的半導體基片；(b)以一定的方式在所述基片中引入溝道雜質(zhì)，使溝道濃度在垂直方向上而不是在橫向上顯著變化；(c)在所述半導體基片上生長薄柵極絕緣層并在所述的絕緣層上沉淀導電薄膜；(d)圖形化并蝕刻所述導電膜以形成柵極；(e)在所述柵極的一個或更多側(cè)壁上形成一個或更多絕緣薄層并暴露在所述MOSFET一個或更多除所述側(cè)壁之外有效面積上的半導體基片；(f)在所述MOSFET的所有表面上沉淀金屬薄膜；(g)對所述的MOSFET進行熱退火以在所述的半導體表面的暴露面上形成金屬半導體；(h)從所述MOSFET去除不反應的金屬，同時留下與所述半導體基片接觸的所述金屬半導體合金。
21.權(quán)利要求20的MOSFET制造工藝，其特征在于，所述制造的MOSFET器件具有的溝道長度小于或等于100nm。
22.權(quán)利要求20的工藝所制造的產(chǎn)品。
23.權(quán)利要求21的工藝所制造的產(chǎn)品。
24.一種生產(chǎn)可調(diào)節(jié)電流流量的器件的工藝，其特征在于包含(a)提供具有表面和內(nèi)部區(qū)域的半導體基片，所述的表面具有指定為預定區(qū)域的某部分；(b)在所述半導體基片的所述內(nèi)部區(qū)域內(nèi)提供雜質(zhì)原子，使得至少在接近于所述預定區(qū)的區(qū)域內(nèi)，所述雜質(zhì)原子的濃度在平行于所述半導體基片的所述表面的方向上變化不顯著，但在垂直于所述半導體基片的所述表面的方向上變化顯著；(c)至少在接近于所述預定區(qū)域的區(qū)域內(nèi)形成柵極；(d)至少在接近于所述預定區(qū)的區(qū)域內(nèi)形成源極和漏極，它們至少在某些接近于任何所述柵極兩側(cè)邊緣的位置上形成對半導體基片的肖特基或類似肖特基的界面。
25.如權(quán)利要求24的工藝，其特征在于，所述源極和/或漏極從由鉑化硅、鈀化硅和銥化硅構(gòu)成的族制成，而所述雜質(zhì)原子從由砷、磷和銻構(gòu)成的族中選擇。
26.如權(quán)利要求24的工藝，其特征在于，所述源極和/或漏極是任一種稀土硅化物構(gòu)成的族制成，而所述的雜質(zhì)原子從由硼、銦和鎵構(gòu)成的族中選擇。
27.如權(quán)利要求24的工藝，其特征在于，所述柵極電極具有的寬度不超過100nm。
28.如權(quán)利要求27的工藝，其特征在于，所述源極和/或漏極是由鉑化硅、鈀化硅和銥化硅構(gòu)的族制成，而所述的雜質(zhì)原子從由砷、磷和銻構(gòu)成的族中選擇。
29.如權(quán)利要求27的工藝，其特征在于，所述源極和/或漏極是由任一種稀土硅化物構(gòu)成的族制成，而所述雜質(zhì)原子從由硼、銦和鎵構(gòu)成的族中選擇。
30.如權(quán)利要求24的工藝所制造的產(chǎn)品。
31.如權(quán)利要求25的工藝所制造的產(chǎn)品。
32.如權(quán)利要求26的工藝所制造的產(chǎn)品。
33.如權(quán)利要求27的工藝所制造的產(chǎn)品。
34.如權(quán)利要求28的工藝所制造的產(chǎn)品。
35.如權(quán)利要求29的工藝所制造的產(chǎn)品。
全文摘要
公開了MOSFET器件系統(tǒng)和制造該器件系統(tǒng)的方法。本發(fā)明在MOSFET器件結(jié)構(gòu)的范圍內(nèi)采用肖特基勢壘接觸(301，302)作為源極和/或漏極接觸的制造，從而不需要控制短溝道效應的光暈/阱注入物以及淺源極/漏極的外延。另外，本發(fā)明無條件地除去了與MOSFET制造相關(guān)的寄生雙極性的阱，從而減少了生產(chǎn)成本，更緊密地控制器件性能參數(shù)，并提供優(yōu)于現(xiàn)有技術(shù)的器件特性。
文檔編號H01L27/095GK1434979SQ00819019
公開日2003年8月6日 申請日期2000年12月15日 優(yōu)先權(quán)日1999年12月16日
發(fā)明者J·P·辛德爾 申請人:斯平內(nèi)克半導體股份有限公司