專利名稱：耐高壓的絕緣體上的硅型半導體器件的制作方法
技術領域：
本發(fā)明涉及具有電介質隔離結構的SOI型半導體器件，特別涉及提高其耐壓特性的技術。
作為把半導體集成電路等中各個半導體元件進行相互電隔離的有力方法，采用在作為各半導體元件的有源層的半導體層的底部和側面部分形成絕緣層的電介質隔離的方法(以下，把這種結構稱為‘電介質隔離結構’)。
有該電介質隔離結構的SOI(Silicon On Insulator絕緣體上的硅)型半導體器件可以消除在使用以往的pn結隔離的半導體器件中產(chǎn)生了問題，就是說，可以消除通過pn結部分產(chǎn)生的漏電流和產(chǎn)生不需要的寄生雙極效果那樣的問題，特別有希望應用在耐高壓半導體器件、模擬開關使用的半導體器件等方面。
作為有這種電介質隔離結構的以往的SOI型半導體器件，例如，可以列舉出在日本專利第2896141號公報、日本專利第2878689號公報中披露的半導體器件。
圖1和圖2是表示作為以往的SOI型半導體器件的具體的n型耐高壓MOS晶體管的結構的圖。圖1所示的n型耐高壓MOS晶體管100在作為SOI襯底的支撐襯底的半導體襯底101上面形成作為絕緣膜的氧化硅膜102，而且層積作為SOI襯底的有源層的n-型半導體層103。
在n-型半導體層103中，為了不受相鄰形成的半導體元件的電位影響，通過腐蝕形成深度直至氧化硅膜102的隔離溝104。在該隔離溝104的內部側面上，形成氧化硅膜105，而且在隔離溝104內通過埋入多晶硅106，將n型半導體層103與周圍進行電隔離。由此，利用氧化硅膜102和氧化硅膜105，n-型半導體層103被電介質隔離成島狀。
在這樣形成的島狀n-型半導體層103的表面上，形成設有柵極氧化膜107、柵極108、用于形成溝道的p型半導體層109、源極112、與源極112連接的形成可包圍p型半導體層109的n+型半導體層110、漏極113、與漏極113連接的n+型半導體層111的n型耐高壓MOS晶體管。
此外，在圖1的結構中，圖2所示的n型耐高壓MOS晶體管150在n-型半導體層103和氧化硅膜102的界面部分上形成n-型半導體層114，同時在n-型半導體層103和氧化硅膜105的界面部分上形成n+型半導體層115，其上部可與漏極的n+型半導體層111的下部接觸。其中，使n-型半導體層114、n+型半導體層115的雜質濃度小，由此，可提耐高壓性，以便在n-型半導體層103底面和側面上也可以形成耗盡層。
在兩圖所示的n型耐高壓MOS晶體管100、150中，對作為支撐襯底的半導體襯底101一般施加0V的電位。其中，對p型半導體層109等提供與上述半導體襯底101大致相同的電位，并且，在對與漏極113連接的n+型半導體層111施加正的高電壓變?yōu)榉聪蚱玫那闆r下，p型半導體層109和n-型半導體層103構成的pn結二極管變?yōu)榉聪蚱脿顟B(tài)。此時，從p型半導體層109和n-型半導體層103的pn結的界面延伸耗盡層。
該耗盡層利用對n+型半導體層111施加的正的高電位、對半導體襯底101提供的0V電位和對p型半導體層109等提供的電位，在n-型半導體層103的內部均勻地擴展，使內部電場的集中被緩和。
其結果，難以產(chǎn)生n-半導體層103內的電子雪崩擊穿。n型耐高壓MOS晶體管的耐壓特性被n-半導體層103內有無電子雪崩擊穿發(fā)生來左右，所以通過抑制該電子雪崩擊穿，反向耐壓性確實提高。
但是，在上述以往的耐高壓SOI型半導體器件中，特別是與漏極113連接的n+型半導體層111的電位與提供給半導體襯底101的電位相同，并且，在對p型半導體層109施加大的負電壓的反向偏置狀態(tài)情況下，在n-型半導體層103內不能形成充分的耗盡層，容易產(chǎn)生電子雪崩擊穿，存在n型耐高壓MOS晶體管的反向耐壓特性會顯著劣化的問題。
就是說，對p型半導體層109等提供的電壓變?yōu)榇蟮呢撝?，并且，在對半導體襯底101提供0V、對n+型半導體層111施加的電壓變?yōu)?V那樣的反向偏置狀態(tài)中，對n+型半導體層111和半導體襯底101的其中任何一個都施加0V電壓，兩者之間沒有電位差。由于該影響，從p型半導體層109和n-型半導體層103的pn結的界面延伸的耗盡層不能充分延伸至n+型半導體層111下部區(qū)域的n-型半導體層103中。因此，n-型半導體層103的內部電場集中，容易發(fā)生電子雪崩擊穿，n型耐高壓MOS晶體管的反向耐壓特性極大地劣化。
即，在以往的耐高壓SOI型半導體器件的結構中，在完全反向偏置狀態(tài)中，不能維持耐高壓性，而在特定的條件下，存在容易發(fā)生電子雪崩擊穿，耐壓特性劣化的問題。
鑒于上述問題，本發(fā)明的目的在于提供在任意的反向偏置狀態(tài)情況下耐壓特性良好的SOI型半導體器件。
為了實現(xiàn)上述目的，本發(fā)明的SOI型半導體器件配有以下結構第一半導體層；第二半導體層，形成在所述第一半導體層的第一主表面?zhèn)鹊囊徊糠稚?；第三半導體層，其導電型與所述第二半導體層不同，形成在所述第一半導體層的主表面?zhèn)鹊呐c形成所述第二半導體層的位置隔離的位置上；第四半導體層，其導電型與所述第一半導體層不同，形成在所述第一半導體層的第二主表面?zhèn)壬希坏谝唤^緣層，形成所述第四半導體層的與所述第一半導體層相反側的主表面上；其中，即使在所述第二和第三半導體層之間施加反向偏置電壓的情況下，所述第四半導體層仍包含未完全耗盡量的雜質。
這樣，在對第二和第三半導體層施加反向偏置電壓的情況下，通過第四半導體層有未完全耗盡的結構，未耗盡的第四半導體層起到使第一半導體層的底部電位基本保持一定的作用，易于在第一半導體層內擴展耗盡層，同時通過對第四半導體層和第一半導體層形成的pn結施加反方向電壓，從該pn結部分耗盡層也向第一半導體層側延伸。其結果，即使將任意的反向偏置狀態(tài)的電位提供給第二、第三n型半導體層，也可以在第一半導體層的內部均勻地擴大耗盡層，緩和內部電場的集中，可以提供顯示良好的反向耐壓特性的耐高壓SOI型半導體器件。
其中，期望所述第四半導體層的平均單位面積的雜質量大于3×1012/cm2，或大于所述第一半導體層的平均單位面積雜質量的1.5倍以上。由此，可以阻止第四半導體層被完全耗盡，通過反向偏置由第四半導體層和第一半導體層形成的pn結上產(chǎn)生的耗盡層被寬闊地形成在第一半導體層層，有助于第一半導體層內耗盡層的均勻擴展。
此外，在包圍所述第一半導體層的所述第二和第三半導體層的周圍，通過形成深度達到所述第一絕緣層的隔離溝，同時在所述隔離溝的內部側面上形成第二絕緣層，即使形成鄰接同一半導體襯底的其它半導體元件，也可以不受其電位的影響，可以穩(wěn)定工作。
其中，在所述第一半導體層和所述隔離溝的內部側面形成的所述第二絕緣層的界面上，如果形成與所述第四半導體層相同導電型的第五半導體層，那么利用第一半導體層和第五半導體層來進行pn結隔離，更難受到相鄰半導體元件的電位影響。
此外，在上述隔離溝中埋入導電性部件，在該導電性部件上設置電極，如果在該電極上例如施加與第一絕緣層上施加的電壓相同電位的電壓，那么在該部分中就會被電屏蔽，更難受到周圍電位的影響。
參照說明本發(fā)明特定實施例的附圖，從以下論述中，本發(fā)明的這些和其它目的、優(yōu)點和特性將變得明確。
在附圖中圖1是表示有電介質隔離結構的以往的SOI型半導體器件的n型耐高壓MOS晶體管結構的圖。
圖2是表示有電介質隔離結構的以往的另一SOI型半導體器件的n型耐高壓MOS晶體管結構的圖。
圖3是本發(fā)明第一實施例的n型耐高壓MOS晶體管的主要部分剖面圖。
圖4A是表示上述第一實施例的n型耐高壓MOS晶體管中對源極提供0V處于反向偏置狀態(tài)情況下的內部電位分布和耗盡層擴展的模擬結果的圖，圖4B是表示第一實施例的n型耐高壓MOS晶體管中對漏極提供0V處于反向偏置狀態(tài)情青況下的內部電位分布和耗盡層擴展的模擬結果圖。
圖5A是表示圖1所示的以往的n型耐高壓MOS晶體管中對源極提供0V處于反向偏置情況下的內部電位分布和耗盡層擴展的模擬結果圖，圖5B是表示圖1所示的以往的n型耐高壓MOS晶體管中對漏極提供0V處于反向偏置狀態(tài)情況下的內部電位分布和耗盡層擴展的模擬結果圖。
圖6A是表示在以往的和第一實施例的n型耐高壓MOS晶體管中對源極提供0V處于反向偏置狀態(tài)情況下的n-型半導體層的雜質濃度與源/漏間耐壓關系的圖，圖6B是表示在以往的和第一實施例的n型耐高壓MOS晶體管中對漏極提供0V處于反向偏置狀態(tài)情況下的n-型半導體層的雜質濃度與源/漏間耐壓的關系圖。
圖7是表示在第一實施例的n型耐高壓MOS晶體管中與氧化硅膜相鄰埋入的p型半導體層的雜質濃度與源/漏間耐壓的關系圖。
圖8是本發(fā)明第二實施例的n型耐高壓MOS晶體管的主要部分剖面圖。
圖9是本發(fā)明第三實施例的n型耐高壓MOS晶體管的主要部分剖面圖。
圖10是本發(fā)明第四實施例的n型耐高壓MOS晶體管的主要部分剖面圖。
圖11是本發(fā)明第五實施例的耐高壓pn二極管的主要部分剖面圖。
圖12是本發(fā)明第六實施例的p型耐高壓MOS晶體管的主要部分剖面圖。
圖13是本發(fā)明第七實施例的橫型IGBT的主要部分剖面圖。
圖14是本發(fā)明第八實施例的橫型可控硅的主要部分剖面圖。
以下，根據(jù)
本發(fā)明的SOI型半導體器件的實施例。
<第一實施例>
作為本發(fā)明的SOI型半導體器件的第一實施例，說明n型耐高壓MOS晶體管。
(n型耐高壓MOS晶體管的結構)圖3是表示本發(fā)明第一實施例的n型耐高壓MOS晶體管200的結構的主要部分剖面圖。如圖所示，該n型耐高壓MOS晶體管200在作為SOI襯底的支撐襯底的半導體襯底上，通過作為第一絕緣膜的氧化硅膜2，層積形成作為SOI襯底有源層的第一半導體層的n-型半導體層3。在該圖中，示出了一個MOS晶體管，但實際上，在同一半導體襯底1上相鄰形成多個MOS晶體管元件，為了與彼此相鄰的元件電絕緣，在n-型半導體層3的周邊部分形成隔離溝4。
該隔離溝4通過腐蝕處理來形成，以便達到直至氧化硅膜2的深度，在其內部側面上形成作為第二絕緣膜的氧化硅膜5。利用該氧化硅膜5和上述氧化硅膜2，使n-型半導體層3變?yōu)楸恢車脑щ妽u狀地隔離的電介質隔離結構。
此外，在隔離溝4內的氧化硅膜5之間埋入作為高阻抗導電材料的多晶硅膜6，假設即使相對于隔離溝4的內部側面上形成的氧化硅膜5之間的電位不同，通過在多晶硅膜6內流過微小的電流，仍可消除該電位梯度，在隔離溝4中可以不產(chǎn)生不需要的電場。
在這樣形成的島狀的n-型半導體層3的表面上，利用眾所周知的方法設有柵極氧化膜7、柵極8、用于形成溝道區(qū)域的作為第二半導體層的p型半導體層9、源極13、與源極13連接的可包圍p型半導體層9那樣形成的n+型半導體層10、漏極14、與漏極14連接的作為第三半導體層的n+型半導體層11。此外，在島狀的n-型半導體層3的底部上，在埋入的氧化硅膜2的界面部分上形成作為第四半導體層的p型半導體層12。該p型半導體層12被這樣設定，其平均單位面積的雜質量大于3×1012/cm2，以便即使在反向偏置狀態(tài)中也不會被完全耗盡。下面詳細論述。
(制造方法)這里，簡單地說明n型耐高壓MOS晶體管200的制造方法。
首先，準備至少在其表面上有n-型半導體層3的半導體襯底(以下稱為‘有源層襯底’)，按照離子注入法和熱擴散法等在該n-型半導體層3側的表面上注入預定量以上的雜質，形成p型半導體層12。另外，在作為SOI襯底的支撐襯底的半導體襯底11的表面上按照CVD法等形成氧化硅膜2，粘合該半導體襯底1和形成上述n-型半導體層3的有源層襯底，以便使氧化硅膜2和在n-型半導體層3上形成的p型半導體層12合并在一起，經(jīng)過施加熱處理等進行粘結，形成SOI襯底。
再有，氧化硅膜2不僅形成在半導體襯底1的表面上，還可以形成在形成n-型半導體層3的p型半導體層12的表面上，而且，也可以形成在半導體襯底1和p型半導體層12雙方的表面上。
按表面研磨法等從n-型半導體層3側開始消減上述那樣形成的SOI襯底，以便n-型半導體層3達到期望的厚度，接著，以光刻膠掩?；驑媹D的氮化硅膜和氧化硅膜作為掩模，通過腐蝕處理，形成從n-型半導體層3的表面至上述埋入的氧化硅膜2那樣的隔離溝4。然后，在隔離溝4的內部側面部分形成氧化硅膜5，而且埋入多晶硅膜6，使n-型半導體層3被電介質隔離成島狀。
接著，在被電介質隔離的島狀的n-型半導體層3的表面上，形成柵極氧化膜7、柵極8，而且通過進行離子注入和熱處理形成用于形成溝道區(qū)域的p型半導體層9。然后，形成可包圍p型半導體層9的作為源極的n+型半導體層10，同時隔開某個適當?shù)木嚯x以便不連接p型半導體層9，在n-型半導體層3的表層部分形成作為漏極的n+型半導體層11。最后，通過把源極13與p型半導體層9和n+型半導體層10連接，把漏極14與n+型半導體層11連接，制造出n型耐高壓MOS晶體管200。
再有，其中，作為形成p型半導體層12的方法，示出了在n-型半導體層3和半導體利底1粘結前，在至少在其表面上有n-型半導體層3的半導體襯底的表面上形成p型半導體層12的方法，但按夾入氧化硅膜2那樣使帶有n-型半導體層3的半導體襯底粘結半導體襯底1，按照表面研磨法等消減n-型半導體層3以便n-型半導體層3達到期望的厚度后，按照高能量離子注入法等經(jīng)過進行從n-型半導體層3的表面注入離子等，也可以在n-型半導體層3的底部形成p型半導體層12。
此外，示出了在按夾入氧化硅膜2那樣粘結半導體襯底1和有源層襯底后，施加熱處理進行接合的方法，但對有源層襯底經(jīng)過進行注入氧離子等，也可以在n-型半導體層3的底部形成氧化硅膜2。
而且，示出了為了使n-型半導體層3達到期望的厚度，按照研磨法等消減n-型半導體層3的方法，但事先注入氫等，在施加適當?shù)臒崽幚砘蛲饬?，通過表面研磨也可以按期望的厚度調整、加工n-型半導體層3。
(耐壓特性)下面，說明本實施例的n型耐高壓MOS晶體管200的耐壓特性。
在n型耐高壓MOS晶體管200中，對作為SOI襯底的支撐襯底的半導體襯底1通常提供0V電壓。而且，通過柵極8和源極13對用于形成溝道區(qū)域的p型半導體層9和n+型半導體層10提供大致相同的電壓，使n型耐高壓MOS晶體管200處于截止狀態(tài)，通過漏極14對n+型半導體層11提供與上述p型半導體層9等電位相比有正的高電位的電壓。于是，p型半導體層9和n-型半導體層3構成的pn結二極管變?yōu)榉聪蚱脿顟B(tài)，從p型半導體層9和n-型半導體層3的pn結的界面開始耗盡層延伸至n-型半導體層3內。如下所述，該耗盡層的延伸情況對n型耐高壓MOS晶體管200的耐壓特性產(chǎn)生極大影響。
由于n型耐高壓MOS晶體管200處于反向偏置狀態(tài)，所以對源極13和漏極14施加的電壓組合例有各種各樣的考慮，但這里特別考察兩種情況下的耐壓特性，(1)對半導體襯底1提供0V電壓，同時對源極13提供0V電壓，作為對漏極14的正的高電壓，提供400V情況(以下稱為‘第一反向偏置狀態(tài)’)下的耐壓特性，和(2)對半導體襯底1提供0V電壓，對源極提供400V電壓，對漏極14提供0V電壓情況(以下稱為‘第二反向偏置狀態(tài)’)下的耐壓特性。
圖4A是表示上述第一反向偏置狀態(tài)的n型耐高壓MOS晶體管200內部的電壓分布和耗盡層擴展的模擬結果的模式圖，圖4B是表示上述第二反向偏置狀態(tài)的n型耐高壓MOS晶體管200內部的電壓分布和耗盡層擴展的模擬結果的模式圖，僅分別示出圖3的n型耐高壓MOS晶體管200的右半部分的主要部分剖面圖。
在兩圖中，從p型半導體層9和n-型半導體層3的pn結的界面至用虛線表示的耗盡層端位置形成耗盡層，無論哪種情況下，n-型半導體層3內部都被完全耗盡。其結果，n-型半導體層3內部的電位分布非常緩和，可緩和內部電場的集中，在n-型半導體層3內部不易發(fā)生電子雪崩擊穿。一般來說，由于n型耐高壓MOS晶體管的耐壓特性主要由n-型半導體層3內部是否發(fā)生電子雪崩擊穿來決定，在利用該特性的n型耐高壓MOS晶體管200中，可以獲得良好的反向耐壓特性。
另一方面，在圖1所示的以往的MOS晶體管100的情況下，按照對漏極14和源極13的電壓施加方法，不能獲得良好的反向耐壓特性。
圖5A是表示上述第一反向偏置狀態(tài)下n型耐高壓MOS晶體管100內部的電位分布和耗盡層擴展的模擬結果模式圖，圖5B是表示上述第二反向偏置狀態(tài)下n型耐高壓MOS晶體管100內部的電位分布和耗盡層擴展的模擬結果模式圖，僅分別示出圖1的n型耐高壓MOS晶體管100的右半部分的主要部分剖面圖。
如圖5A所示，即使是以往的n型耐高壓MOS晶體管100，在源極電位為0V的第一反向偏置狀態(tài)下，與本實施例同樣，由于n-型半導體層3內部被完全耗盡，n-型半導體層3內部的電位分布非常緩和，內部電場的集中被緩和，所以在n-型半導體層3內部不易發(fā)生電子雪崩擊穿，顯示良好的反向耐壓特性。
但是，作為漏極電位為0V的第二反向偏置狀態(tài)，由于對n+型半導體層11和半導體襯底1的其中任何一個都施加0V電壓，所以如圖5B所示，從p型半導體層9和n-型半導體層3的pn結的界面延伸的耗盡層不能充分延伸至n+型半導體層11下部區(qū)域的n-型半導體層3，耗盡層的延伸被抑制，內部電場的集中未降低，所以n型耐高壓MOS晶體管的反向耐壓特性極大地劣化，對源極13不能施加至-400V電壓。
作為這樣的第二反向偏置狀態(tài)，由于對n+型半導體層11和半導體襯底1的其中任何一個都施加0V電壓，兩者間沒有電位差，所以在以往的n型耐高壓MOS晶體管100的結構中，耗盡層減少，不能避免反向耐壓特性的劣化。
但是，按照本實施例的n型耐高壓MOS晶體管200的結構，如圖4B所示，n-型半導體層3內的所有耗盡層的區(qū)域被擴展，可以獲得與圖4A情況相同的反向耐壓特性。
就是說，按照本實施例，在氧化硅膜2和n-型半導體層3之間設有p型半導體層12，同時在整個p型半導體層12中按不形成耗盡層那樣來決定其雜質的濃度(平均單位面積的雜質量大于3×1012/cm2量)，由此，未完全耗盡的p型半導體層12起到使n-型半導體層3的底部電位大致保持一定的作用，同時利用對p型半導體層12和n-型半導體層3形成的pn結施加的反向偏置，從該pn結部分開始耗盡層也向n-型半導體層3側延伸。
如上所述，n型耐高壓MOS晶體管的耐壓特性由n-型半導體層3內部是否發(fā)生電子雪崩擊穿來左右，但在本實施例中，即使在第二反向偏置狀態(tài)下，利用按可不完全耗盡那樣設定雜質濃度的p型半導體層12的作用，由于在n-型半導體層3內部所有區(qū)域都形成耗盡層，所以其電位分布變得緩和，不易發(fā)生電子雪崩擊穿。其結果，n型耐高壓MOS晶體管顯示良好的反向耐壓特性。
(各半導體層中包含的雜質量與耐壓特性的關系)圖6A、圖6B表示比較本發(fā)明實施例的n型耐高壓MOS晶體管200、(本實施例產(chǎn)品)和以往的n型耐高壓MOS晶體管100(以往產(chǎn)品)的源/漏間耐壓與作為該晶體管的有源層的n-型半導體層中包含的雜質量(雜質濃度)的關系。圖6A表示第一反向偏置狀態(tài)(源極電位=0V的情況)下源/漏間耐壓與雜質濃度的關系，圖6B表示第二反向偏置狀態(tài)(漏極電位=0V的情況)下源/漏間耐壓與雜質濃度的關系。
在第一反向偏置狀態(tài)的情況下，如圖6A所示，本實施例產(chǎn)品與以往產(chǎn)品顯示出大致相同的特性，尤其在n-型半導體層3的雜質濃度在1.0×1015/cm3的情況下，可達到耐高壓。
但是，在第二反向偏置狀態(tài)的情況下，如圖6B所示，在本實施例產(chǎn)品中，可獲得與圖6A同樣良好的耐壓特性，但在以往產(chǎn)品的情況下，源/漏間耐壓顯著地劣化，尤其在n-型半導體層3的雜質濃度在1.0×1015/cm3以下的范圍時，與本實施例產(chǎn)品相比要下降一半左右。
于是，在本實施例的n型耐高壓MOS晶體管200中，在第一、第二反向偏置狀態(tài)兩種情況下都可以獲得良好的源/漏間耐壓，尤其在n-型半導體層3的雜質濃度在5.0×1014/cm3～1.0×1015/cm3的情況下，具有明顯的效果。
而且，如上所述，在本實施例中，由于在p型半導體層12內未完全形成耗盡層，所以可以提耐高壓特性，但耗盡層形成的程度取決于該p型半導體層12中包含的雜質量。因此，不僅在n-型半導體層3和絕緣層2之間插入p型半導體層12，而且必須把該p型半導體層12的雜質量設定為適當?shù)闹?，以便即使施加預定的反向偏置電壓，也可以使p型半導體層12內部未被完全耗盡。
圖7是表示本實施例的n型耐高壓MOS晶體管的源/漏間耐壓的與p型半導體層12的雜質濃度依賴性有關的實驗結果的曲線圖。再有，在本實驗中，施加的電壓被設定為第二反向偏置狀態(tài)，n-型半導體層3的雜質濃度設定為1×1015/cm3，其厚度為20μm。
如圖7的曲線所示，如果p型半導體層12的平均單位面積的雜質濃度低于3.0×1012/cm2，那么源/漏間耐壓急劇地劣化。這是因為如果p型半導體層12的雜質濃度低于3.0×1012/cm2，那么尤其在第二反向偏置狀態(tài)時p型半導體層12開始被完全耗盡，p型半導體層12失去把n-型半導體層3的底部電位基本保持一定的作用，不能實現(xiàn)均勻的耗盡層延伸的緣故。因此，n-型半導體層3的內部電場局部集中，n型耐高壓MOS晶體管的反向耐壓特性極大地劣化。
但是，在雜質濃度為3.0×1012/cm2以上時，則顯示良好的耐壓特性。這里，雜質濃度有3.0×1012/cm2的臨界點，但由于因環(huán)境溫度等該臨界點會微妙地變動，所以為了獲得穩(wěn)定的耐高壓特性，期望把雜質濃度設定得超過3.0×1012/cm2。
但是，在對pn結的半導體施加反向偏置電壓時，形成夾住pn結界面的耗盡層。如果該耗盡層的整體厚度為W，在p型、n型的各自半導體中形成的耗盡層的厚度為Wp、Wn，那么W=Wp+Wn的關系成立。其中，在p型、n型的各自半導體的平均單位面積的雜質量為dp、dn的情況下，耗盡層的厚度Wp、Wn與雜質量dp、dn大致成反比的關系是眾所周知的。
因此，p型半導體層12的雜質濃度越大，p型半導體層12內就越難以形成耗盡層，本發(fā)明的p型半導體層12的雜質濃度的最大值是直至在硅上可以固溶雜質的限度(固溶限度)所獲得的值。
具體地說，作為P型半導體的雜質，在一般使用硼(B)的情況下，固溶限度為平均單位體積5.0×1020/cm3，如果把它換算成實際器件的平均單位面積量，那么在1.0×1017/cm2左右。
而且，如上所述，圖7的實驗數(shù)據(jù)是n-型半導體層3的雜質濃度為1.0×1015/cm3時的數(shù)據(jù)。如圖6A、圖6B所示，為了獲得良好的耐壓特性，期望n-型半導體層3的雜質濃度為1.0×1015/cm3以下，此外，如上所述，如果考慮p型半導體層12的雜質濃度比n-型半導體層3高，使p型半導體層12內不易產(chǎn)生耗盡層，那么p型半導體層12的雜質濃度只要比為了獲得良好的耐壓特性所必需的n-型半導體層3的雜質濃度的上限值(1.0×1015/cm3)的該p型半導體層12雜質濃度的下限值(3.0×1012/cm2)大，那么在所有n型耐高壓MOS晶體管中就可以獲得良好的耐壓特性。
而且，在一般的半導體元件中，由于n-型半導體層3的雜質量通常被設定為1.0×1015/cm3以下，結果，對于所有的n型耐高壓MOS晶體管100來說，可以說p型半導體層12的雜質濃度至少比3.0×1012/cm2大。
另一方面，如果把n-型半導體層3的雜質濃度1.0×1015/cm3換算為平均單位面積的濃度，那么在本例中，由于n-型半導體層3的厚度設定為20μm(2.0×10-3cm)，所以平均單位面積的濃度=(1.0×1015)×(2.0×10-3)＝2.0×1012(/cm2)。
此時，由于只要比為了獲得良好的耐壓特性所必需的p型半導體層12的雜質濃度的下限值(3.0×1012/cm2)大就可以，結果可知，相對于n-型半導體層3的平均單位面積的雜質濃度，把p型半導體層12的平均單位面積的雜質濃度設定得比(3.0×1012)/(2.0×1012)=1.5倍大就可以。
如上所述，對pn結的半導體施加反向偏置電壓時的p型、n型的各個半導體中形成的耗盡層的厚度比與各個半導體的平均單位面積的雜質量有大致反比的關系，此外，由于平均單位面積的雜質濃度可以與各半導體層的厚度無關地設定，所以即使在n-型半導體層3未達到本例那樣的20μm的情況下，如果p型半導體層12的平均單位面積的雜質量超過n-型半導體層3的平均單位面積的雜質濃度的1.5倍，就可以獲得良好的耐壓特性。
于是，在本實施例的n型耐高壓MOS晶體管200中，由于有與n-型半導體層3不同的導電型，并且，在n-型半導體層3和絕緣膜2的界面上有包含的雜質濃度按上述條件設定為合適值的p型半導體層12的結構，所以促進了n-型半導體層3內的耗盡層的均勻延伸，由此，n-型半導體層3的內部電場的集中被緩和，可以獲得良好的反向耐壓特性。
再有，以上就本實施例的n型耐高壓MOS晶體管200的結構和雜質量等以特定的第一和第二反向偏置的情況為例進行了說明，但p型半導體層12有助于耗盡層延伸的理論在其它反向偏置狀態(tài)中也可以同樣適用，并且，上述第二反向偏置狀態(tài)，即對半導體襯底1和漏極14提供0V的電位，同時對源極13提供負的高電位的情況被認為是最容易阻礙耗盡層延伸的條件，結果，在其它所有的反向偏置狀態(tài)的情況中，只要滿足上述結構和p型半導體層12的雜質濃度條件，就可以獲得良好的反方向耐高壓特性。
&#60第二實施例&#62圖8是表示本發(fā)明第二實施例的n型耐高壓MOS晶體管210的結構的主要部分剖面圖。
與第一實施例的n型耐高壓MOS晶體管200(圖3)的不同點在于，沿n-型半導體層3和隔離溝4的側壁上形成的氧化硅膜5的界面形成與p型半導體層12同一導電型的作為第五半導體層的p型半導體層15。
即使在反向偏置時，由于在n-型半導體層3的整個區(qū)域中可形成耗盡層，所以與p型半導體層12一樣，也期望p型半導體層15的平均單位面積的雜質量大于3×1012/cm2。
這樣的加工可以這樣進行，例如在n-型半導體層3上形成隔離溝4前，按照離子注入法，在比該隔離溝4的形成范圍稍稍寬的范圍內形成直達氧化硅膜2的p型半導體層，然后，在其內側利用腐蝕形成隔離溝4。
通過獲得本實施例那樣的結構，與第一實施例的n型耐高壓MOS晶體管200一樣，不僅可以提耐高壓特性，而且通過面對氧化硅膜5的p型半導體層15與n-型半導體層3產(chǎn)生的pn結隔離，可以進一步抑制相鄰形成的其它SOI半導體元件的電位影響。
&#60第三實施例&#62圖9是表示本發(fā)明的SOI型半導體器件的第三實施例的n型耐高壓MOS晶體管220的結構的主要部分剖面圖。與第二實施例的n型耐高壓MOS晶體管210的不同點在于，對隔離溝4內埋入的多晶硅6的表面注入雜質，設置n+型半導體層16，在該n+型半導體層16上設置電極17。
通過獲得這樣的結構，不僅具有與第一或第二實施例的n型耐高壓MOS晶體管200、210相同的耐壓特性效果，而且，例如通過電極17，如果對n+型半導體層16提供與半導體襯底1相等的接地電位，那么由于在該部分中進行電屏蔽，所以可以進一步抑制相鄰的其它SOI型半導體器件帶有的電位影響。
再有，多晶硅6的表層部分設置的n+型半導體層16有用于與電極進行歐姆連接而設置的導電層的目的，代替n+型半導體層16，設置p+型半導體層也可以。
&#60第四實施例&#62圖10是表示本發(fā)明的SOI型半導體器件的第四實施例的n型耐高壓MOS晶體管230的結構的主要部分剖面圖。與圖3所示的n型耐高壓MOS晶體管200的不同點在于，使源極13和漏極14的n-型半導體層3的相對位置相反。用于形成溝道的p型半導體層9、源極13、與源極13連接的形成可包圍p型半導體層9的n+型半導體層10形成在島狀的n-半導體層3的周邊部分，漏極14、與漏極14連接的作為第三半導體層的n+型半導體層11形成在島狀的n-型半導體層3的中央部分。利用這樣的結構，與第一實施例的n型耐高壓MOS晶體管200一樣，可以實現(xiàn)顯示良好的反向耐壓特性的n型耐高壓MOS晶體管。
&#60第五實施例&#62圖11是表示本發(fā)明的SOI型半導體器件的第五實施例的n型耐高壓MOS晶體管240的結構的主要部分剖面圖。不形成圖3所示的第一實施例的n型耐高壓MOS晶體管200的柵極氧化膜7、柵極8、與源極13連接的形成可包圍p型半導體層9的n+型半導體層10，而代替n+型半導體層10形成可包圍p型半導體層9的n+型半導體層18，同時形成代替源極13的陽極電極19，形成代替漏極14的陰極電極20。
在這樣的耐高壓pn二極管240中，p型半導體層9、n+型半導體層11、n-型半導體層3和p型半導體層12有與第一實施例的n型耐高壓MOS晶體管200的結構完全相同，具有良好的反向耐壓特性。
&#60第六實施例&#62圖12是表示本發(fā)明的SOI型半導體器件的第六實施例的p型耐高壓MOS晶體管250的結構的主要部分剖面圖。在與第一實施例的n型耐高壓MOS晶體管200同樣形成的島狀n-型半導體層3的表面上，設有柵極氧化膜7、柵極8、用于形成溝道的作為第三半導體層的n型半導體層22、源極13、與源極13連接的形成可包圍n型半導體層22的p+型半導體層23、漏極14、與漏極14連接的作為第二半導體層的p+型半導體層24、至少包圍p+型半導體層24一部分形成可與n型半導體層22連接的p-型半導體層21。此外，在島狀的n-型半導體層3底部的氧化硅膜2的界面上，形成作為第四半導體層的p型半導體層12。
該p型耐高壓MOS晶體管250把第一實施例的n型耐高壓MOS晶體管200的n+型半導體層11、p型半導體層9、n+型半導體層10分別置換成p-型半導體層21和p+型半導體層24、n型半導體層22、p+型半導體層23，只是雜質導電型相反，其它結構與n型耐高壓MOS晶體管200大致相同，與該n型耐高壓MOS晶體管同樣，是具有良好反向耐壓特性的p型耐高壓MOS晶體管。
<第七實施例>
圖13是表示本發(fā)明的SOI型半導體器件的第七實施例的橫型絕緣柵雙極晶體管(IGBT)260的結構的主要部分剖面圖。在與第一實施例的n型耐高壓MOS晶體管200同樣形成的島狀n-型半導體層3的表面上，設有柵極氧化膜7、柵極8、用于形成溝道的作為第二半導體層的p型半導體層9、源極13、與源極13連接的形成可包圍p型半導體層9的n+型半導體層10、漏極14、與漏極14連接的形成可包圍p+型半導體層25的作為第三半導體層的n型半導體層26。此外，在島狀的n-型半導體層3底部的氧化硅膜2的界面上，形成作為第四半導體層的p型半導體層12。在該橫型IGBT260中，p型半導體層9、n型半導體層26和n-型半導體層3構成的二極管的基本結構與第一實施例的n型耐高壓MOS晶體管200相同，利用島狀的n-型半導體層3底部的p型半導體層12，可獲得與第一實施例相同的效果，具有良好的反向耐壓特性。
&#60第八實施例&#62圖14是表示本發(fā)明的SOI型半導體器件的第八實施例的橫型可控硅270的結構的主要部分剖面圖。在與第一實施例的n型耐高壓MOS晶體管200同樣形成的島狀n-型半導體層3的表面上，設有作為第二半導體層的p型半導體層27、28、陽極電極18、與陽極電極18連接的形成可包圍p型半導體層28的p+型半導體層30、陰極電極19、與陰極電極19連接的形成可包圍p型半導體層27的n+型半導體層29、P型控制柵極電極33、與P型控制柵極電極33連接的形成可包圍p型半導體層27的p+型半導體層31、N型控制柵極電極34、與N型控制柵極電極34連接的作為第三半導體層3的n+型半導體層32。
此外，在島狀的n-型半導體層3底部的氧化硅膜2的界面部分上，形成作為第四半導體層的p型半導體層12。在該橫型可控硅270中，有由p型半導體層28、n-型半導體層3、p型半導體層27和n+型半導體層29構成的pnpn結構，但基本的工作與n型耐高壓MOS晶體管200的pn二極管相同，利用島狀的n-型半導體層3底部的p型半導體層12可獲得與第一實施例相同的效果，具有良好的反向耐壓特性。
&#60變形例&#62再有，本發(fā)明的內容當然不限于上述實施例，可以考慮以下的變形例。
(1)在上述各實施例中，說明了無論在什么情況下，作為SOI襯底有源層的第一半導體層都使用n-型半導體層的情況，但作為該第一半導體層，即使使用p-型半導體層，不用說也可以獲得同樣的效果。但是，在使用p-型半導體層的情況下，在作為其底部埋入的第一絕緣膜的氧化硅膜的界面上必須形成作為第四半導體層的n型半導體層。
(2)在上述各實施例中，說明了無論什么情況，作為SOI襯底的支撐襯底都使用半導體襯底的情況，但即使把半導體襯底置換成絕緣性襯底，仍可以獲得同樣的效果。但是，作為SOI襯底的支撐襯底，在使用絕緣性襯底的情況下，按照蒸鍍法等，期望在該絕緣性襯底的里面按均勻的厚度形成金屬膜等，具有使SOI型半導體器件的里面的電位均勻的結構。
(3)此外，在上述各實施例中，說明了作為島狀的n-型半導體層3的底部或隔離溝4的內部側面上形成的絕緣膜，使用氧化硅膜的情況，但即使把氧化硅膜置換成氮化硅膜等其它的絕緣膜，仍可獲得同樣的效果。
盡管參照附圖以實例的形式充分地說明了本發(fā)明，但應該指出，對于本領域技術人員來說，顯然可以進行各種變更和改進。
因此，只要這些變更和改進未脫離本發(fā)明的范圍，它們都應該歸入本發(fā)明。
權利要求
1．一種SOI型半導體器件，其特征在于，配有以下結構·第一半導體層；·第二半導體層，形成在所述第一半導體層的第一主表面?zhèn)鹊囊徊糠稚?；·第三半導體層，其導電型與所述第二半導體層不同，形成在所述第一半導體層的主表面?zhèn)鹊呐c形成所述第二半導體層的位置隔離的位置上；·第四半導體層，其導電型與所述第一半導體層不同，形成在所述第一半導體層的第二主表面?zhèn)壬希弧さ谝唤^緣層，形成在所述第四半導體層的與所述第一半導體層相反側的主表面上；其中，即使在所述第二和第三半導體層之間施加反向偏置電壓的情況下，所述第四半導體層仍包含未完全耗盡量的雜質。
2．加權利要求1所述的SOI型半導體器件，其特征在于，所述第四半導體層的平均單位面積的雜質量大于3×1012/cm2。
3．如權利要求1所述的SOI型半導體器件，其特征在于，所述第四半導體層的平均單位面積的雜質量大于所述第一半導體層的平均單位面積雜質量的1.5倍以上。
4．如權利要求1所述的SOI型半導體器件，其特征在于，所述第一半導體層的平均單位面積雜質量在5×1014/cm2以上，1×1015/cm2以下。
5．如權利要求1所述的SOI型半導體器件，其特征在于，在所述第一半導體層的包圍所述第二和第三半導體層的周圍，形成達到所述第一絕緣層深度的隔離溝，并在所述隔離溝的內部側面上形成第二絕緣層。
6．如權利要求5所述的SOI型半導體器件，其特征在于，在所述第一半導體層和所述隔離溝的內部側面上形成的所述第二絕緣層的界面上，形成與所述第四半導體層相同導電型的第五半導體層。
7．如權利要求6所述的SOI型半導體器件，其特征在于，所述第五半導體層的平均單位面積的雜質量大于1×1012/cm2。
8．如權利要求6所述的SOI型半導體器件，其特征在于，所述第五半導體層的平均單位面積的雜質量大于所述第一半導體層的平均單位面積雜質量的1.5倍以上。
9．如權利要求5所述的SOI型半導體器件，其特征在于，在所述隔離溝內埋入導電性部件。
10．如權利要求9所述的SOI型半導體器件，其特征在于，在埋入所述隔離溝中的導電性部件上設置電極。
11．如權利要求10所述的SOI型半導體器件，其特征在于，所述導電性部件為多晶硅，所述電極通過導電型半導體層與所述多晶硅歐姆連接。
12．如權利要求1所述的SOI型半導體器件，其特征在于，在所述第四半導體層的與所述第一半導體層相反側的主表面上與半導體襯底接合，所述第一絕緣層是在所述第四半導體層和所述半導體襯底的至少一個接合面上形成的氧化膜。
13．如權利要求1所述的SOI型半導體器件，其特征在于，所述第一絕緣層由絕緣性襯底構成，在與所述絕緣性襯底的所述第四半導體層相反側的主表面上形成金屬膜。
14．如權利要求1所述的SOI型半導體器件，其特征在于，所述SOI型半導體器件為MOS型晶體管。
15．如權利要求1所述的SOI型半導體器件，其特征在于，所述SOI型半導體器件為pn二極管。
16．如權利要求1所述的SOI型半導體器件，其特征在于，所述SOI型半導體器件為橫型絕緣柵雙極晶體管。
17．如權利要求1所述的SOI型半導體器件，其特征在于，所述SOI型半導體器件為橫型可控硅。
全文摘要
一種SOI型半導體器件,夾置絕緣層地層積半導體襯底和作為有源層的第一半導體層,同時在第一半導體層的表面上,形成第二半導體層和有與該第二半導體層不同導電型的第三半導體層,在所述第一半導體層和所述絕緣層的界面上形成有與第一半導體層不同導電型的第四半導體層。該第四半導體層被這樣設定,平均單位面積的雜質量大于3×10
文檔編號H01L29/786GK1288264SQ00131700
公開日2001年3月21日 申請日期2000年8月30日 優(yōu)先權日1999年8月31日
發(fā)明者上本康裕, 山下勝重, 三浦孝 申請人:松下電子工業(yè)株式會社