專利名稱：半導(dǎo)體集成電路裝置的制作方法
發(fā)明的背景本發(fā)明涉及具有在除去了器件隔離區(qū)域的部分上形成的布線層的半導(dǎo)體集成電路裝置，具體地說(shuō)，涉及具有在除去了STI器件隔離區(qū)域的部分上形成的源極線的非易失性半導(dǎo)體存儲(chǔ)裝置。


圖1是具有用自對(duì)準(zhǔn)源極法(以下，叫做SAS)形成的源極線的NOR型EEPROM存儲(chǔ)單元陣列的斜視圖。
所謂SAS法，是這樣一種技術(shù)采用用字線WL和光刻膠等作為掩模，除去各個(gè)單元晶體管的源極間的器件隔離絕緣膜109的辦法，使得在字線WL之間露出p型硅襯底101，再通過(guò)向這里導(dǎo)入n型雜質(zhì)的辦法，形成由n型擴(kuò)散層構(gòu)成的源極線SL。
具體地說(shuō)，如圖1所示，從最底面開(kāi)始，以包括浮置柵極FG、字線WL、氮化膜113的構(gòu)造114和在其側(cè)壁上形成的側(cè)壁絕緣膜115為掩模，除去存在于源極線形成區(qū)域中的器件絕緣膜109，使p型硅襯底101露出來(lái)，在這里形成由n擴(kuò)散層構(gòu)成的源極線SL。
這樣的SAS法，可以相對(duì)于字線WL自我匹配地形成源極線SL，可以縮短字線WL間的節(jié)距，對(duì)于高集成化是有利的。
現(xiàn)有的NOR型EEPROM的存儲(chǔ)單元陣列中的器件隔離區(qū)域109，如圖1所示，是用LOCOS法形成的LOCOS型的。
對(duì)此，近些年來(lái)，作為提高存儲(chǔ)單元陣列集成度的器件隔離，淺槽隔離(STI)受到了人們注意。STI與現(xiàn)有的LOCOS型的器件隔離區(qū)域比，芯片上邊的占有面積可以縮小與不產(chǎn)生鳥(niǎo)喙的量對(duì)應(yīng)的那么大的量。
圖2是用STI進(jìn)行NOR型EEPROM存儲(chǔ)單元陣列的斜視圖。
但是，如圖2所示，若用SAS法在用STI209進(jìn)行器件隔離的存儲(chǔ)單元陣列上形成源極線SL，則應(yīng)當(dāng)構(gòu)成源極線SL的n型擴(kuò)散層219有時(shí)候會(huì)沿著隔離用的隔離槽207分?jǐn)唷Ｆ湓蚴遣荒芟蚋綦x槽207的側(cè)壁上充分地導(dǎo)入n型雜質(zhì)。
這樣一來(lái)，在用STI進(jìn)行NOR型EEPROM中，如果在除去了槽絕緣之后，在這里形成布線層，即形成源極線，則會(huì)發(fā)生這樣的情況該源極線常常會(huì)斷線，使生產(chǎn)成品率降低。
發(fā)明的概述本發(fā)明，就是有鑒于上述情況而發(fā)明的，其目的是提供一種即便是在除去了槽隔離的部分上形成了布線層，也具有難于使該布線層斷線的構(gòu)造的半導(dǎo)體集成電路裝置，為實(shí)現(xiàn)上述目的，在本發(fā)明中，半導(dǎo)體集成電路裝置具備在第1導(dǎo)電類型的半導(dǎo)體襯底內(nèi)形成的槽，該槽在上述半導(dǎo)體襯底內(nèi)對(duì)第1、第2器件區(qū)域進(jìn)行隔離；在上述槽內(nèi)形成的第1絕緣物，該第1絕緣物使上述第1、第2器件區(qū)域彼此間進(jìn)行電絕緣；在上述第1器件區(qū)域內(nèi)形成的第2導(dǎo)電類型的第1、第2半導(dǎo)體區(qū)域；在上述第2器件區(qū)域內(nèi)形成的第2導(dǎo)電類型的第3、第4半導(dǎo)體區(qū)域；在上述第1、第2半導(dǎo)體區(qū)域的上述第1器件區(qū)域上邊、上述第1絕緣物上邊、和上述第3、第4半導(dǎo)體區(qū)域間的第2器件區(qū)域上邊形成的柵極電極；在上述第1絕緣物上形成的凹部，該凹部使上述第1、第2半導(dǎo)體區(qū)域的至少一方從上述槽的一個(gè)側(cè)壁上露出來(lái)，使上述第3、第4半導(dǎo)體區(qū)域的至少一方從上述槽的另一側(cè)壁上的露出來(lái)，和在上述凹部?jī)?nèi)形成的導(dǎo)電區(qū)域，該導(dǎo)電區(qū)域使上述第1、第3半導(dǎo)體區(qū)域的至少一方電連到上述第3、第4半導(dǎo)體區(qū)域的至少一方上。
如果是具有上述構(gòu)成的半導(dǎo)體集成電路裝置，則在第1絕緣物內(nèi)形成使上述第1、第2半導(dǎo)體區(qū)域的至少一方從上述槽的一個(gè)側(cè)壁上露出來(lái)，使上述第3、第4半導(dǎo)體區(qū)域的至少一方從上述槽的另一側(cè)壁上的露出來(lái)的凹部。然后，在該凹部?jī)?nèi)形成導(dǎo)電物，并用該導(dǎo)電物使上述第1、第3半導(dǎo)體區(qū)域的至少一方電連到上述第3、第4半導(dǎo)體區(qū)域的至少一方上。
這樣一來(lái)，采用中間存在在凹部?jī)?nèi)形成的導(dǎo)電物地把第1、第2半導(dǎo)體區(qū)域的至少一方連接到第3、第4半導(dǎo)體區(qū)域上的辦法，就可以消除布線層沿槽的側(cè)壁斷線的的現(xiàn)象。
此外，該凹部的底面形成得比第1、第2器件區(qū)域的表面還低。因此，在凹部?jī)?nèi)形成的導(dǎo)電物，可以用無(wú)掩模的刻蝕法形成。即，上述半導(dǎo)體集成電路裝置具有這樣的構(gòu)造可以在抑制制造工序數(shù)的增加的同時(shí)，形成用來(lái)使半導(dǎo)體區(qū)域彼此間電連的導(dǎo)電物。
附圖的簡(jiǎn)單說(shuō)明圖1是具有用自對(duì)準(zhǔn)源極法形成的源極線的NOR型EEPROM的存儲(chǔ)單元陣列的斜視圖。
圖2是具有用自對(duì)準(zhǔn)源極法形成的源極線的淺槽隔離型的NOR型EEPROM的存儲(chǔ)單元陣列的斜視圖。
圖3是NOR型EEPROM的電路圖。
圖4A是本發(fā)明的實(shí)施例1的NOR型EEPROM的平面圖。
圖4B是沿圖4A中的4B-4B線的剖面圖。
圖4C是沿圖4A中的4C-4C線的剖面圖。
圖4D是沿圖4A中的4D-4D線的剖面圖。
圖5A、圖5B、圖5C、圖5D、圖5E、圖5F、圖5G、圖5H、圖5I、圖5J、圖5K和圖5L分別是本發(fā)明的實(shí)施例1的NOR型EEPROM的一個(gè)制造工序中的斜視圖。
圖6A、圖6B、圖6C、圖6D、圖6E和圖6F分別是本發(fā)明的實(shí)施例2的NOR型EEPROM的一個(gè)制造工序中的斜視圖。
圖7A是本發(fā)明的實(shí)施例3的NOR型EEPROM的平面圖。
圖7B是沿圖7A中的7B-7B線的剖面圖。
圖7C是沿圖7A中的7C-7C線的剖面圖。
圖7D是沿圖7A中的7D-7D線的剖面圖。
圖8A、圖8B、圖8C、圖8D、圖8E和圖8F分別是本發(fā)明的實(shí)施例3的NOR型EEPROM的一個(gè)制造工序中的斜視圖。
圖9A和圖9B分別是本發(fā)明的實(shí)施例3的一個(gè)變形例的NOR型EEPROM的剖面圖。
圖10A是本發(fā)明的實(shí)施例4的NOR型EEPROM的平面圖。
圖10B是沿圖10A中的10B-10B線的剖面圖。
圖10C是沿圖10A中的10C-10C線的剖面圖。
圖10D是沿圖10A中的10D-10D線的剖面圖。
圖11A、圖11B、圖11C、和圖11D分別是本發(fā)明的實(shí)施例4的NOR型EEPROM的一個(gè)制造工序中的斜視圖。
圖12A和圖12B分別是本發(fā)明的實(shí)施例4的一個(gè)變形例的NOR型EEPROM的剖面圖。
圖13A是本發(fā)明的實(shí)施例5的NOR型EEPROM的平面圖。
圖13B是沿圖13A中的13B-13B線的剖面圖。
圖13C是沿圖13A中的13C-13C線的剖面圖。
圖13D是沿圖13A中的13D-13D線的剖面圖。
圖14A、圖14B、圖14C、圖14D、圖14E、圖14F、圖14G、圖14H、圖14I、圖14J、圖14K和圖14L分別是本發(fā)明的實(shí)施例5的NOR型EEPROM的一個(gè)制造工序中的斜視圖。
圖15A是本發(fā)明的實(shí)施例6的NOR型EEPROM的平面圖。
圖15B是沿圖15A中的15B-15B線的剖面圖。
圖15C是沿圖15A中的15C-15C線的剖面圖。
圖15D是沿圖15A中的15D-15D線的剖面圖。
圖16A和圖16B分別是本發(fā)明的實(shí)施例6的一個(gè)變形例的NOR型EEPROM的剖面圖。
圖17A是本發(fā)明的實(shí)施例7的NOR型EEPROM的平面圖。
圖17B是沿圖17A中的17B-17B線的剖面圖。
圖17C是沿圖17A中的17C-17C線的剖面圖。
圖17D是沿圖17A中的17D-17D線的剖面圖。
圖18A和圖18B分別是本發(fā)明的實(shí)施例7的一個(gè)變形例的NOR型EEPROM的剖面圖。
圖19A是本發(fā)明的實(shí)施例8的NOR型EEPROM的平面圖。
圖19B是沿圖19A中的19B-19B線的剖面圖。
圖20的斜視圖示出了本發(fā)明的實(shí)施例8的NOR型EEPROM的制造方法1。
圖21的斜視圖示出了本發(fā)明的實(shí)施例8的EEPROM的制造方法2。
圖22是用來(lái)說(shuō)明本發(fā)明的實(shí)施例9的目的的剖面圖。
圖23是本發(fā)明的實(shí)施例9的NOR型EEPROM的剖面圖。
圖24A、圖24B、圖24C、圖24D、圖24E、圖24F、圖24G、圖24H、圖24I、圖24J、圖24K、圖24L、圖24M、圖24N、圖24O、圖24P、圖24Q和24R分別是本發(fā)明的實(shí)施例9的NOR型EEPROM的一個(gè)制造工序中的斜視圖。
圖25的斜視圖示出了本發(fā)明的實(shí)施例9的一個(gè)變形例的NOR型EEPROM。
發(fā)明的詳述以下，邊參照附圖邊說(shuō)明本發(fā)明的實(shí)施例。另外，在所有的圖中，對(duì)于共同的部分都賦予共同的參照標(biāo)號(hào)。
(實(shí)施例1)首先，從應(yīng)用本發(fā)明的NOR型EEPROM的一個(gè)電路構(gòu)成開(kāi)始進(jìn)行說(shuō)明。
圖3是NOR型EEPROM的電路圖。
如圖3所示，NOR型EEPROM的存儲(chǔ)單元陣列100把多個(gè)非易失性存儲(chǔ)單元MC配置為矩陣狀。多個(gè)非易失性存儲(chǔ)單元MC連接在一條位線BL和一條源極線SL之間。在行方向上排列的多個(gè)非易失性存儲(chǔ)單元MC的柵極分別連接到不同的字線WL1～WL8上。字線WL1～WL8分別連接到字線驅(qū)動(dòng)電路102上。字線驅(qū)動(dòng)電路102選擇驅(qū)動(dòng)字線WL1～WL8中的任何一條。連接到被選擇驅(qū)動(dòng)的字線WL上的非易失性MC，分別電連到位線BL1～BL8上。位線BL1～BL8連接到Y(jié)選擇器103上。Y選擇器103具有分別連接到位線BL1～BL8上的多個(gè)晶體管YG。晶體管YG的柵極分別連接到各自不同的Y選擇線YSL1～YSL4上。選擇線YSL1～YSL4分別連接到Y(jié)選擇線驅(qū)動(dòng)電路104上。Y選擇線驅(qū)動(dòng)電路104選擇驅(qū)動(dòng)Y選擇線YSL1～YSL4中的任何一條。采用選擇驅(qū)動(dòng)晶體管YG的辦法，在圖3所示的電路中，位線BL1～BL4中的任意一條電連到讀出/寫(xiě)入節(jié)點(diǎn)105-1上，位線BL5～BL8中的任意一條電連到讀出/寫(xiě)入節(jié)點(diǎn)105-2上。讀出/寫(xiě)入節(jié)點(diǎn)105-1、105-2分別連接到未畫(huà)出來(lái)的讀出電路和寫(xiě)入電路上。借助于此，就可以對(duì)被Y選擇驅(qū)動(dòng)電路104和字線驅(qū)動(dòng)電路102選擇的非易失性存儲(chǔ)單元進(jìn)行數(shù)據(jù)的讀出/寫(xiě)入。
在實(shí)施例1的EEPROM的存儲(chǔ)單元陣列100中，源極線SL由沿著字線WL1～WL8所延伸的方向(以下，叫做行方向ROW.D.)延伸的局部源極線SL1～SL5和沿著位線BL1～BL8延伸的方向(以下，叫做列方向COL.D.)延伸的全局源極線GSL構(gòu)成。全局源極線GSL連接到源極線驅(qū)動(dòng)電路106上。全局源極線GSL分別連接到局部源極線SL1～SL5上。非易失性存儲(chǔ)單元MC的源極電位，從源極驅(qū)動(dòng)電路106中間通過(guò)全局源極線GSL，用局部源極線SL1～SL5供給。圖4A示出了圖3所示的虛線框A1內(nèi)的平面圖。
圖4A是本發(fā)明的實(shí)施例1的NOR型EEPROM存儲(chǔ)單元陣列的平面圖，圖4B是沿圖4A中的4B-4B線的剖面圖。圖4C是沿圖4A中的4C-4C線的剖面圖。圖4D是沿圖4A中的4D-4D線的剖面圖。
如圖4A～圖4D所示，在p型硅襯底1上形成了淺槽7。該淺槽7在p型硅襯底1上沿著列方向劃分形成條紋狀的器件區(qū)域8。在淺槽7內(nèi)，埋入用來(lái)使器件區(qū)域8電絕緣的TEOS。該TEOS構(gòu)成淺槽隔離(以下，縮寫(xiě)為STI)9。在器件區(qū)域8的上邊和STI9的上邊，沿著與列方向交叉的行方向分別形成多個(gè)疊層構(gòu)造14。該疊層構(gòu)造14分別含有柵極氧化膜(SiO2)2、浮置柵FG、SiO2/SiN/SiO2(以下，縮寫(xiě)為ONO)膜11、字線WL、氮化膜(SiN)13。此外，在該疊層構(gòu)造14的側(cè)壁上，還形成有側(cè)壁絕緣膜(SiN)15，疊層構(gòu)造14變成為被與STI9的TEOS不同的絕緣物覆蓋起來(lái)。器件區(qū)域8把疊層構(gòu)造14夾在中間地分別形成存儲(chǔ)單元MC的n型源區(qū)域S和n型漏區(qū)域D。在與n型源區(qū)域S相鄰的STI9上形成使該n型源區(qū)域S露出來(lái)的凹部22。凹部22的最底面形成得比器件區(qū)域8的表面還低。在凹部22內(nèi)，形成有使n型源區(qū)域S彼此間電連的連接用導(dǎo)電層19。局部源極線SL采用用連接用導(dǎo)電層19分別沿著行方向把n型源區(qū)域S連接起來(lái)的辦法構(gòu)成。沿著列方向形成的位線BL，中間存在在層間絕緣膜20上形成的開(kāi)孔部分21D而電連到n型漏區(qū)域D上。此外，與位線BL同樣地沿著列方向形成的全局源極線GSL，中間存在著在層間絕緣膜20上形成的開(kāi)孔部分21S連接到n型源區(qū)域S上。
另外，在全局源極線GSL的下邊的存儲(chǔ)單元MC的n型漏區(qū)域D變成為電懸浮狀態(tài)。即，全局源極線GSL的下邊的存儲(chǔ)單元MC起不到存儲(chǔ)單元的作用。
其次，說(shuō)明實(shí)施例1的NOR型EEPROM的制造方法的一個(gè)例子。
圖5A～圖5L的斜視圖按照主要的制造工序分別示出了實(shí)施例1的NOR型EEPROM。圖5A～圖5L所示的斜視圖，分別與圖4A所示的框A2內(nèi)的部分對(duì)應(yīng)。
首先，如圖5A所示，在p性硅襯底1上邊，依次形成柵極氧化膜(SiO2)2、將變成為浮置柵的導(dǎo)電性多晶硅膜3L、氮化膜(SiN)4和TEOS膜5。另外，TEOS膜5是用TEOS氣體形成的二氧化硅膜。在本說(shuō)明書(shū)中，按照慣例，把用TEOS氣體形成的二氧化硅膜叫做TEOS膜。接著，在TEOS膜5上形成與STI形成區(qū)域?qū)?yīng)的開(kāi)孔部分6。
其次，如圖5B所示，以TEOS膜5為掩模，依次對(duì)氮化膜54、導(dǎo)電性多晶硅膜3L、柵極氧化膜2、p型硅襯底1進(jìn)行刻蝕，在p型硅襯底1上形成淺槽7。借助于此，在p型硅襯底上劃分器件區(qū)域8。
其次，如圖5C所示，在圖5B所示的構(gòu)造的上邊，形成將成為器件隔離絕緣膜的絕緣物，例如TEOS膜。接著，采用RIE法，以氮化膜4為阻擋層刻蝕TEOS膜的辦法，或者以氮化膜4為阻擋層，用CMP法研磨TEOS膜的辦法，向淺槽7內(nèi)埋入TEOS膜。借助于此，形成STI9。接著，從導(dǎo)電性多晶硅膜3L上邊除去氮化膜4，使導(dǎo)電性多晶硅膜3L的表面露出來(lái)。
其次，如圖5D所示，在圖5C所示的構(gòu)造的上邊，形成將成為浮置柵的導(dǎo)電性多晶硅膜3U。接著，在導(dǎo)電性多晶硅膜3U上，形成用來(lái)在行方向上相鄰的浮置柵彼此間分隔開(kāi)來(lái)的阻擋層10。借助于此，就可以沿著列方向形成由導(dǎo)電性多晶硅膜3U和導(dǎo)電性多晶硅膜3L的疊層構(gòu)造構(gòu)成的將成為浮置柵的導(dǎo)電性多晶硅膜3。
其次，如圖5E所示，在圖5D所示的構(gòu)造的上邊，依次形成用來(lái)使控制柵電容耦合到浮置柵上的絕緣膜，例如SiO2/SiN/SiO2(以下，縮寫(xiě)為ONO)膜11、將成為控制柵的導(dǎo)電膜，例如導(dǎo)電性多晶硅膜12和氮化膜(SiN)13。
其次，如圖5F所示，使氮化膜13、導(dǎo)電性多晶硅膜12、ONO膜11和導(dǎo)電性多晶硅膜3和柵極氧化膜2圖形化。借助于此，就可以沿著行方向形成包括字線WL(WL3、WL4)、浮置柵FG的疊層構(gòu)造14。
其次，如圖5G所示，在圖5F所示的構(gòu)造的上邊，形成氮化膜(SiN)，用RIE法對(duì)所形成的氮化膜進(jìn)行刻蝕。借助于此，就可以沿著疊層構(gòu)造14的側(cè)壁形成側(cè)壁絕緣膜15。
其次，如圖5H所示，在圖5G所示的構(gòu)造的上邊，形成光刻膠膜16。接著，在光刻膠16上形成與源極線形成區(qū)域?qū)?yīng)的開(kāi)孔部分17。開(kāi)孔部分17在使氮化膜13、側(cè)壁絕緣膜15、疊層構(gòu)造14間的器件區(qū)域8、STI9露出來(lái)的同時(shí)，沿著疊層構(gòu)造14在行方向上形成。接著，以光刻膠膜16為掩模，對(duì)從開(kāi)孔部分17露出來(lái)的STI9的一部分進(jìn)行刻蝕，在STI9上形成凹部22。器件區(qū)域8的表面從凹部22中露出來(lái)。此外，凹部22的最底面(在實(shí)施例1中是STI9的表面)形成得比器件區(qū)域8的表面還低。在圖中，用8E表示的部分，就是在凹部22中露出來(lái)的器件區(qū)域8的露出面。另外，該工序相當(dāng)于SAS法。
其次，如圖5I所示，在除去了光刻膠膜16之后，淀積導(dǎo)電物使得把凹部22完全埋進(jìn)去，形成導(dǎo)電膜18-1。在本實(shí)施例中，導(dǎo)電膜18-1的厚度t在凹部22的上邊淀積導(dǎo)電物使得變成為最厚。構(gòu)成導(dǎo)電膜18-1的例子，是以鈦(Ti)、鎢(W)為代表的高熔點(diǎn)金屬，或高熔點(diǎn)金屬的硅化物。
其次，如圖5J所示，借助于使用RIE法進(jìn)行的刻蝕使導(dǎo)電膜18-1后退，向凹部?jī)?nèi)埋入導(dǎo)電物。這時(shí)，也可以利用導(dǎo)電膜18-1的厚度的差異，借助于無(wú)掩模的刻蝕技術(shù)，向凹部22內(nèi)埋入導(dǎo)電物。采用用導(dǎo)電物填埋凹部22的辦法，就可以中間存在露出面8E地形成把器件區(qū)域8彼此間電連起來(lái)的連接用導(dǎo)電層19。
其次，如圖5K所示，以側(cè)壁絕緣膜15和在表面上露出來(lái)的STI9為掩模，向器件區(qū)域8注入n型雜質(zhì)離子，分別形成n型漏區(qū)域D和n型源區(qū)域S。另外，與行方向相鄰的n型源區(qū)域S彼此間，用連接用導(dǎo)電層19進(jìn)行連接。借助于此，就可以沿著行方向形成源極線SL(SL2、SL3)。另外，n型源區(qū)域S的深度，形成得比露出面8E還深。因?yàn)橐乐惯B接用導(dǎo)電層19和p型硅襯底1之間的短路。
其次，如圖5L所示，在圖5K所示的構(gòu)造的上邊，形成層間絕緣膜20。接著，在層間絕緣膜20上，形成通到漏區(qū)域D的位線開(kāi)孔部分21D和通到源區(qū)域S的源極線開(kāi)孔部分21S。接著，分別沿著列方向，通過(guò)位線開(kāi)孔部分21D形成電連到漏區(qū)域D上的位線BL(BL4、BL5)和通過(guò)源極線開(kāi)孔部分21S電連到源區(qū)域S上的全局源極線GSL。借助于此，完成本發(fā)明的實(shí)施例1的NOR型EEPROM。
如果是這樣地形成的實(shí)施例1，則如圖4A～4D所示，向除去了STI9的一部分而形成的凹部22內(nèi)，埋入連接用導(dǎo)電層19。連接用導(dǎo)電層19，中間存在著露出面對(duì)在器件區(qū)域8上形成的n型源區(qū)域S彼此間進(jìn)行電連。由于具有這樣的連接用導(dǎo)電層19，故可以抑制隔離用槽7所引起的局部源極線SL的斷線。因此，即便是對(duì)于用STI9進(jìn)行器件隔離的存儲(chǔ)單元陣列使用SAS法，也可以確實(shí)地形成局部源極線SL。
而且，連接用導(dǎo)電層19是埋入到凹部中的構(gòu)造。倘采用該構(gòu)造，如果使得在凹部22上邊變成為最厚那樣地淀積用來(lái)形成連接用導(dǎo)電層19的導(dǎo)電膜18-1，則具有可以用無(wú)掩模法形成連接用導(dǎo)電層19的優(yōu)點(diǎn)。
(實(shí)施例2)實(shí)施例1的制造工序的順序是凹部22的形成，導(dǎo)電物的淀積、導(dǎo)電物的內(nèi)刻蝕、n型漏區(qū)域D和n型源區(qū)域S的形成。但是，該制造工序也可以變更為如下的順序n型漏區(qū)域D和n型源區(qū)域S的形成、凹部22的形成，導(dǎo)電物的淀積、導(dǎo)電物的內(nèi)刻蝕。
實(shí)施例2就是這樣地變更制造工序的例子。
圖6A～圖6F的斜視圖按照主要的制造工序順序分別示出了實(shí)施例2的NOR型EEPROM。圖6A～圖6F所示的斜視圖分別與圖4A所示的框A2內(nèi)的部分對(duì)應(yīng)。
首先，遵照用圖5A～圖5G說(shuō)明的制造方法得到圖6A所示的構(gòu)造。
其次，如圖6B所示，以疊層構(gòu)造14、側(cè)壁絕緣膜15和在表面上露出來(lái)的STI9為掩模，向器件區(qū)域8注入n型雜質(zhì)，分別形成n型漏區(qū)域D和n型源區(qū)域S。
其次，如圖6C所示，在圖6B所示的構(gòu)造的上邊，形成光刻膠膜16。接著，在光刻膠膜16上，形成與源極線區(qū)域?qū)?yīng)的開(kāi)孔部分17。開(kāi)孔部分17，邊使氮化膜13、側(cè)壁絕緣膜15、疊層構(gòu)造14間的器件區(qū)域8、STI9露出來(lái)，邊沿著疊層構(gòu)造14在行方向上形成。接著，以光刻膠膜16為掩模，刻蝕從開(kāi)孔部分17中露出來(lái)的STI9的一部分，在STI9上形成凹部22。器件區(qū)域8的表面從凹部22中露出來(lái)。此外，凹部2的最底面(在實(shí)施例2中是STI9的表面)形成得比器件區(qū)域8的表面還低。圖中，參照標(biāo)號(hào)8E示出的部分是在凹部22中露出來(lái)的器件區(qū)域的露出面。
其次，如圖6D所示，在除去了光刻膠膜16之后，淀積導(dǎo)電物使得把凹部22完全地埋進(jìn)去，形成導(dǎo)電膜18-1。在本實(shí)施例2中，導(dǎo)電膜18-1的厚度t在凹部22的上邊淀積導(dǎo)電物使得變成為最厚。構(gòu)成導(dǎo)電膜18-1的例子，是以鈦(Ti)、鎢(W)為代表的高熔點(diǎn)金屬，或高熔點(diǎn)金屬的硅化物。
其次，如圖6E所示，借助于使用RIE法進(jìn)行的刻蝕使導(dǎo)電膜18-1后退，向凹部?jī)?nèi)埋入導(dǎo)電物。這時(shí)，也可以利用導(dǎo)電膜18-1的厚度的差異，借助于無(wú)掩模的刻蝕技術(shù)，向凹部?jī)?nèi)埋入導(dǎo)電物。采用用導(dǎo)電物填埋凹部22的辦法，就可以中間存在露出面8E形成電連器件區(qū)域8彼此間的連接用導(dǎo)電層19。
其次，如圖6F所示，在圖6E所示的構(gòu)造的上邊，形成層間絕緣膜20。接著，在層間絕緣膜20上，形成通到漏區(qū)域D的位線開(kāi)孔部分21D和通到源區(qū)域S的源極線開(kāi)孔部分21S。接著，分別沿著列方向，通過(guò)位線開(kāi)孔部分21D形成電連到漏區(qū)域D上的位線BL(BL4、BL5)和通過(guò)源極線開(kāi)孔部分21S電連到源區(qū)域S上的全局源極線GSL。
實(shí)施例1的NOR型EEPROM也可以用這樣的實(shí)施例2的制造工序形成。
(實(shí)施例3)圖7A是本發(fā)明的實(shí)施例3的NOR型EEPROM的平面圖。圖7B是沿圖7A中的7B-7B線的剖面圖。圖7C是沿圖7A中的7C-7C線的剖面圖。圖7D是沿圖7A中的7D-7D線的剖面圖。
如圖7A～7D所示，實(shí)施例3與實(shí)施例1的不同之處是在凹部22內(nèi)形成p型或非摻雜的硅膜18-2，在該硅膜18-2上形成連接用n型硅區(qū)域29。連接用n型硅區(qū)域29，使n型源區(qū)域S彼此間相互電連。
以下，依照該制造方法的一個(gè)例子，更為詳細(xì)地說(shuō)明實(shí)施例3的NOR型EEPROM。
圖8A～圖8F的斜視圖，按照主要的制造工序順序分別示出了實(shí)施例3的NOR型EEPROM。圖8A～圖8F所示的斜視圖分別與圖7A所示的框A2內(nèi)的部分對(duì)應(yīng)。
首先，遵照用圖5A～圖5G說(shuō)明的制造方法，得到圖8A所示的構(gòu)造。
其次，如圖8B所示，在圖8A所示的構(gòu)造的上邊，形成光刻膠膜16。接著，在光刻膠16上形成與源極線形成區(qū)域?qū)?yīng)的開(kāi)孔部分17。開(kāi)孔部分17在使氮化膜13、側(cè)壁絕緣膜15、疊層構(gòu)造14間的器件區(qū)域8、STI9露出來(lái)的同時(shí)，沿著疊層構(gòu)造14在行方向上形成。接著，以光刻膠膜16為掩模，對(duì)從開(kāi)孔部分17露出來(lái)的STI9的全部進(jìn)行刻蝕，在STI9上形成凹部22。器件區(qū)域8的表面從凹部22中露出來(lái)。此外，凹部22的最底面(在實(shí)施例3中是在槽7的底上露出來(lái)的p型硅襯底1的表面)形成得比器件區(qū)域8的表面還低。在圖中，由參照標(biāo)號(hào)8E表示的部分就是在淺槽7中露出來(lái)的器件區(qū)域8的露出面。另外，該工序相當(dāng)于SAS。
其次，如圖8C所示，在除去了光刻膠膜16之后，淀積硅，形成硅膜18-2。硅膜18-2是p型的硅或非摻雜的硅。另外，硅無(wú)論是單晶、多晶都行。
其次，如圖8D所示，采用用RIE法刻蝕的辦法，使硅膜18-2后退，向淺槽7內(nèi)埋入硅。借助于此，用與p型硅襯底1相同的硅膜18-2把器件區(qū)域8彼此間連接起來(lái)。
其次，如圖8E所示，以疊層構(gòu)造14、側(cè)壁絕緣膜15和在表面上露出來(lái)的STI9為掩模，向器件區(qū)域8和硅膜18-2、離子注入n型雜質(zhì)，分別形成n型漏區(qū)域D、n型源區(qū)域S和連接用n型硅區(qū)域29。這時(shí)，與行方向相鄰的n型源區(qū)域S彼此間用在硅膜18-2上形成的連接用型硅區(qū)域29進(jìn)行連接。借助于此，就可以沿著行方向形成源極線SL(SL2、SL3)。
其次，如圖8F所示，在圖8E所示的構(gòu)造的上邊，形成層間絕緣膜20。接著，在層間絕緣膜20上，形成通到漏區(qū)域D的位線開(kāi)孔部分21D和通到源區(qū)域S的源極線開(kāi)孔部分21S。接著，分別沿著列方向，通過(guò)位線開(kāi)孔部分21D形成電連到漏區(qū)域D上的位線BL(BL4、BL5)和通過(guò)源極線開(kāi)孔部分21S電連到源區(qū)域S上的全局源極線GSL。借助于此，完成本發(fā)明的實(shí)施例3的NOR型EEPROM。
如果是這樣地形成的實(shí)施例3，則如圖7A～7D所示，向器件區(qū)域8間的凹部22內(nèi)，埋入硅膜18-2，在該硅膜18-2上，形成連接用n型硅區(qū)域29。連接用硅區(qū)域29，中間存在露出面8E對(duì)在器件區(qū)域8上形成的n型源區(qū)域S彼此間進(jìn)行電連。由于具有這樣的連接用n型硅區(qū)域29，故與實(shí)施例1一樣，可以抑制隔離用槽7所引起的局部源極線SL的斷線。因此，即便是對(duì)于用STI9進(jìn)行器件隔離的存儲(chǔ)單元陣列使用SAS法，也可以更為確實(shí)地形成局部源極線SL。
其次，說(shuō)明實(shí)施例3的NOR型EEPROM的一個(gè)變形例。
圖9A和圖9B分別是本發(fā)明的實(shí)施例3的一個(gè)變形例的NOR型EEPROM的剖面圖。另外，圖9A所示的剖面圖相當(dāng)于沿圖7A中的7B-7B線的剖面圖，圖9B所示的剖面圖相當(dāng)于沿圖7A中的7D-7D線的剖面圖。
在上述實(shí)施例3中，雖然除去了在源極線形成區(qū)域內(nèi)存在的淺槽7內(nèi)的STI9的全部，但是，如圖9A、9B所示，也可以作成為和實(shí)施例1一樣除去STI9的一部分。這樣一來(lái)，即便是采用向除去了STI9的一部分的部分埋入硅膜18-2，在埋入的硅膜18-2上形成連接用n型硅區(qū)域29的辦法，與上述同樣，也可以抑制由隔離用的槽7引起的局部源極線SL的斷線。
此外，在實(shí)施例1中，為了防止連接用導(dǎo)電層19和p型襯底1之間的短路，必須把除去STI9的深度形成得比n型源區(qū)域S還淺，但在本實(shí)施例3的一個(gè)變形例中，則可以把除去STI9的深度形成得比n型源區(qū)域S的深度還深。因此，與實(shí)施例1比，沒(méi)必要高精度地監(jiān)控STI9的除去，這對(duì)于生產(chǎn)成品率的提高是有利的。
(實(shí)施例4)圖10A是本發(fā)明的實(shí)施例4的NOR型EEPROM的平面圖。圖10B是沿圖10A中的10B-10B線的剖面圖。圖10C是沿圖10A中的10C-10C線的剖面圖。圖10D是沿圖10A中的10D-10D線的剖面圖。
如圖10A～圖10D所示，實(shí)施例4是使在實(shí)施例3中說(shuō)明的連接用n型硅區(qū)域29的表面與n型源區(qū)域S或n型漏區(qū)域D的表面同時(shí)進(jìn)行硅化物化的實(shí)施例。圖中參照標(biāo)號(hào)39所示的部分，是高熔點(diǎn)金屬的硅化物層。
以下，按照該制造方法的一個(gè)例子，更為詳細(xì)地說(shuō)明實(shí)施例4的NOR型EEPROM。
圖11A～圖11D的斜視圖，按照主要的制造工序分別順序示出了實(shí)施例4的NOR型EEPROM。圖11A～圖11D所示的斜視圖分別與圖10A所示的框A2內(nèi)的部分對(duì)應(yīng)。
首先，遵照用圖5A～圖5G、圖8A～圖8E說(shuō)明的制造方法，得到在實(shí)施例3中說(shuō)明的圖8E所示的構(gòu)造。
其次，如圖11A所示，在圖8E所示的構(gòu)造的上邊，淀積高熔點(diǎn)金屬，形成高熔點(diǎn)金屬膜18-3。高熔點(diǎn)金屬的例子是鈦(Ti)、鈷(Co)等。
其次，如圖11B所示，對(duì)圖11A所示的構(gòu)造進(jìn)行熱處理，使高熔點(diǎn)金屬膜18-3分別與n型漏區(qū)域D、n型源區(qū)域S、連接用n型硅區(qū)域19反應(yīng)，形成硅化物層39。這時(shí)的硅化物化，僅僅在硅的露出面上邊產(chǎn)生，在STI9上邊或被氮化膜13、15覆蓋的疊層構(gòu)造14上邊則不產(chǎn)生。象這樣地僅僅使硅的露出面選擇性地硅化物化的工序，也可以在除去了氮化膜13后使多晶硅柵極上邊露出來(lái)，再進(jìn)行硅化物化。
其次，如圖11C所示，在高熔點(diǎn)金屬之內(nèi)，除去未反應(yīng)的部分。
其次，如圖11D所示，在圖11C所示的構(gòu)造的上邊，形成層間絕緣膜20。接著，在層間絕緣膜20上，形成通到漏區(qū)域D上邊的硅化物層39的位線開(kāi)孔部分21D和通到源區(qū)域S上邊的硅化物層39的源極線開(kāi)孔部分21S。接著，分別沿著列方向，通過(guò)位線開(kāi)孔部分21D和硅化物層39形成電連到漏區(qū)域D上的位線BL(BL4、BL5)和通過(guò)源極線開(kāi)孔部分21S和硅化物層39電連到源區(qū)域S上的全局源極線GSL。借助于此，完成本發(fā)明的實(shí)施例4的NOR型EEPROM。
如果是這樣地形成的實(shí)施例4，則如圖10A～圖10D所示，與實(shí)施例3一樣，向器件區(qū)域8間的淺槽7內(nèi)，埋入硅膜18-2，在該硅膜18-2上形成連接用n型硅區(qū)域29。連接用n型硅區(qū)域29，中間通過(guò)露出面8E使在器件區(qū)域8上形成的n型源區(qū)域S彼此間電連。此外，從n型源區(qū)域S上邊到連接用n型硅區(qū)域29上邊形成硅化物層39。硅化物層39的電阻比n型源區(qū)域S或連接用n型硅區(qū)域29的電阻還低。
如上所述，采用不僅具有連接用n型硅區(qū)域29，還具有從n型源區(qū)域S上邊到連接用n型硅化物層29上邊形成的硅化物層39的辦法，就可以在抑制因隔離用的槽7產(chǎn)生的局部源極線SL的斷線的同時(shí)，還可以降低局部源極線SL的電阻值。因此，倘采用實(shí)施例4，則即便是使用SAS法，也可以在被STI9進(jìn)行器件隔離的存儲(chǔ)單元陣列上，更為確實(shí)地形成局部源極線SL，而且還可以形成低電阻的局部源極線SL。
其次，說(shuō)明實(shí)施例4的NOR型EEPROM的一個(gè)變形例。
圖12A和圖12B分別是實(shí)施例4的一個(gè)變形例的NOR型EEPROM的剖面圖。另外，圖12A所示的剖面圖，相當(dāng)于沿圖10A中的10B-10B線的剖面圖，圖12B所示的剖面圖，相當(dāng)于沿圖10A中的10D-10D線的剖面圖如圖12A和圖12B所示，在實(shí)施例4中，也可以與實(shí)施例3一樣地變形為除去STI9的一部分。向除去了STI9的一部分的部分埋入硅膜18-2，在所埋入的硅膜18-2上，形成連接用n型硅區(qū)域29，此外，從n型源區(qū)域S上邊到連接用n型硅化物層29上邊形成硅化物層39。借助于此，可以與上述一樣，抑制因隔離用的槽7所產(chǎn)生的局部源極線SL的斷線，同時(shí)還可以實(shí)現(xiàn)局部源極線SL的低電阻化。
(實(shí)施例5)實(shí)施例1～實(shí)施例4雖然是對(duì)存儲(chǔ)單元陣列使用SAS法的情況下的例子，但是，本發(fā)明對(duì)于不使用SAS法的存儲(chǔ)單元陣列也可以應(yīng)用。實(shí)施例5就是不使用SAS法的存儲(chǔ)單元陣列的情況下的例子。
圖13A是本發(fā)明的實(shí)施例5的NOR型EEPROM的平面圖。圖13B是沿圖13A中的13B-13B線的剖面圖。圖13C是沿圖13A中的13C-13C線的剖面圖。圖13D是沿圖13A中的13D-13D線的剖面圖。
以下，遵照其制造方法的一個(gè)例子說(shuō)明實(shí)施例5的NOR型EEPROM。
圖14A～圖14L分別是按照主要的制造工序順序示出了實(shí)施例5的NOR型EEPROM的斜視圖。圖14A～圖14L所示的斜視圖，分別與圖13A所示的框A2內(nèi)的部分對(duì)應(yīng)。
首先，遵照用圖5A～圖5C說(shuō)明的制造方法得到圖14A所示的構(gòu)造。
其次，如圖14B所示，在圖14A所示的構(gòu)造的上邊，形成光刻膠膜46。接著，在光刻膠膜46上，形成與源極線形成區(qū)域?qū)?yīng)的開(kāi)孔部分47。開(kāi)孔部分47，邊使導(dǎo)電性多晶硅膜3L、STI9露出來(lái)，邊沿著疊層構(gòu)造14在行方向上形成。
其次，如圖14C所示，以光刻膠膜46為掩模，對(duì)從開(kāi)孔部分47中露出來(lái)的STI9的全部進(jìn)行刻蝕，在STI9上形成凹部22。器件區(qū)域8的表面從凹部22中露出來(lái)。此外，凹部22的最底面(在實(shí)施例5中是在槽7的底上露出來(lái)的p型硅襯底1的表面)形成得比器件區(qū)域8的表面還低。在圖中，由參照標(biāo)號(hào)8E表示的部分，就是在淺槽7中露出來(lái)的器件區(qū)域8的露出面。
其次，如圖14D所示，除去光刻膠膜46。
其次，如圖14E所示，在圖14D所示的構(gòu)造的上邊淀積硅使得把凹部22完全地埋進(jìn)去，形成硅膜18-2。在本實(shí)施例5中，導(dǎo)電膜18-2的厚度t在凹部22的上邊淀積硅使得變成為最厚。硅膜18-2是p型硅，或非摻雜的硅。另外，硅無(wú)論是單晶或多晶都行。
其次，如圖14F所示，用利用無(wú)掩模的RIE法進(jìn)行的刻蝕使硅膜18-2后退，并利用硅膜18-2的厚度的差異向凹部?jī)?nèi)埋入硅。此外，在實(shí)施例5中，也可以采用用CMP法使硅膜18-2后退的辦法向凹部22內(nèi)埋入硅。
其次，如圖14G所示，在圖14F所示的構(gòu)造的上邊，形成將成為浮置柵的導(dǎo)電性多晶硅膜3U。接著，在導(dǎo)電性多晶硅膜3U上形成用來(lái)在行方向上相鄰的浮置柵彼此間分隔開(kāi)來(lái)的縫隙10。借助于此，就可以沿著列方向形成由導(dǎo)電性多晶硅膜3U和導(dǎo)電性多晶硅膜3L的疊層構(gòu)造構(gòu)成的將成為浮置柵的導(dǎo)電性多晶硅膜3。
其次，如圖14H所示，在圖14G所示的構(gòu)造的上邊，依次形成用來(lái)使控制柵電容耦合到浮置柵上的絕緣膜，例如ONO膜11、將成為控制柵的導(dǎo)電膜，例如導(dǎo)電性多晶硅膜12和氮化膜(SiN)13。
其次，如圖14I所示，使氮化膜13、導(dǎo)電性多晶硅膜12、ONO膜11和導(dǎo)電性多晶硅膜3和柵極氧化膜2圖形化。借助于此，就可以沿著行方向形成包括字線WL(WL3、WL4)、浮置柵FG的疊層構(gòu)造14。
其次，如圖14J所示，在圖14I所示的構(gòu)造的上邊，形成氮化膜(SiN)，用RIE法對(duì)所形成的氮化膜進(jìn)行刻蝕。借助于此，就可以沿著疊層構(gòu)造14的側(cè)壁形成側(cè)壁絕緣膜15。
另外，在實(shí)施例1～4中，由于以側(cè)壁絕緣膜15為掩模形成凹部22，故沿著側(cè)壁絕緣膜15的凹部22的端部與側(cè)壁絕緣膜15的端部實(shí)質(zhì)上變成為一致。
對(duì)此，在實(shí)施例5中，如虛線圓A3所示，可以使沿著側(cè)壁絕緣膜15的凹部22的端部存在于側(cè)壁絕緣膜15的下邊。倘采用該構(gòu)成，則可以使凹部22的沿著列方向的寬度形成得比側(cè)壁絕緣膜15間的間隔還寬。為此，與實(shí)施例1～實(shí)施例4比，具有可以使在硅膜18-2上形成的連接用n型硅區(qū)域29的截面積形成得大，使其電阻值下降的優(yōu)點(diǎn)。
其次，如圖14K所示，以疊層構(gòu)造14、側(cè)壁絕緣膜15和在表面上露出來(lái)的STI9為掩模，向器件區(qū)域8內(nèi)離子注入n型雜質(zhì)，分別形成n型漏區(qū)域D、n型源區(qū)域S和連接用n型硅區(qū)域29。這時(shí)，與行方向相鄰的n型源區(qū)域S彼此間，用在硅膜18-2上形成的連接用n型硅區(qū)域29進(jìn)行連接。借助于此，就可以沿著行方向形成源極線SL(SL2、SL3)。
其次，如圖14L所示，在圖14K所示的構(gòu)造的上邊，形成層間絕緣膜20。接著，在層間絕緣膜20上，形成通到漏區(qū)域D的位線開(kāi)孔部分21D和通到源區(qū)域S的源極線開(kāi)孔部分21S。接著，分別沿著列方向，通過(guò)位線開(kāi)孔部分21D形成電連到漏區(qū)域D上的位線BL(BL4、BL5)和通過(guò)源極線開(kāi)孔部分21S電連到源區(qū)域S上的全局源極線GSL。借助于此，完成本發(fā)明的實(shí)施例5的NOR型EEPROM。
如果是這樣地形成的實(shí)施例5，則如圖13A～13D所示，向除去了STI9的全部后形成的凹部22內(nèi)，埋入硅膜18-2。由于在該硅膜18-2上，形成了連接用n型硅區(qū)域29，故與實(shí)施例1～4一樣，可以抑制隔離用槽7所引起的局部源極線SL的斷線。因此，可以在用STI9進(jìn)行器件隔離的存儲(chǔ)單元陣列上，更為確實(shí)地形成局部源極線SL。
此外，在實(shí)施例5中，如圖13D所示的虛線圓A3所示，也可以使沿著側(cè)壁絕緣膜15的凹部22的端部存在于側(cè)壁絕緣膜15的下邊。倘采用該構(gòu)成，則可以凹部22的沿著列方向的寬度形成得比側(cè)壁絕緣膜15間的間隔還寬，增加連接用n型硅區(qū)域29的截面積。因此，具有使源極線SL的電阻值下降的優(yōu)點(diǎn)。
(實(shí)施例6)實(shí)施例6象實(shí)施例5那樣，是把用實(shí)施例1說(shuō)明的NOR型EEPROM作成為不用SAS法的存儲(chǔ)單元陣列的例子。
圖15A是本發(fā)明的實(shí)施例6的NOR型EEPROM的平面圖。圖15B是沿圖15A中的15B-15B線的剖面圖。圖15C是沿圖15A中的15C-15C線的剖面圖。圖15D是沿圖15A中的15D-15D線的剖面圖。
如圖15A～圖15D所示，倘采用實(shí)施例6，則與實(shí)施例5一樣，可以使凹部22的沿著行方向的端部位于側(cè)壁絕緣膜15的下邊(特別參照?qǐng)D15D的虛線圓A3)，可以增加連接用導(dǎo)電層19的截面積。因此，可以降低源極線SL的電阻值。
此外，在疊層構(gòu)造14形成時(shí)的刻蝕和側(cè)壁絕緣膜15的形成時(shí)的刻蝕中，采用把構(gòu)成連接用導(dǎo)電層19的導(dǎo)電物選擇為難于被刻蝕的物質(zhì)的辦法，就可以把連接用導(dǎo)電層19的最底面形成得比器件區(qū)域8的表面還高。倘采用該構(gòu)造，由于可以使連接用導(dǎo)電層19與到露出面8E的整個(gè)面接觸，故具有可以使在后邊在器件區(qū)域8上形成的n型源區(qū)域S和連接用導(dǎo)電層19之間的接觸電阻下降的優(yōu)點(diǎn)。
其次，說(shuō)明實(shí)施例6的NOR型EEPROM的一個(gè)變形例。
圖16A和圖16B分別是本發(fā)明的實(shí)施例6的一個(gè)變形例的NOR型EEPROM的剖面圖。另外，圖16A所示的剖面圖相當(dāng)于沿圖15A中的線15B-15B的剖面圖，圖16B所示的剖面圖相當(dāng)于沿圖15A中的線15D-15D的剖面圖。
如圖16和圖16B所示，也可以形成硅膜18-2，并在這里形成連接用n型硅區(qū)域29來(lái)取代連接用導(dǎo)電層19。
(實(shí)施例7)實(shí)施例7象實(shí)施例5那樣，是把用實(shí)施例1說(shuō)明的NOR型EEPROM作成為不用SAS法的存儲(chǔ)單元陣列的例子。
圖17A是本發(fā)明的實(shí)施例7的NOR型EEPROM的平面圖。圖17B是沿圖17A中的17B-17B線的剖面圖。圖17C是沿圖17A中的17C-17C線的剖面圖。圖17D是沿圖17A中的17D-17D線的剖面圖。
如圖17A～圖17D所示，倘采用實(shí)施例7，則與實(shí)施例5一樣，可以使凹部22的沿著行方向的端部位于側(cè)壁絕緣膜15的下邊(特別參照?qǐng)D17D的虛線圓A3)，可以分別增加硅化物層39的截面積。因此，可以降低硅化物層39的電阻值。
其次，說(shuō)明實(shí)施例7的NOR型EEPROM的一個(gè)變形例。
圖18A和圖18B分別是本發(fā)明的實(shí)施例6的一個(gè)變形例的NOR型EEPROM的剖面圖。另外，圖18A所示的剖面圖相當(dāng)于沿圖17A中的線17B-17B的剖面圖，圖18B所示的剖面圖相當(dāng)于沿圖17A中的線17D-17D的剖面圖。
如圖18A、18B所示，實(shí)施例7的凹部22，即便是不全部除去STI 9，如在實(shí)施例4的變形例中說(shuō)明的那樣，也可以采用除去STI9的一部分的辦法形成。
(實(shí)施例8)雖然在上述實(shí)施例1～7中示出的是沿著行方向連接局部源極線SL的例子，但局部源極線SL也可以在存儲(chǔ)單元陣列的途中進(jìn)行分割。
實(shí)施例8是在沿著存儲(chǔ)單元陣列的行方向在途中分割局部源極線SL的例子。
圖19A是本發(fā)明的實(shí)施例8的NOR型EEPROM的平面圖。圖19B是沿圖19A中的19B-19B線的剖面圖。
特別是如圖19B所示，局部源極線SL3，被STI9分割成局部源極線SL3-1和局部源極線SL3-2。
如果是這樣的實(shí)施例8，則局部源極線SL3-1和局部源極線SL3-2被STI9絕緣。從這種構(gòu)造，可以得到如下優(yōu)點(diǎn)如果使連接到局部源極線SL3-1上的全局源極線和連接到局部源極線SL3-2上的全局源極線分開(kāi)，則可以相互獨(dú)立地驅(qū)動(dòng)局部源極線SL3-1和局部源極線SL3-2。
其次，說(shuō)明實(shí)施例8的NOR型EEPROM的制造方法的例1。
圖20的斜視圖示出了實(shí)施例8的NOR型EEPROM的制造方法的第1制造方法。圖20所示的制造工序，對(duì)應(yīng)于實(shí)施例1的特別是圖5H所示的工序。
如圖20所示，如果可以用光刻膠膜16把STI9的上邊覆蓋起來(lái)，用該覆蓋起來(lái)的部分，沿著行方向得到2個(gè)開(kāi)孔部分17-1、17-2，則可以得到圖19A和圖19B所示的構(gòu)造。
其次，說(shuō)明實(shí)施例8的NOR型EEPROM的制造方法的例2。
圖21的斜視圖示出了實(shí)施例8的NOR型EEPROM的第2制造方法。圖21所示的工序，對(duì)應(yīng)于實(shí)施例5的特別是圖14B～圖14C所示的工序。
如圖21所示，如果可以用光刻膠膜16把STI9的上邊覆蓋起來(lái)，與第1制造方法一樣，用該覆蓋起來(lái)的部分，沿著行方向得到2個(gè)開(kāi)孔部分47-1、47-2，則可以得到圖19A和圖19B所示的構(gòu)造。
另外，實(shí)施例8，雖然象實(shí)施例1那樣以用連接用導(dǎo)電層19把n型源區(qū)域S彼此間連接起來(lái)的裝置為例進(jìn)行的說(shuō)明，但是不言而喻實(shí)施例8也可以分別應(yīng)用到用連接用n型硅層29把n型源區(qū)域S彼此間連接起來(lái)的實(shí)施例3和在連接用n型硅層29的表面上具有硅化物層39的實(shí)施例4。
(實(shí)施例9)圖22是用來(lái)說(shuō)明本發(fā)明的實(shí)施例9的目的的剖面圖。
如圖22所示，在實(shí)施例1中，用與p型硅襯底1進(jìn)行歐姆接觸導(dǎo)電物構(gòu)成連接用導(dǎo)電層19，而且在凹部22的深度比n型源區(qū)域S還深的情況下，連接用導(dǎo)電層19與p型硅襯底1短路。
本實(shí)施例9提供具有這樣的構(gòu)造的半導(dǎo)體集成電路裝置即便是用與p型硅襯底1進(jìn)行歐姆接觸導(dǎo)電物構(gòu)成連接用導(dǎo)電層19，而且在凹部22的深度比n型源區(qū)域S還深的情況下，也可以防止連接用導(dǎo)電層19與p型硅襯底1短路。
圖23是本發(fā)明的實(shí)施例9的NOR型EEPROM的剖面圖。圖23所示的剖面圖相當(dāng)于沿圖4A所示的4B-4B線的剖面圖。
如圖23所示，實(shí)施例9是在淺槽7的側(cè)壁上形成了規(guī)定露出面8E的氮化膜81的實(shí)施例。
以下，遵照其制造方法的一個(gè)例子，更為詳細(xì)地說(shuō)明實(shí)施例9的NOR型EEPROM。
圖24A～圖24R，分別是按照主要的制造工序順序示出了實(shí)施例9的NOR型EEPROM的斜視圖。圖24A～圖24R所示的斜視圖，分別與圖4A所示的框A2內(nèi)的部分對(duì)應(yīng)。
首先，如圖24A所示，在p型硅襯底1上邊，依次形成柵極氧化膜(SiO2)2、將成為浮置柵的導(dǎo)電性多晶硅膜3L、氮化膜(SiN)4和TEOS膜5。接著，在TEOS膜5上形成與STI形成區(qū)域?qū)?yīng)的開(kāi)孔部分6。
其次，如圖24B所示，以TEOS膜5為掩模，依次刻蝕氮化膜4、導(dǎo)電性多晶硅膜3L、柵極氧化膜2和p型硅襯底1，在p型硅襯底1上，形成淺槽7。借助于此，在p型硅襯底1上劃分器件區(qū)域8。
其次，如圖24C所示，在圖24B所示的構(gòu)造的上邊，形成氮化膜(SiN)81。
其次，如圖24D所示，在圖24C所示的構(gòu)造的上邊，形成光刻膠膜82。
其次，如圖24E所示，使光刻膠膜81暴光，使其表面部分感光。這時(shí)，光刻膠膜82的淺槽7中的部分未感光。
其次，如圖24F所示，除去光刻膠膜82的已感光部分，在淺槽7中，剩下光刻膠膜82。
其次，如圖24G所示，以TEOS膜5、光刻膠膜82為阻擋層，用RIE法刻蝕氮化膜81，直到得到器件區(qū)域8的露出面8E為止。
其次，如圖24H所示，除去光刻膠膜82。借助于此，淺槽7的側(cè)壁除去露出面8E外，被氮化膜81覆蓋。
其次，如圖24I所示，在圖24H所示的構(gòu)造的上邊，淀積將成為器件隔離絕緣膜的絕緣物，例如TEOS膜。接著，采用用RIE法，以氮化膜4為阻擋層刻蝕TEOS膜的辦法，或者以氮化膜4為阻擋層，用CMP法研磨TEOS膜的辦法，使TEOS膜5后退，向淺槽7內(nèi)埋入TEOS膜。借助于此，形成STI9。接著，從導(dǎo)電性多晶硅膜3L上邊除去氮化膜4，使導(dǎo)電性多晶硅膜3L的表面露出來(lái)。
其次，如圖24J所示，在圖24I所示的構(gòu)造的上邊，形成將成為浮置柵的導(dǎo)電性多晶硅膜3U。接著，在導(dǎo)電性多晶硅膜3U上形成用來(lái)在行方向上相鄰的浮置柵彼此間分隔開(kāi)來(lái)的阻擋層10。借助于此，就可以沿著列方向形成由導(dǎo)電性多晶硅膜3U和導(dǎo)電性多晶硅膜3L的疊層構(gòu)造構(gòu)成的將成為浮置柵的導(dǎo)電性多晶硅膜3。
其次，如圖24K所示，在圖24J所示的構(gòu)造的上邊，依次形成用來(lái)使控制柵電容耦合到浮置柵上的絕緣膜，例如ONO膜11、將成為控制柵的導(dǎo)電膜，例如導(dǎo)電性多晶硅膜12和氮化膜(SiN)13。
其次，如圖24L所示，使氮化膜13、導(dǎo)電性多晶硅膜12、ONO膜11和導(dǎo)電性多晶硅膜3和柵極氧化膜2圖形化。借助于此，就可以沿著行方向形成包括字線WL(WL3、WL4)、浮置柵FG的疊層構(gòu)造14。
其次，如圖24M所示，在圖24L所示的構(gòu)造的上邊，形成氮化膜(SiN)，用RIE法對(duì)所形成的氮化膜進(jìn)行刻蝕。借助于此，沿著疊層構(gòu)造14的側(cè)壁形成側(cè)壁絕緣膜15。
其次，如圖24N所示，在圖24M所示的構(gòu)造的上邊，形成光刻膠膜16。接著，在光刻膠膜16上形成與源極線形成區(qū)域?qū)?yīng)的開(kāi)孔部分17。開(kāi)孔部分17在使氮化膜13、側(cè)壁絕緣膜15、疊層構(gòu)造14間的器件區(qū)域8、STI9露出來(lái)的同時(shí)，沿著疊層構(gòu)造14在行方向上形成。接著，以光刻膠膜16為掩模，對(duì)從開(kāi)孔部分17露出來(lái)的STI9的全部進(jìn)行刻蝕，在STI9上形成凹部22。器件區(qū)域8的表面從凹部22中露出來(lái)。此外，凹部22的最底面(在實(shí)施例9中是氮化膜81的表面)形成得比器件區(qū)域8的表面還低。另外，該工序相當(dāng)于SAS法。
其次，如圖24O所示，在除去了光刻膠膜16之后，淀積導(dǎo)電物使得把凹部22完全埋進(jìn)去，形成導(dǎo)電膜18-1。在本實(shí)施例9中，導(dǎo)電膜18-1的厚度t在凹部22的上邊淀積導(dǎo)電物使得變成為最厚。構(gòu)成導(dǎo)電膜18-1的例子，是以鈦(Ti)、鎢(W)為代表的高熔點(diǎn)金屬，或高熔點(diǎn)金屬的硅化物。
其次，如圖24P所示，用使用RIE法進(jìn)行的刻蝕使導(dǎo)電膜18-1后退，利用導(dǎo)電膜18-1的厚度的差異，向凹部22內(nèi)埋入導(dǎo)電物。借助于此，中間存在露出面8E形成把器件區(qū)域8彼此間電連起來(lái)的連接用導(dǎo)電層19。
其次，如圖24Q所示，以側(cè)壁絕緣膜15和在表面上露出來(lái)的STI9為掩模，向器件區(qū)域8注入n型雜質(zhì)離子，分別形成n型漏區(qū)域D和n型源區(qū)域S。另外，與行方向相鄰的n型源區(qū)域S彼此間，用連接用導(dǎo)電層19進(jìn)行連接。借助于此，就可以沿著行方向形成源極線SL(SL2、SL3)。另外，n型源區(qū)域S的深度，形成得比露出面8E還深。因?yàn)橐乐惯B接用導(dǎo)電層19和p型硅襯底1之間的短路。
其次，如圖24R所示，在圖24Q所示的構(gòu)造的上邊，形成層間絕緣膜20。接著，在層間絕緣膜20上，形成通到漏區(qū)域D的位線開(kāi)孔部分21D和通到源區(qū)域S的源極線開(kāi)孔部分21S。接著，分別沿著列方向，通過(guò)位線開(kāi)孔部分21D形成電連到漏區(qū)域D上的位線BL(BL4、BL5)和通過(guò)源極線開(kāi)孔部分21S電連到源區(qū)域S上的全局源極線GSL。借助于此，完成本發(fā)明的實(shí)施例9的NOR型EEPROM。
如果是這樣地形成的實(shí)施例9，則可以把使連接用導(dǎo)電層19和器件區(qū)域8進(jìn)行接觸的部分，規(guī)定為借助于除去氮化膜81而得到的露出面8E。因此，凹部22的深度，即便是不比n型源區(qū)域S深，連接用導(dǎo)電層19和襯底1也不會(huì)短路。因此，與實(shí)施例1比，沒(méi)必要對(duì)STI9的除去量高精度地進(jìn)行監(jiān)控，對(duì)于生產(chǎn)成品率的提高是有利的。
其次，說(shuō)明實(shí)施例9的NOR型EEPROM的一個(gè)變形例。
圖25是本發(fā)明的實(shí)施例9的一個(gè)變形例的NOR型EEPROM的剖面圖。圖25所示的剖面圖相當(dāng)于沿圖4A所示的4B-4B線的剖面圖。
在上述實(shí)施例9中，雖然除去了在源極線形成區(qū)域內(nèi)存在的淺槽7內(nèi)的全部的STI9，但如圖25所示，也可以作成為除去STI9的一部分。
另外，在這種情況下，只要僅僅在淺槽7的側(cè)壁上形成氮化膜81即可，在刻蝕氮化膜81時(shí)，也可以省略形成用來(lái)覆蓋淺槽7的底面的氮化膜81的光刻膠膜，在淺槽7內(nèi)剩下光刻膠膜的工序。
此外，實(shí)施例9，也可以象實(shí)施例8那樣，在沿著存儲(chǔ)單元陣列的行方向在途中分割局部源極線SL。
以上，雖然用實(shí)施例1～9說(shuō)明了本發(fā)明，但本發(fā)明并不限于這些實(shí)施例。在不偏離其宗旨的范圍內(nèi)可以進(jìn)行種種的變形。
例如，在上述實(shí)施例中，雖然說(shuō)明的是把本發(fā)明應(yīng)用到NOR型EEPROM的源極線中去的例子，但是，也可以把本發(fā)明應(yīng)用到NAND型EEPROM的源極線中去。
此外，不限于源極線，只要是在除去了STI9的部分上形成的布線層，都可以應(yīng)用本發(fā)明。
此外，在上述實(shí)施例中，例示的是作為晶體管，在字線WL和器件區(qū)域8之間，有用來(lái)存儲(chǔ)電荷的浮置柵FG，用在這里存儲(chǔ)的電荷量使閾值電壓變化的閾值可變型的MOSFET。但是，晶體管也可以變更為不具有浮置柵的通常的MOSFET。
如上所述，倘采用本發(fā)明，則可以提供具有這下述構(gòu)造的半導(dǎo)體集成電路裝置即便是在除去了槽隔離的部分上形成布線層，該布線層也難于斷線。
權(quán)利要求
1.一種半導(dǎo)體集成電路裝置，其特征是具備在第1導(dǎo)電類型的半導(dǎo)體襯底內(nèi)形成的槽，該槽在上述半導(dǎo)體襯底內(nèi)對(duì)第1、第2器件區(qū)域進(jìn)行隔離；在上述槽內(nèi)形成的第1絕緣物，該第1絕緣物使上述第1、第2器件區(qū)域彼此間進(jìn)行電絕緣；在上述第1器件區(qū)域內(nèi)形成的第2導(dǎo)電類型的第1、第2半導(dǎo)體區(qū)域；在上述第2器件區(qū)域內(nèi)形成的第2導(dǎo)電類型的第3、第4半導(dǎo)體區(qū)域；在上述第1、第2半導(dǎo)體區(qū)域的上述第1器件區(qū)域上邊、上述第1絕緣物上邊、和上述第3、第4半導(dǎo)體區(qū)域間的第2器件區(qū)域上邊形成的柵極電極；在上述第1絕緣物上形成的凹部，該凹部使上述第1、第2半導(dǎo)體區(qū)域的至少一方從上述槽的一個(gè)側(cè)壁上露出來(lái)，使上述第3、第4半導(dǎo)體區(qū)域的至少一方從上述槽的另一側(cè)壁上露出來(lái)，和在上述凹部?jī)?nèi)形成的導(dǎo)電區(qū)域，該導(dǎo)電區(qū)域使上述第1、第2半導(dǎo)體區(qū)域的至少一方電連到上述第3、第4半導(dǎo)體區(qū)域的至少一方上。
2.權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征是上述柵極電極被具有與上述第1絕緣物的刻蝕速率不同的刻蝕速率的第2絕緣物覆蓋。
3.權(quán)利要求2所述的半導(dǎo)體集成電路裝置，其特征是上述第2絕緣物在上述第1絕緣物上邊形成。
4.權(quán)利要求3所述的半導(dǎo)體集成電路裝置，其特征是上述第2絕緣物的一部分在上述凹部?jī)?nèi)形成。
5.權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征是上述導(dǎo)電物的最上面位于比上述第1、第2器件區(qū)域的表面還高的位置。
6.權(quán)利要求2所述的半導(dǎo)體集成電路裝置，其特征是上述導(dǎo)電物的最上面位于比上述第1、第2器件區(qū)域的表面還高的位置。
7.權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征是還具備沿著上述槽的底面、上述槽的一個(gè)側(cè)壁、上述槽的另一個(gè)側(cè)壁形成的第3絕緣物，該第3絕緣物具有通過(guò)上述槽的一個(gè)側(cè)壁，使上述第1、第2半導(dǎo)體區(qū)域中的至少一方露出來(lái)的第1露出部分，和通過(guò)上述槽的另一個(gè)側(cè)壁，使上述第3、第4半導(dǎo)體區(qū)域中的至少一方露出來(lái)的第2露出部分。
8.權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征是上述導(dǎo)電物含有高熔點(diǎn)金屬、高熔點(diǎn)金屬硅化物、第2導(dǎo)電類型的硅，和第2導(dǎo)電類型的硅與高熔點(diǎn)金屬硅化物的疊層構(gòu)造中的至少任何一種。
9.權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征是還具備在上述柵極電極和上述第1器件區(qū)域之間形成的第1電荷存儲(chǔ)層；和在上述柵極電極和上述第2器件區(qū)域之間形成的第2電荷存儲(chǔ)層。
10.權(quán)利要求2所述的半導(dǎo)體集成電路裝置，其特征是還具備在上述柵極電極和上述第1器件區(qū)域之間形成的第1電荷存儲(chǔ)層；和在上述柵極電極和上述第2器件區(qū)域之間形成的第2電荷存儲(chǔ)層。
11.權(quán)利要求3所述的半導(dǎo)體集成電路裝置，其特征是還具備在上述柵極電極和上述第1器件區(qū)域之間形成的第1電荷存儲(chǔ)層；和在上述柵極電極和上述第2器件區(qū)域之間形成的第2電荷存儲(chǔ)層。
12.權(quán)利要求4所述的半導(dǎo)體集成電路裝置，其特征是還具備在上述柵極電極和上述第1器件區(qū)域之間形成的第1電荷存儲(chǔ)層；和在上述柵極電極和上述第2器件區(qū)域之間形成的第2電荷存儲(chǔ)層。
13.權(quán)利要求5所述的半導(dǎo)體集成電路裝置，其特征是還具備在上述柵極電極和上述第1器件區(qū)域之間形成的第1電荷存儲(chǔ)層；和在上述柵極電極和上述第2器件區(qū)域之間形成的第2電荷存儲(chǔ)層。
14.權(quán)利要求6所述的半導(dǎo)體集成電路裝置，其特征是還具備在上述柵極電極和上述第1器件區(qū)域之間形成的第1電荷存儲(chǔ)層；和在上述柵極電極和上述第2器件區(qū)域之間形成的第2電荷存儲(chǔ)層。
15.權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其特征是還具備在上述柵極電極和上述第1器件區(qū)域之間形成的第1電荷存儲(chǔ)層；和在上述柵極電極和上述第2器件區(qū)域之間形成的第2電荷存儲(chǔ)層。
16.權(quán)利要求8所述的半導(dǎo)體集成電路裝置，其特征是還具備在上述柵極電極和上述第1器件區(qū)域之間形成的第1電荷存儲(chǔ)層；和在上述柵極電極和上述第2器件區(qū)域之間形成的第2電荷存儲(chǔ)層。
17.一種半導(dǎo)體集成電路裝置，其特征是具備在第1導(dǎo)電類型的半導(dǎo)體襯底內(nèi)形成的槽；在上述槽內(nèi)形成的絕緣物；在上述半導(dǎo)體襯底上方形成的柵極電極；在上述絕緣物內(nèi)形成的凹部；在上述凹部?jī)?nèi)形成的半導(dǎo)體；和在上述半導(dǎo)體襯底和上述半導(dǎo)體內(nèi)形成的第2導(dǎo)電類型的半導(dǎo)體區(qū)域。
18.一種半導(dǎo)體集成電路裝置的制造方法，其特征是具備在第1導(dǎo)電類型的半導(dǎo)體襯底內(nèi)形成槽；在上述槽內(nèi)形成絕緣物；在上述半導(dǎo)體襯底上方形成柵極電極；在上述絕緣物內(nèi)形成凹部；在上述凹部?jī)?nèi)形成半導(dǎo)體；在上述半導(dǎo)體襯底和上述半導(dǎo)體內(nèi)形成第2導(dǎo)電類型的半導(dǎo)體區(qū)域。
19.一種半導(dǎo)體集成電路裝置，其特征是具備在第1導(dǎo)電類型的半導(dǎo)體襯底內(nèi)形成的槽；在上述槽內(nèi)形成的第1絕緣物；在上述半導(dǎo)體襯底上方形成的柵極電極；在上述柵極電極上邊形成的第2絕緣物，該第2絕緣物具有與上述第1絕緣物的刻蝕速率不同的刻蝕速率；在上述第1絕緣物內(nèi)形成的凹部；在上述凹部?jī)?nèi)形成的半導(dǎo)體；和在上述半導(dǎo)體襯底和上述半導(dǎo)體內(nèi)形成的第2導(dǎo)電類型的半導(dǎo)體區(qū)域。
20.一種半導(dǎo)體集成電路裝置的制造方法，其特征是具備在第1導(dǎo)電類型的半導(dǎo)體襯底內(nèi)形成槽；在上述槽內(nèi)形成第1絕緣物；在上述半導(dǎo)體襯底上方形成柵極電極；在上述柵極電極上邊形成第2絕緣物，該第2絕緣物具有與上述第1絕緣物的刻蝕速率不同的刻蝕速率；在上述第1絕緣物內(nèi)，至少以上述第2絕緣物為掩模形成凹部；在上述凹部?jī)?nèi)形成半導(dǎo)體；和在上述半導(dǎo)體襯底和上述半導(dǎo)體內(nèi)形成第2導(dǎo)電類型的半導(dǎo)體區(qū)域。
21.一種半導(dǎo)體集成電路裝置的制造方法，其特征是具備在第1導(dǎo)電類型的半導(dǎo)體襯底內(nèi)形成槽；在上述槽內(nèi)形成第1絕緣物；在上述第1絕緣物內(nèi)形成凹部；在上述凹部?jī)?nèi)形成半導(dǎo)體；在上述凹部?jī)?nèi)形成了半導(dǎo)體后，在上述半導(dǎo)體襯底上方形成柵極電極；在上述柵極電極上邊形成第2絕緣物，該第2絕緣物具有與上述第1絕緣物的刻蝕速率不同的刻蝕速率；和在上述半導(dǎo)體襯底和上述半導(dǎo)體內(nèi)形成第2導(dǎo)電類型的半導(dǎo)體區(qū)域。
22.一種半導(dǎo)體集成電路裝置，其特征是具備在第1導(dǎo)電類型的半導(dǎo)體襯底內(nèi)形成的槽；沿著上述槽的底面、上述槽的一個(gè)側(cè)壁、上述槽的另一個(gè)側(cè)壁形成的第1絕緣物，該第1絕緣物具有通過(guò)上述槽的一個(gè)側(cè)壁，使上述半導(dǎo)體襯底露出來(lái)的第1露出部分，和通過(guò)上述槽的另一個(gè)側(cè)壁，使上述半導(dǎo)體襯底露出來(lái)的第2露出部分；在上述槽內(nèi)形成的第2絕緣物；在上述半導(dǎo)體襯底上方形成的柵極電極；在上述第2絕緣物內(nèi)形成的凹部；在上述凹部?jī)?nèi)形成的半導(dǎo)體；和在上述半導(dǎo)體襯底和上述半導(dǎo)體內(nèi)形成的第2導(dǎo)電類型的半導(dǎo)體區(qū)域。
23.一種半導(dǎo)體集成電路裝置的制造方法，其特征是具備在第1導(dǎo)電類型的半導(dǎo)體襯底內(nèi)形成槽；沿著上述槽的底面、上述槽的一個(gè)側(cè)壁、上述槽的另一個(gè)側(cè)壁形成第1絕緣物，該第1絕緣物具有通過(guò)上述槽的一個(gè)側(cè)壁，使上述半導(dǎo)體襯底露出來(lái)的第1露出部分，和通過(guò)上述槽的另一個(gè)側(cè)壁，使上述半導(dǎo)體襯底露出來(lái)的第2露出部分；在上述槽內(nèi)形成第2絕緣物；在上述半導(dǎo)體襯底上方形成柵極電極；在上述第2絕緣物內(nèi)形成凹部；在上述凹部?jī)?nèi)形成半導(dǎo)體；和在上述半導(dǎo)體襯底和上述半導(dǎo)體內(nèi)形成第2導(dǎo)電類型的半導(dǎo)體區(qū)域。
全文摘要
本發(fā)明公開(kāi)一種具有在除去了槽隔離的部分上形成的布線層的半導(dǎo)體集成電路裝置。該裝置具有:p型硅襯底;在該p型硅襯底上形成并在該襯底上劃分第1、第2半導(dǎo)體區(qū)域的淺槽隔離;在該淺槽隔離上形成的凹部和在該凹部?jī)?nèi)形成的導(dǎo)電層。然后,用該導(dǎo)電層使在第1器件區(qū)域內(nèi)形成的n型源極/漏區(qū)域連接到在第2器件區(qū)域內(nèi)形成的n型源極/漏區(qū)域上。
文檔編號(hào)H01L21/8247GK1267091SQ0010405
公開(kāi)日2000年9月20日 申請(qǐng)日期2000年3月16日 優(yōu)先權(quán)日1999年3月16日
發(fā)明者北村章太 申請(qǐng)人:株式會(huì)社東芝