ammable ROM,可擦可編程只讀存儲器)、EEPR0M(Electrically ErasableProgrammable ROM,電可擦可編程只讀存儲器)、快閃存儲器(Flash Memory)陣列。
[0047]第一脈沖輸出端PS1輸出的第一脈沖信號用于控制第一 PM0S晶體管P11、第二PM0S晶體管P12的打開和關(guān)閉，所述第二脈沖輸出端PS2輸出的第二脈沖信號用于控制第一NM0S晶體管Nil、第二 NM0S晶體管N12的打開和關(guān)閉。
[0048]請參考圖4，圖4為第一脈沖信號和第二脈沖信號的結(jié)構(gòu)示意圖，所述第一脈沖信號PS1P和第二脈沖信號PS2P的頻率相等，且所述第二脈沖信號PS2P滯后于第一脈沖信號PS1P，所述第二脈沖信號PS2P的脈沖寬度T2小于第一脈沖信號PS1P的脈沖寬度T1。
[0049]在一實施例中，所述第二脈沖信號PS2P的脈沖寬度T2為第一脈沖信號PS1P的脈沖寬度T1的0.2?0.9，為了提高信號的控制精度所述第二脈沖信號PS2P的脈沖寬度T2可以為第一脈沖信號PS1P的脈沖寬度T1的0.5?0.8。所述第二脈沖信號PS2P滯后于第一脈沖信號PS1P的時間為ΛΤ，ΔΤ = (Tl-T2)/2，其中所述T1表示第一脈沖信號的一個脈沖的寬度，Τ2表示第二脈沖信號的一個脈沖的寬度，所述第一脈沖信號和第二脈沖信號的頻率為50?lOOOMhz。
[0050]結(jié)合參考3和圖4，當(dāng)所述第一脈沖信號PS1P施加在第一 PM0S晶體管P11和第二PM0S晶體管P12的柵極時，第一脈沖信號PS1P為低電平時，第一脈沖信號PS1P控制第一 PM0S晶體管P11和第二 PM0S晶體管P12打開，第一脈沖信號PS1P為高電平(脈沖部分)時，第一脈沖信號PS1P控制第一 PM0S晶體管P11和第二 PM0S晶體管P12關(guān)閉。在一實施例中，所述第一脈沖信號PS1P的低電平可以為-0.8?3.3伏，在具體的實施例中可以為-1.5?-3.3伏，第一脈沖信號PS1P的高電平可以為0伏。
[0051]當(dāng)?shù)诙}沖信號PS2P施加在第一 NM0S晶體管Nil和第二 NM0S晶體管N12的柵極時，當(dāng)?shù)诙}沖信號PS2P為低電平時，第二脈沖信號PS2P控制所述第一 NM0S晶體管Nil和第二 NM0S晶體管N12關(guān)閉，當(dāng)?shù)诙}沖信號PS2P為高電平(脈沖部分)時，第二脈沖信號PS2P控制所述第一 NM0S晶體管Nil和第二 NM0S晶體管N12打開。在一實施例中，所述第二脈沖信號PS2P的低電平可以為0伏，第一脈沖信號PS1P的高電平可以為0.8?3.3伏，在具體的實施例中可以為1.5?3.3伏。
[0052]測試結(jié)構(gòu)的工作過程為:進(jìn)行充電過程，第一脈沖信號PS1P控制第一 PM0S晶體管P11和第二 PM0S晶體管P12打開，同時第二脈沖信號PS2P控制所述第一 NM0S晶體管Nil和第二 NM0S晶體管N12關(guān)閉，電壓源Vdd和待測試的存儲器20的字線或位線A之間導(dǎo)通，電壓源Vdd對待測試的存儲器20進(jìn)行充電；接著進(jìn)行放電過程，第一脈沖信號PS1P控制第一 PM0S晶體管P11和第二 PM0S晶體管P12關(guān)閉，使得電壓源與待測試的存儲器20的字線或位線A之間斷開，同時第二脈沖信號PS2P控制所述第一 NM0S晶體管Nil和第二 NM0S晶體管N12打開，電壓源Vdd和待測試的存儲器20的字線或位線A之間導(dǎo)通，待測試的存儲器20的字線或位線A與接地端Vss之間導(dǎo)通，對待測試的存儲器20進(jìn)行充電。
[0053]本實施例中以充電過程中第一 PM0S晶體管P11的漏極電流(或充電電流)IA1作為媒介來計算存儲器的寄生電容，研究發(fā)現(xiàn)，由于NM0S晶體管開關(guān)時的反應(yīng)速率和PM0S晶體管反應(yīng)的速率不相同，在充電過程中，第一 NM0S晶體管Nil容易滯后關(guān)閉(在充電過程開始之前，使得第一 NM0S晶體管Nil的關(guān)閉動作滯后于第一 PM0S晶體管P11的打開動作)或者提前打開(在充電過程結(jié)束之后，使得第一 NM0S晶體管Nil的打開動作超前于第一 PM0S晶體管P11的關(guān)閉動作)，而造成第一 PM0S晶體管P11的源極與接地端Vss之間會產(chǎn)生漏電流，第一 PM0S晶體管P11的漏極電流IA1等于漏電流和對存儲器的實際充電電流之和，即第一 PM0S晶體管P11的漏極電流IA1大于實際的充電電流，當(dāng)以第一 PM0S晶體管P11的漏極電流IA1作為媒介來計算存儲器的寄生電容時，必然使得獲得寄生電容值的精度降低。
[0054]因而，本實施中，所述第一脈沖信號PS1P和第二脈沖信號PS2P的頻率相等，且所述第二脈沖信號PS2P滯后于第一脈沖信號PS1P，所述第二脈沖信號PS2P的脈沖寬度T2小于第一脈沖信號PS1P的脈沖寬度T1，從而在充電過程開始之前，使得第一 NM0S晶體管Nil的關(guān)閉動作超前于第一 PM0S晶體管P11的打開動作，防止第一 NM0S晶體管Nil滯后關(guān)閉而產(chǎn)生漏電流，并且使得在充電過程結(jié)束之后，使得第一 NM0S晶體管Nil的打開動作滯后于第一 PM0S晶體管P11的關(guān)閉動作，防止第一 NM0S晶體管Nil提前打開而產(chǎn)生漏電流，從而提高后續(xù)通過公式(2)獲得寄生電容的準(zhǔn)確性。
[0055]在將上述測試結(jié)構(gòu)形成在基板上時，所述第一 PM0S晶體管P11的源極通過第一金屬線21與第一 NM0S晶體管Nil的漏極電連接，存儲單元20的字線或位線A通過第二金屬線22與第一金屬線21電連接；所述第一 PM0S晶體管P11的漏極與第五金屬線25的一端相連，第五金屬線25的另一端與第一金屬墊相連，第一金屬墊與電源端Vdd電連接；第一NM0S晶體管Nil的源極通過第六金屬線26與接地端Vss電連接。
[0056]研究發(fā)現(xiàn)，當(dāng)?shù)谝?PM0S晶體管P11打開，充電電流(或進(jìn)行充電時第一 PM0S晶體管PI 1漏極電流)IA1對存儲器20進(jìn)行充電時，充電電流IA1同時也會對第一金屬線21、第二金屬線22、第五金屬線25進(jìn)行充電，即第一金屬線21、第二金屬線22、第五金屬線25會分擔(dān)掉部分充電電流IA1，使得充電電流IA1大于對存儲器20實際進(jìn)行充電的充電電流，當(dāng)以充電電流(或第一 PM0S晶體管P11漏極電流)IA1為媒介計算存儲器20寄生電容時，獲得的寄生電容的精度有限。
[0057]為此，本實施例，設(shè)置與第一 PM0S晶體管P11和第一 NM0S晶體管Nil對稱的第二PM0S晶體管P12和第二 NM0S晶體管N12，第二 PM0S晶體管P12的柵極與第一脈沖輸出端PS1電連接，第二 PM0S晶體管P12的漏極與電源端Vdd電連接，所述第二 PM0S晶體管P12的源極與第二 NMOS晶體管N12的漏極電連接，第二 NMOS晶體管N12的柵極與第二脈沖輸出端PS2電連接，第二 NMOS晶體管N12的源極與接地端電Vss連接，以模擬充電過程中，充電電流(或進(jìn)行充電時第一 PMOS晶體管P11漏極電流)IA1對第一金屬線21、第二金屬線22、第五金屬線25進(jìn)行充電的過程，以及充電過程中，第一 PMOS晶體管P11的源極與接地端之間形成漏電流的過程，第二 PMOS晶體管P12的漏極電流值IA2即獲得的模擬充電電流值(模擬充電電流值等于第一金屬線21、第二金屬線22、第五金屬線25消耗的充電電流值和漏電流之和)，在進(jìn)行寄生電容的測試時，將IA1-1A2以校正充電電流值，提高了測量的精度，其中IA1為流過第一 PMOS晶體管漏極的電流，IA2為流過第二 PMOS晶體管漏極的電流。
[0058]因此，本實施中，在計算寄生電容時，對待測試的存儲器20的充電電流值等于IA1-1A2，所述存儲器的寄生電容C的獲得方式為公式(2):