電流作為測(cè)試寄生電容的媒介，測(cè)試方法簡(jiǎn)單，并且測(cè)試結(jié)構(gòu)中不包括電容等無源器件，因而在每次測(cè)試時(shí)，不需要對(duì)測(cè)試電路進(jìn)行校準(zhǔn)，在提高測(cè)試效率的同時(shí)保證了測(cè)試結(jié)果的精度；并且，本發(fā)明中，設(shè)置與第一 PM0S晶體管和第一NM0S晶體管對(duì)稱的第二 PM0S晶體管和第二 NM0S晶體管，第二 PM0S晶體管的柵極與第一脈沖輸出端電連接，第二PM0S晶體管的漏極與電源端電連接，所述第二PM0S晶體管的源極與第二NM0S晶體管的漏極電連接，第二NM0S晶體管的柵極與第二脈沖輸出端電連接，第二NM0S晶體管的源極與接地端電連接，以模擬充電過程中，充電電流(或進(jìn)行充電時(shí)第一PM0S晶體管漏極電流)對(duì)第一金屬線、第二金屬線、第五金屬線進(jìn)行充電的過程，以及充電過程中，第一 PM0S晶體管的源極與接地端之間形成漏電流的過程，第二 PM0S晶體管的漏極電流值即獲得的模擬充電電流值(模擬充電電流值等于第一金屬線、第二金屬線、第五金屬線消耗的充電電流值和漏電流之和)，因此可以將第一 PM0S晶體管漏極電流減去第二PM0S晶體管的漏極電流值即獲得實(shí)際對(duì)存儲(chǔ)進(jìn)行充電的電流值，從而提高了寄生電容的計(jì)算精度。
[0026]進(jìn)一步，所述第一脈沖信號(hào)和第二脈沖信號(hào)的頻率相等，且所述第二脈沖信號(hào)滯后于第一脈沖信號(hào)，所述第二脈沖信號(hào)的脈沖寬度小于第一脈沖信號(hào)的脈沖寬度，從而在充電過程開始之前，使得第一晶體管的關(guān)閉動(dòng)作超前于第一 PM0S晶體管的打開動(dòng)作，防止第一NM0S晶體管滯后關(guān)閉而產(chǎn)生漏電流，并且使得在充電過程結(jié)束之后，使得第一NM0S晶體管的打開動(dòng)作滯后于第一 PM0S晶體管的關(guān)閉動(dòng)作，防止第一 NM0S晶體管提前打開而產(chǎn)生漏電流，從而提聞?dòng)?jì)算獲得寄生電容的準(zhǔn)確性。
[0027]進(jìn)一步，所述存儲(chǔ)器的寄生電容C的獲得方式為:C = (IAl_IA2)/(X*Vdd)，其中IA1為流過第一 PM0S晶體管漏極的電流，IA2為流過第二 PM0S晶體管漏極的電流，X為第一脈沖信號(hào)和第二脈沖信號(hào)的頻率，Vdd為電源端的電壓，該方式剔除了充電過程中金屬連接線和漏電流對(duì)計(jì)算結(jié)果的影響，提高了獲得的寄生電容的精度。
【附圖說明】
[0028]圖1為現(xiàn)有6T結(jié)構(gòu)的SRAM存儲(chǔ)器的存儲(chǔ)單元的電路結(jié)構(gòu)示意圖；
[0029]圖2為本發(fā)明一實(shí)施例SRAM存儲(chǔ)器的寄生電容的測(cè)試結(jié)構(gòu)的結(jié)構(gòu)示意圖；
[0030]圖3為本發(fā)明另一實(shí)施例存儲(chǔ)器的寄生電容測(cè)試結(jié)構(gòu)的結(jié)構(gòu)示意圖；
[0031]圖4為本發(fā)明另一實(shí)施例中第一脈沖信號(hào)和第二脈沖信號(hào)的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0032]如【背景技術(shù)】所言，現(xiàn)有的SRAM存儲(chǔ)器的寄生電容的測(cè)試結(jié)果的準(zhǔn)確度低并且測(cè)試效率有待提聞。
[0033]本發(fā)明一實(shí)施例提供了一種SRAM存儲(chǔ)器的寄生電容的測(cè)試結(jié)構(gòu)，請(qǐng)參考圖2，所述寄生電容測(cè)試結(jié)構(gòu)包括:包括連接節(jié)點(diǎn)A、B、C、D，串聯(lián)于連接節(jié)點(diǎn)B和連接節(jié)點(diǎn)C之間的第二電阻R2和第二電容C2，串聯(lián)于連接節(jié)點(diǎn)C和連接節(jié)點(diǎn)D之間的第三電阻R3，串聯(lián)于連接節(jié)點(diǎn)D和連接節(jié)點(diǎn)A之間的第四電阻R4，串聯(lián)于連接節(jié)點(diǎn)C和連接節(jié)點(diǎn)A之間的交流電壓源S,串聯(lián)與連接節(jié)點(diǎn)B和連接節(jié)點(diǎn)D之間的電流測(cè)量計(jì)mV，連接節(jié)點(diǎn)A和連接節(jié)點(diǎn)B串聯(lián)待測(cè)試的SRAM存儲(chǔ)器11，以Cx表示待測(cè)試的SRAM存儲(chǔ)器11的寄生電容，Rx表示待測(cè)試的SRAM存儲(chǔ)器11的電阻。
[0034]第二電阻R2為可調(diào)的電阻，第二電容C2為可調(diào)的電容，第三電阻R3和第四電阻R4為固定電阻，在進(jìn)行測(cè)試時(shí)，調(diào)節(jié)第二電阻R2的電阻和第二電容C2的電容直至電流測(cè)量計(jì)mV中的電流為零，獲得此時(shí)第二電容C2對(duì)應(yīng)的電容值，待測(cè)試的SRAM存儲(chǔ)器11的寄生電容Cx滿足公式⑴:
[0035]Cx = R3C2/R4(1)，其中R3為第三電阻R3的電阻值，R4為第四電阻R4的電阻值，C2為電流測(cè)量計(jì)mV中的電流為零時(shí)第二電容C2對(duì)應(yīng)的電容值。
[0036]研究發(fā)現(xiàn)，上述測(cè)試結(jié)構(gòu)在應(yīng)用在寄生電容的測(cè)試時(shí)，為了保證測(cè)試的準(zhǔn)確性，每次測(cè)試之前都要對(duì)第二電容C2進(jìn)行校正(第二電容C2在進(jìn)行一側(cè)測(cè)試后容易產(chǎn)生電荷的殘留，影響后續(xù)的測(cè)試)，使得測(cè)試過程的效率降低。
[0037]為此，本發(fā)明實(shí)施例中還提供了一種存儲(chǔ)器的寄生電容測(cè)試結(jié)構(gòu)，包括:電源端、第一脈沖輸出端、第二脈沖輸出端、第一 PM0S晶體管、第二 PM0S晶體管、第一 NM0S晶體管、第二 NM0S晶體管、待測(cè)試的存儲(chǔ)器，所述第一 PM0S晶體管的柵極與第二 PM0S晶體管的柵極電連接且與第一脈沖輸出端電連接，所述第一 PM0S晶體管的漏極和第二 PM0S晶體管的漏極與電源端電連接，所述第一 PM0S晶體管的源極與第一 NM0S晶體管的漏極電連接且與存儲(chǔ)器的字線或位線電連接，所述第二 PM0S晶體管的源極與第二 NM0S晶體管的漏極電連接，所述第一 NM0S晶體管的柵極與第二 NM0S晶體管的柵極電連接且與第二脈沖輸出端電連接，所述第一 NM0S晶體管的源極和第二 NM0S晶體管的源極與接地端電連接。本發(fā)明實(shí)施例的寄生電容測(cè)試結(jié)構(gòu)中將電流作為測(cè)試寄生電容的媒介，測(cè)試方法簡(jiǎn)單，并且測(cè)試結(jié)構(gòu)中不包括電容等無源器件，因而在每次測(cè)試時(shí)，不需要對(duì)測(cè)試電路進(jìn)行校準(zhǔn)，在提高測(cè)試效率的同時(shí)保證了測(cè)試結(jié)果的精度。
[0038]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說明。在詳述本發(fā)明實(shí)施例時(shí)，為便于說明，示意圖會(huì)不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應(yīng)限制本發(fā)明的保護(hù)范圍。此外，在實(shí)際制作中應(yīng)包含長(zhǎng)度、寬度及深度的三維空間尺寸。
[0039]圖3為本發(fā)明另一實(shí)施例存儲(chǔ)器的寄生電容測(cè)試結(jié)構(gòu)的結(jié)構(gòu)示意圖；圖4為本發(fā)明另一實(shí)施例中第一脈沖信號(hào)和第二脈沖信號(hào)的結(jié)構(gòu)示意圖。
[0040]參考圖3，所述存儲(chǔ)器的寄生電容測(cè)試結(jié)構(gòu)包括:
[0041]電源端Vdd、第一脈沖輸出端PS1、第二脈沖輸出端PS2、待測(cè)試的存儲(chǔ)器20、第一PM0S晶體管P11、第二 PM0S晶體管P12、第一 NM0S晶體管Nil、第二 NM0S晶體管N12，其中，
[0042]所述待測(cè)試的存儲(chǔ)器20包括接地端Vss、若干存儲(chǔ)單元，以及與若干存儲(chǔ)單元電連接的字線和位線A ；
[0043]所述第一脈沖輸出端PS1用于輸出第一脈沖信號(hào)，第二脈沖輸出端PS2用于輸出第二脈沖信號(hào)；
[0044]所述第一 PM0S晶體管P11的柵極與第二 PM0S晶體管P12的柵極電連接且與第一脈沖輸出端PS1電連接，所述第一 PM0S晶體管P11的漏極和第二 PM0S晶體管P12的漏極與電源端Vdd電連接，所述第一 PM0S晶體管P11的源極與第一 NM0S晶體管Nil的漏極電連接且與待測(cè)試的存儲(chǔ)器20的字線或位線A電連接，所述第二 PM0S晶體管P12的源極與第二 NM0S晶體管N12的漏極電連接，所述第一 NM0S晶體管Nil的柵極與第二 NM0S晶體管N12的柵極電連接且與第二脈沖輸出端PS2電連接，所述第一 NM0S晶體管Nil的源極和第二 NM0S晶體管N12的源極與接地端電Vss連接。
[0045]本實(shí)施例中，所述待測(cè)試的存儲(chǔ)器20為SRAM(Static Random Access Memory,SRAM)存儲(chǔ)器，關(guān)于SRAM存儲(chǔ)器的具體結(jié)構(gòu)在此不再贅述，請(qǐng)參考現(xiàn)有的SRAM存儲(chǔ)器結(jié)構(gòu)。
[0046]在本發(fā)明的其他實(shí)施例中，所述待測(cè)試的存儲(chǔ)器還可以為DRAM(Dynamic RAM,動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)、PROM (Programmable ROM，可編程只讀存儲(chǔ)器)、EPROM (ErasableProgr