共享位線的串架構(gòu)的制作方法
【專利說明】
【背景技術(shù)】
[0001]半導(dǎo)體存儲(chǔ)器廣泛地用于各種電子設(shè)備諸如蜂窩電話、數(shù)字?jǐn)z影裝置、個(gè)人數(shù)字助理、醫(yī)療電子設(shè)備、移動(dòng)計(jì)算設(shè)備及非移動(dòng)計(jì)算設(shè)備。半導(dǎo)體存儲(chǔ)器可以包括非易失性存儲(chǔ)器或易失性存儲(chǔ)器。非易失性存儲(chǔ)器使得甚至在非易失性存儲(chǔ)器未連接至電源(例如，電池)時(shí)都能夠存儲(chǔ)和保留信息。非易失性存儲(chǔ)器的示例包括閃存存儲(chǔ)器(例如，NAND型閃存存儲(chǔ)器和NOR型閃存存儲(chǔ)器)和電可擦除可編程只讀存儲(chǔ)器(EEPROM)。
[0002]閃存存儲(chǔ)器和EEPROM 二者都利用浮柵晶體管。對(duì)于每個(gè)浮柵晶體管，浮柵位于浮柵晶體管的溝道區(qū)之上并且與該溝道區(qū)絕緣。溝道區(qū)位于浮柵晶體管的源極區(qū)與漏極區(qū)之間?？刂茤艠O位于浮柵之上并且與該浮柵絕緣。浮柵晶體管的閾值電壓可以通過設(shè)置存儲(chǔ)在浮柵上的電荷量來控制。浮柵上的電荷量通常使用Fowler-Nordheim隧道效應(yīng)或熱電子注入來控制。調(diào)節(jié)閾值電壓的能力使浮柵晶體管能夠用作非易失性存儲(chǔ)元件或存儲(chǔ)器單元。在一些情況下，可以通過對(duì)多個(gè)閾值電壓或閾值電壓范圍進(jìn)行編程和讀取來提供每個(gè)存儲(chǔ)單元的多于一個(gè)數(shù)據(jù)位(即，多級(jí)存儲(chǔ)器單元或多狀態(tài)存儲(chǔ)器單元)。
[0003]NAND閃存存儲(chǔ)器結(jié)構(gòu)通常與兩個(gè)選擇柵極串聯(lián)地并且在兩個(gè)選擇柵極之間布置多個(gè)浮柵晶體管。串聯(lián)的浮柵晶體管和選擇柵極可以稱為NAND串。近年，已經(jīng)縮小NAND閃存存儲(chǔ)器以降低每位的成本。然而，隨著工藝幾何尺寸縮小，呈現(xiàn)出許多設(shè)計(jì)和工藝挑戰(zhàn)。這些挑戰(zhàn)包括在形成緊密間隔的位線接觸方面難度增大。
【附圖說明】
[0004]圖1描繪了 NAND串的一個(gè)實(shí)施例。
[0005]圖2使用對(duì)應(yīng)的電路圖描繪了圖1的NAND串的一個(gè)實(shí)施例。
[0006]圖3A描繪了包括多個(gè)NAND串的存儲(chǔ)器塊的一個(gè)實(shí)施例。
[0007]圖3B描繪了針對(duì)每單元三位的存儲(chǔ)器單元的可能的閾值電壓分布(或數(shù)據(jù)狀態(tài))的一個(gè)實(shí)施例。
[0008]圖4A描繪了在存儲(chǔ)器塊內(nèi)的兩個(gè)相鄰NAND串之間共享位線的非易失性存儲(chǔ)系統(tǒng)的一個(gè)實(shí)施例。
[0009]圖4B描繪了兩個(gè)相鄰NAND串之間共享位線的非易失性存儲(chǔ)系統(tǒng)的替選實(shí)施例。
[0010]圖5描繪了非易失性存儲(chǔ)系統(tǒng)的一個(gè)實(shí)施例。
[0011]圖6描繪了感測(cè)塊的一個(gè)實(shí)施例。
[0012]圖7A描繪了配對(duì)的串的一個(gè)實(shí)施例。
[0013]圖7B描繪了包括第一配對(duì)的串和第二配對(duì)的串的共享位線的串架構(gòu)的一個(gè)實(shí)施例。
[0014]圖7C描繪了針對(duì)圖7B中描繪的共享位線的串架構(gòu)的物理布局的一部分的一個(gè)實(shí)施例。
[0015]圖8A描繪了包括第一配對(duì)的串和第二配對(duì)的串的共享位線的串架構(gòu)的一個(gè)實(shí)施例。
[0016]圖8B描繪了針對(duì)圖8A中描繪的共享位線的串架構(gòu)的物理布局的一部分的一個(gè)實(shí)施例。
[0017]圖8C描繪了包括第一配對(duì)的串和第二配對(duì)的串的共享位線的串架構(gòu)的另一實(shí)施例。
[0018]圖8D描繪了針對(duì)圖8C中描繪的共享位線的串架構(gòu)的物理布局的一部分的一個(gè)實(shí)施例。
[0019]圖9A是描述了用于以共享位線的串架構(gòu)對(duì)一個(gè)或更多個(gè)存儲(chǔ)器單元進(jìn)行編程的處理的一個(gè)實(shí)施例的流程圖。
[0020]圖9B是描述了用于使配對(duì)的串準(zhǔn)備好用于編程的處理的一個(gè)實(shí)施例的流程圖。
[0021]圖9C是描述了用于以共享位線的串架構(gòu)對(duì)一個(gè)或更多個(gè)存儲(chǔ)器單元進(jìn)行讀取的處理的一個(gè)實(shí)施例的流程圖。
【具體實(shí)施方式】
[0022]描述了用于使用共享位線的串架構(gòu)來對(duì)存儲(chǔ)器單元進(jìn)行編程和讀取的技術(shù)。在一些實(shí)施例中，存儲(chǔ)器單元和選擇器件兩者可以采用相同晶體管結(jié)構(gòu)。在一個(gè)示例中，存儲(chǔ)器單元和選擇器件(例如，漏極側(cè)選擇器件)兩者可以與包括電荷存儲(chǔ)層的晶體管對(duì)應(yīng)。在一些情況下，電荷存儲(chǔ)層可以是導(dǎo)電的(例如，在浮柵器件中使用的多晶硅層)或不導(dǎo)電的(例如，在SONOS器件中使用的氮化硅層)。共享位線的串架構(gòu)可以包括在存儲(chǔ)器塊中的一個(gè)或更多個(gè)串配對(duì)。與一個(gè)或更多個(gè)串配對(duì)關(guān)聯(lián)的存儲(chǔ)器單元可以與浮柵器件或電荷俘獲器件對(duì)應(yīng)。在一些實(shí)施例中，選擇配對(duì)的串中的第一串中的存儲(chǔ)器單元可以包括:將選擇偶數(shù)/奇數(shù)串晶體管(SE0晶體管)設(shè)置成導(dǎo)通狀態(tài)，以及將控制漏極側(cè)選擇晶體管的SGD線設(shè)置成下述電壓，該電壓大于與第一串的第一漏極側(cè)選擇晶體管關(guān)聯(lián)的第一閾值電壓并且小于與所述配對(duì)的串中的第二串的第二漏極側(cè)選擇晶體管關(guān)聯(lián)的第二閾值電壓。
[0023]涉及共享位線的串架構(gòu)的使用的一個(gè)問題是:串中的晶體管之間的間隔會(huì)使得難以制造具有不同晶體管閾值電壓的、緊密間隔開的晶體管(例如，經(jīng)由離子注入)。另一問題是:對(duì)于一些非易失性晶體管結(jié)構(gòu)(例如，使用薄電荷存儲(chǔ)層的非易失性晶體管結(jié)構(gòu))，可能難以實(shí)現(xiàn)對(duì)使用蝕刻iro(Ei)接觸以有效地使控制柵極層對(duì)電荷存儲(chǔ)層短路的選擇晶體管的制造。因此，存在下述需要:在無(wú)需另外的用于形成選擇晶體管的處理步驟的情況下，以共享位線的串架構(gòu)來對(duì)存儲(chǔ)器單元進(jìn)行編程和讀取。
[0024]共享位線的串架構(gòu)(例如，包括NAND閃存存儲(chǔ)器單元或SONOS存儲(chǔ)器單元的共享位線的串架構(gòu))的一個(gè)優(yōu)點(diǎn)是:由于具有公共位線的配對(duì)的串使位線的總數(shù)能夠減半，因此共享位線的串架構(gòu)使位線間距減小一倍。針對(duì)給定的工藝幾何尺寸的位線間距的增加使得得到電阻更小的位線接觸，并且減少的位線總數(shù)使得得到減小的位線電阻和/或減小的相鄰位線之間的位線間電容。然而，這些優(yōu)點(diǎn)以每個(gè)串的可控性降低為代價(jià)。例如，在編程操作期間，可以在特定時(shí)間經(jīng)由公共位線來對(duì)配對(duì)的串中的僅一個(gè)串進(jìn)行編程。關(guān)于使用NAND閃存存儲(chǔ)器單元的共享位線的存儲(chǔ)器架構(gòu)的更多信息可以在下述文獻(xiàn)中找到:美國(guó)臨時(shí)申請(qǐng) 61/561，286，“Improved Operat1n for Non-Volatile StorageSystem With Shared Bit Lines Connected to Single Select1n Device，，，美國(guó)臨時(shí)申請(qǐng) 61/422，385，“Non-Volatile Storage System With Shared Bit Lines Connected toSingle Select1n Device，，，以及美國(guó)專利申請(qǐng) 13/429，851，“Shared-Bit_Line Bit LineSetup Scheme ”，所有三個(gè)申請(qǐng)的全部?jī)?nèi)容通過引用并入到本文中。
[0025]圖1描繪了 NAND串90的一個(gè)實(shí)施例。圖2使用對(duì)應(yīng)的電路圖描繪了的圖1的NAND串的一個(gè)實(shí)施例。如所描繪地，NAND串90包括在第一選擇柵極120 (即，漏極側(cè)選擇柵極)與第二選擇柵極122 (即，源極側(cè)選擇柵極)之間的串聯(lián)的四個(gè)晶體管100、102、104以及106。選擇柵極120將NAND串90連接至位線126。選擇柵極122將NAND串90連接至源極線128。通過對(duì)控制柵極120CG施加適當(dāng)電壓(S卩，經(jīng)由圖2的選擇線SGD)來控制選擇柵極120。通過對(duì)控制柵極122CG施加適當(dāng)電壓(即，經(jīng)由圖2的選擇線SGS)來控制選擇柵極122。晶體管100、102、104及106中的每個(gè)晶體管包括控制柵極和浮柵。例如，晶體管100包括控制柵極100CG和浮柵100FG，晶體管102包括控制柵極102CG和浮柵102FG，晶體管104包括控制柵極104CG和浮柵104FG，以及晶體管106包括控制柵極106CG和浮柵106FG。分別地，控制柵極100CG連接至字線WL3，控制柵極102CG連接至字線WL2，控制柵極104CG連接至字線WLl以及控制柵極106CG連接至字線WLO。
[0026]注意，盡管圖1和圖2示出了 NAND串中的四個(gè)浮柵晶體管，但是四個(gè)浮柵晶體管的使用僅作為示例被提供。NAND串可以具有比四個(gè)浮柵晶體管(或存儲(chǔ)器單元)更少或更多的浮柵晶體管(或存儲(chǔ)器單元)。例如，一些NAND串可以包括16個(gè)存儲(chǔ)器單元、32個(gè)存儲(chǔ)器單元、64個(gè)存儲(chǔ)器單元、128個(gè)存儲(chǔ)器單元等。本文中的論述不限于NAND串中的任何特定數(shù)量的存儲(chǔ)器單元。一個(gè)實(shí)施例使用具有66個(gè)存儲(chǔ)器單元的NAND串，其中，64個(gè)存儲(chǔ)器單元用來存儲(chǔ)數(shù)據(jù)，以及存儲(chǔ)器單元中的兩個(gè)存儲(chǔ)器單元因?yàn)椴淮鎯?chǔ)數(shù)據(jù)而被稱為偽(dummy)存儲(chǔ)器單元。
[0027]使用NAND閃存存儲(chǔ)器結(jié)構(gòu)的閃存存儲(chǔ)器系統(tǒng)的典型架構(gòu)包括存儲(chǔ)器塊內(nèi)的多個(gè)NAND串。存儲(chǔ)器塊可以包括擦除單元。在一些情況下，存儲(chǔ)器塊內(nèi)的NAND串可以共享公共阱(例如，P阱)。每個(gè)NAND串可以通過NAND串的(例如，通過選擇線SGS控制的)源極側(cè)選擇柵極來連接至公共源極線，并且可以通過NAND串的(例如，通過選擇線SGD控制的)漏極側(cè)選擇柵極來連接至NAND串關(guān)聯(lián)的位線。通常，每條位線沿與字線垂直的方向在位線關(guān)聯(lián)的NAND串的頂部(或上方)延伸并且連接至感測(cè)放大器。
[0028]盡管在本文中描述了使用NAND型閃存存儲(chǔ)器的技術(shù)，但是本文中所公開的技術(shù)還可以應(yīng)用到其他類型的非易失性存儲(chǔ)設(shè)備和架構(gòu)(例如，NOR型閃存存儲(chǔ)器)。此外，盡管本文中描述了使用浮柵晶體管的技術(shù)，但是本文中所描述的技術(shù)還可以應(yīng)用到其他存儲(chǔ)器技術(shù)或與其他存儲(chǔ)器技術(shù)一起使用，其他存儲(chǔ)器技術(shù)包括采用電荷俘獲、相變材料(例如，硫?qū)倩衔锊牧?或狀態(tài)改變材料的存儲(chǔ)器技術(shù)。
[0029]圖3A描繪了包括多個(gè)NAND串的存儲(chǔ)器塊的一個(gè)實(shí)施例。如所描繪地，每個(gè)NAND串包括(Y+1)個(gè)存儲(chǔ)器單元。每個(gè)NAND串經(jīng)由通過漏極側(cè)選擇信號(hào)SGD控制的漏極側(cè)選擇柵極來連接至漏極側(cè)上的(X+1)條位線中的一條位線(即，位線BLO至位線BLX中的一條位線)。每個(gè)NAND串經(jīng)由通過源極側(cè)選擇信號(hào)SGS控制的源極側(cè)選擇柵極來連接至源極線(源極)。在一個(gè)實(shí)施例中，可以使用本文中所述的技術(shù)來制造通過源極側(cè)選擇信號(hào)SGS控制的源極側(cè)選擇柵極和通過漏極側(cè)選擇信號(hào)SGD控制的漏極側(cè)選擇柵極。
[0030]在一些實(shí)施例中，為了節(jié)省半導(dǎo)體管芯上的空間，兩個(gè)相鄰NAND串(或存儲(chǔ)器單元中的其他分組)可以共享公共位線(即，共享位線的存儲(chǔ)器架構(gòu))。在一些情況下，多于兩個(gè)的NAND串可以共享公共位線。在一個(gè)示例中，可以由兩個(gè)漏極側(cè)選擇信號(hào)SGDl和SGD2來代替信號(hào)SGD。則配對(duì)中的每個(gè)NAND串將具有兩個(gè)漏極側(cè)選擇柵極，每個(gè)漏極側(cè)選擇柵極連接至兩個(gè)漏極側(cè)選擇信號(hào)SGDl和SGD2中的不同漏極側(cè)選擇信號(hào)。每個(gè)NAND串的兩個(gè)漏極側(cè)選擇柵極中的一個(gè)漏極側(cè)選擇柵極可以是閾值電壓低于O伏的耗盡型晶體管。在每個(gè)NAND串的漏極側(cè)使用兩個(gè)選擇柵極方面的一個(gè)潛在問題是:(與一個(gè)漏極側(cè)選擇晶體管相比)兩個(gè)漏極側(cè)選擇柵極需要管芯上的更大面積。因此，從