半導(dǎo)體裝置的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種半導(dǎo)體裝置,特別是涉及一種構(gòu)成為單獨(dú)體的芯片的系統(tǒng)單芯片 (system on chip)器件或可重構(gòu)半導(dǎo)體裝置。
【背景技術(shù)】
[0002] 伴隨LSI (Large Scale Integration,大規(guī)模集成電路)的集成度提高,可實(shí)現(xiàn) 構(gòu)成為在娃上構(gòu)成系統(tǒng)的芯片的微型計(jì)算機(jī)(microcomputer)即被稱為SoC(System on Chip,系統(tǒng)單芯片)的LSI。在SoC中,多數(shù)情況下在芯片內(nèi)部搭載存儲(chǔ)器,所搭載的存儲(chǔ)器 的存儲(chǔ)容量逐年增大。
[0003] 實(shí)現(xiàn)為SoC且為了特定的用途而設(shè)計(jì)、制造的ASIC(Application Specific Integrated Circuit,專用集成電路)存在為了減少耗電而進(jìn)行被稱為電壓島(voltage island)的省電設(shè)計(jì)的情況。在電壓島中,可將ASIC內(nèi)的電路分割成多個(gè)模塊,控制電源 柵極(power gate)電路,而針對(duì)所分割的各個(gè)模塊獨(dú)立地對(duì)電源進(jìn)行接通/斷開切換。而 且,通過(guò)切斷(斷開)未使用的模塊的電源,可消除該模塊的泄漏電流(leak current)。如 果使用該技術(shù),那么可將不需要的大部分電路的電源斷開,因此可將ASIC的泄漏電流抑制 為最小限度。
【背景技術(shù)】 [0004] 文獻(xiàn)
[0005] 專利文獻(xiàn)
[0006] 專利文獻(xiàn)1 :日本專利特開2006-172335號(hào)公報(bào)
【發(fā)明內(nèi)容】
[0007] [發(fā)明要解決的問題]
[0008] 如上所述,在SoC內(nèi)部,通過(guò)停止對(duì)未使用的模塊供給電源而抑制電力消耗。但 是,在SRAM (Static Random Access Memory,靜態(tài)隨機(jī)存取存儲(chǔ)器)的情況下,如果將電源 斷開,那么所保持的數(shù)據(jù)會(huì)消失,因此當(dāng)CPU(Centoral Processing Unit,中央處理器)進(jìn) 行存取時(shí),使同步SRAM的電壓上升而進(jìn)行存取,當(dāng)CPU未進(jìn)行存取時(shí),使同步SRAM的電壓 降低至可保持緩存(cache)內(nèi)容的保留電平。
[0009] 為了抑制這種電力消耗,而導(dǎo)入電源柵極電路,在無(wú)存取的情況下,使電源斷開以 謀求省電化,但通常在有存取的情況下,電源保持接通的狀態(tài)??傊?,在【背景技術(shù)】中,為了降 低耗電,必須由CPU進(jìn)行復(fù)雜的控制。
[0010] 而且,高速緩沖存儲(chǔ)器中所使用的SRAM是使用同步SRAM。由于地址線或各種控制 信號(hào)與時(shí)鐘信號(hào)同步地動(dòng)作,因此同步SRAM是根據(jù)時(shí)鐘信號(hào)來(lái)選擇字線(word line)中的 任一個(gè)。另一方面,與時(shí)鐘信號(hào)非同步地動(dòng)作的非同步SRAM即使在無(wú)時(shí)鐘的情況下,字線 仍有效,因此與同步SRAM相比,耗電較大。進(jìn)而,如果對(duì)進(jìn)行管線(pipeline)處理的CPU 的高速緩沖存儲(chǔ)器使用非同步SRAM,那么無(wú)法在特定的周期內(nèi)進(jìn)行數(shù)據(jù)讀出,而發(fā)生管線 暫停(pipeline stall),因此未采用非同步SRAM。
[0011] 為了解決所述問題,本發(fā)明的一實(shí)施方式的目的在于,利用與處理器所同步的時(shí) 鐘非同步地使字線有效的存儲(chǔ)部,抑制系統(tǒng)單芯片器件的耗電。
[0012] [解決問題的技術(shù)手段]
[0013] 解決所述問題的實(shí)施方式是作為如以下項(xiàng)目組所示的系統(tǒng)單芯片器件而實(shí)現(xiàn)。
[0014] 1. 一種系統(tǒng)單芯片器件,其特征在于具備:
[0015] 處理器,與時(shí)鐘同步地執(zhí)行運(yùn)算處理;
[0016] 存儲(chǔ)部,與所述時(shí)鐘非同步地動(dòng)作;以及
[0017] 地址轉(zhuǎn)換檢測(cè)部,檢測(cè)從所述處理器輸出到所述存儲(chǔ)部的地址的轉(zhuǎn)換;且
[0018] 所述地址轉(zhuǎn)換檢測(cè)部當(dāng)檢測(cè)出所述地址的轉(zhuǎn)換時(shí),使所述非同步地動(dòng)作的存儲(chǔ)部 的字線有效。
[0019] 2.根據(jù)權(quán)利要求1所述的系統(tǒng)單芯片器件,其中所述存儲(chǔ)部當(dāng)檢測(cè)出所述地址的 轉(zhuǎn)換時(shí),根據(jù)所述地址產(chǎn)生時(shí)鐘,所述存儲(chǔ)部是與所述產(chǎn)生的時(shí)鐘同步地使所述字線有效。
[0020] 3.根據(jù)項(xiàng)目1或2所述的系統(tǒng)單芯片器件,其中所述存儲(chǔ)部具有鎖存部,
[0021] 所述地址轉(zhuǎn)換檢測(cè)部當(dāng)未檢測(cè)出所述地址的轉(zhuǎn)換時(shí),所述存儲(chǔ)部將保持于所述鎖 存部的數(shù)據(jù)輸出到所述處理器。
[0022] 4.根據(jù)項(xiàng)目1至3中任一項(xiàng)所述的系統(tǒng),其具有多個(gè)所述存儲(chǔ)部,且該存儲(chǔ)部各自 具備地址轉(zhuǎn)換檢測(cè)部。
[0023] 5.根據(jù)項(xiàng)目1至4中任一項(xiàng)所述的系統(tǒng)單芯片器件,其中所述存儲(chǔ)部是根據(jù)構(gòu)成 數(shù)據(jù)而構(gòu)成邏輯電路的可編程邏輯器件,且具有存儲(chǔ)器用地址線及數(shù)據(jù)輸出線。
[0024] 6.根據(jù)項(xiàng)目1至5中任一項(xiàng)所述的系統(tǒng)單芯片器件,其中所述存儲(chǔ)部是構(gòu)成為: 存儲(chǔ)用來(lái)將由多條地址線特定出的輸入值的邏輯運(yùn)算輸出到數(shù)據(jù)線的真值表數(shù)據(jù),且作為 邏輯電路動(dòng)作;及/或,存儲(chǔ)用來(lái)將由某一條地址線特定出的輸入值輸出到連接于另一存 儲(chǔ)部的地址線的數(shù)據(jù)線的真值表數(shù)據(jù),且作為連接電路動(dòng)作;且
[0025] 所述存儲(chǔ)部具有第一及第二存儲(chǔ)元單元;
[0026] 所述第一存儲(chǔ)元單元連接于向所述存儲(chǔ)部輸入的多條地址線的一部分;
[0027] 所述第二存儲(chǔ)元單元連接于向所述存儲(chǔ)部輸入的多條地址線的另一部分。
[0028] 7.根據(jù)項(xiàng)目6所述的系統(tǒng)單芯片器件,其中所述第一及第二存儲(chǔ)元單元是存儲(chǔ)真 值表數(shù)據(jù),且作為連接電路動(dòng)作,所述真值表數(shù)據(jù)是用來(lái)對(duì)從第一方向的地址輸入向所述 第一方向進(jìn)行數(shù)據(jù)輸出,或者對(duì)從與所述第一方向相反的第二方向的地址輸入向所述第二 方向進(jìn)行數(shù)據(jù)輸出。
[0029] 8.根據(jù)項(xiàng)目6所述的系統(tǒng)單芯片器件,其中所述第一及第二存儲(chǔ)元單元是存儲(chǔ)用 來(lái)對(duì)從所述第一方向的地址輸入向所述第二方向進(jìn)行數(shù)據(jù)輸出的真值表數(shù)據(jù),且作為連接 電路動(dòng)作。
[0030] 9.根據(jù)項(xiàng)目6所述的系統(tǒng)單芯片器件,其中將從所述存儲(chǔ)部輸出的多條數(shù)據(jù)線分 開輸出到其他兩個(gè)所述存儲(chǔ)部。
[0031] [發(fā)明的效果]
[0032] 本發(fā)明的一實(shí)施方式可利用與處理器同步地動(dòng)作的時(shí)鐘非同步的存儲(chǔ)部來(lái)抑制 系統(tǒng)單芯片器件的耗電。
【附圖說(shuō)明】
[0033] 圖1是表示第一實(shí)施方式的SoC的構(gòu)成例的圖。
[0034] 圖2是表不尚速緩沖存儲(chǔ)器的電路圖。
[0035] 圖3是本實(shí)施方式的地址轉(zhuǎn)換檢測(cè)部的電路圖。
[0036] 圖4是圖3所示的地址轉(zhuǎn)換檢測(cè)的信號(hào)的時(shí)序圖。
[0037] 圖5是將MRLD用作高速緩沖存儲(chǔ)器的SoC的一個(gè)示例。
[0038] 圖6A是表示本實(shí)施方式的半導(dǎo)體裝置的整體構(gòu)成的第一例的圖。
[0039] 圖6B是表示MLUT陣列的一個(gè)示例的圖。
[0040] 圖7是表示MLUT的一個(gè)示例的圖。
[0041 ] 圖8是表示作為邏輯電路動(dòng)作的MLUT的一個(gè)示例的圖。
[0042] 圖9是表不圖8所不的邏輯電路的真值表的圖。
[0043] 圖10是表示作為連接要素動(dòng)作的MLUT的一個(gè)示例的圖。
[0044] 圖11是表示圖10所示的連接要素的真值表的圖。
[0045] 圖12是表示利用具有4個(gè)AD對(duì)的MLUT來(lái)實(shí)現(xiàn)的連接要素的一個(gè)示例的圖。
[0046] 圖13是表示1個(gè)MLUT作為邏輯要素及連接要素動(dòng)作的一個(gè)示例的圖。
[0047] 圖14表示圖14所示的邏輯要素及連接要素的真值表。
[0048] 圖15是表示利用具有AD對(duì)的MLUT來(lái)實(shí)現(xiàn)的邏輯動(dòng)作及連接要素的一個(gè)示例的 圖。
[0049] 圖16是概略性地表示橫向堆積包含兩個(gè)存儲(chǔ)元單元的MLUT而構(gòu)成的MLUT的圖。
[0050] 圖17是表示使用有大容量存儲(chǔ)器的MLUT的一個(gè)示例的圖。
[0051] 圖18是表示圖17所示的MLUT的電路例的圖。
[0052] 圖19是說(shuō)明使用有圖17所示的MLUT的MRLD的圖。
[0053] 圖20是表示外部系統(tǒng)與MRLD的連接一例的概念圖。
[0054] 圖21是表示第二實(shí)施方式的可進(jìn)行同步非同步切換的MLUT的電路例的圖。
[0055] 圖22是表示信息處理裝置的硬件構(gòu)成的一個(gè)示例。
【具體實(shí)施方式】
[0056] 以下,參照附圖,作為半導(dǎo)體裝置的第一實(shí)施方式,對(duì)系統(tǒng)單芯片器件進(jìn)行說(shuō)明, 其次,作為半導(dǎo)體裝置的第二實(shí)施方式,對(duì)可重構(gòu)半導(dǎo)體裝置進(jìn)行說(shuō)明。
[0057] 第一實(shí)施方式系統(tǒng)單芯片器件
[0058] [l]SoC
[0059] 圖1是表示本實(shí)施方式的SoC的構(gòu)成例的圖。作為圖1所示的系統(tǒng)單芯片器件 的SoClO例如具備作為CPU的處理器200、SRAM300及地址轉(zhuǎn)換檢測(cè)部100。對(duì)處理器200 及高速緩沖存儲(chǔ)器300,從SoClO整體的電源VDD直接供給電力。而且,對(duì)處理器200供給 系統(tǒng)時(shí)鐘,處理器200包含與時(shí)鐘同步地對(duì)管線處理執(zhí)行運(yùn)算處理的至少一個(gè)處理器核心 210及Ll緩存220,且是針對(duì)每一處理器核心包含Ll緩存220。Ll緩存220是最接近相關(guān) 的處理器核心而設(shè)置的相對(duì)較小的存儲(chǔ)器緩存,且以將對(duì)命令及數(shù)據(jù)的高速存取賦予至相 關(guān)的處理器核心210的方式構(gòu)成。
[0060] 在管線方式中,處理器具有實(shí)現(xiàn)其功能的多條管線(命令控制管線、運(yùn)算管線、分 支控制管線等)。而且,各管線分別被分割為多個(gè)階段(stage)。各階段包含實(shí)現(xiàn)特定步驟 的電路單元,且以在動(dòng)作頻率的倒數(shù)即被稱為周期時(shí)間的期間內(nèi),使被分配至各階段的特 定步驟結(jié)束的方式動(dòng)作。而且,先前步驟的階段的輸出信號(hào)例如被用作后續(xù)步驟的階段的 輸入信號(hào)。
[0061] 處理器200也可以還包含至少一個(gè)L2緩存250。L2緩存250構(gòu)成為,與Ll緩存 220相比相對(duì)較大,且與一個(gè)或多個(gè)Ll緩存建立關(guān)聯(lián),對(duì)已建立關(guān)聯(lián)的一個(gè)或多個(gè)Ll緩存 供給數(shù)據(jù)。例如,處理器核心210向L2緩存250請(qǐng)求未包含于該關(guān)聯(lián)的Ll緩存中的數(shù)據(jù)。 因此,由處理器核心210請(qǐng)求的數(shù)據(jù)是從L2緩存250進(jìn)行檢索,并保存至與處理器核心210 相關(guān)的Ll緩存。在本發(fā)明的一實(shí)施例中,Ll緩存210及L2緩存220也可以是以SRAM為 基礎(chǔ)的裝置。
[0062] 在L2緩存250中發(fā)生緩存未命中的情況下,由處理器核心210請(qǐng)求的數(shù)據(jù)可從高 速緩沖存儲(chǔ)器300檢索。在圖1中,高速緩沖存儲(chǔ)器300為L(zhǎng)3緩存,但在無(wú) L2緩存250的 處理器200中,高速緩沖存儲(chǔ)器300相當(dāng)于L2緩存。L3緩存300與Ll緩存220及L2緩存 250相比相對(duì)較大。圖1中表示出單一的L3緩存300,但也可以安裝多個(gè)L3緩存300。
[0063] Ll緩存210既可與多個(gè)L2緩存250建立關(guān)聯(lián),也可構(gòu)成為與相關(guān)的L2緩存250 交換數(shù)據(jù)。一個(gè)或多個(gè)高等級(jí)的緩存、例如L4緩存也可以包含在SoClO中。也可以使各高 等級(jí)的緩存與低一等級(jí)的一個(gè)或多個(gè)緩存建立關(guān)聯(lián)。
[0064] 此外,圖1中將L3緩存300的數(shù)量表示為一個(gè),但也可以是多個(gè)。
[0065] [2]高速緩沖存儲(chǔ)器
[0066] 圖2是表示高速緩沖存儲(chǔ)器的電路圖。高速緩沖存儲(chǔ)器300是與時(shí)鐘非同步地動(dòng) 作的存儲(chǔ)器,例如為SRAM。高速緩沖存儲(chǔ)器300具有地址轉(zhuǎn)換檢測(cè)部100、存儲(chǔ)元302、傳感 放大器303、鎖存部304、解碼器305及比較電路306。
[0067] 高速緩沖存儲(chǔ)器300是在解碼器305的前段具有地址轉(zhuǎn)換檢測(cè)部100。地址轉(zhuǎn)換 檢測(cè)部100-接收地址信號(hào),便會(huì)產(chǎn)生時(shí)鐘(atd_clk)。而且,構(gòu)成為,當(dāng)?shù)刂忿D(zhuǎn)換檢測(cè)部 100檢測(cè)出地址轉(zhuǎn)換時(shí),解碼器305與時(shí)鐘同步地動(dòng)作。當(dāng)?shù)刂忿D(zhuǎn)換檢測(cè)部100未檢測(cè)出地 址轉(zhuǎn)換時(shí),所要產(chǎn)生的時(shí)鐘(atd_clk)并未產(chǎn)生,高速緩沖存儲(chǔ)器300未動(dòng)作,從而可削減 電力。在此情況下,根據(jù)來(lái)自處理器200的時(shí)鐘,將被保持于