低功耗兩級(jí)放大器stt-ram讀取電路的控制方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種低功耗兩級(jí)放大器STT-RAM讀取電路的控制方法。
【背景技術(shù)】
[0002] 傳統(tǒng)的隨機(jī)存取存儲(chǔ)器（RAM)如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAM)具有比較低廉的價(jià) 格，但是存取速度較慢、耐久性較差并且數(shù)據(jù)只能保存很短的一段時(shí)間。由于必須隔一段時(shí) 間刷新一次數(shù)據(jù)，這又導(dǎo)致了功耗較大。靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM)具有存取速度較快、 功耗較低，非易失性等優(yōu)點(diǎn)，但是價(jià)格昂貴、集成度較低。
[0003] 近年來(lái)新興的自旋轉(zhuǎn)移力矩隨機(jī)存取存儲(chǔ)器（STT-RAM)由于其高密度、低漏電流、 非易失性、超長(zhǎng)的耐久性以及快速讀寫(xiě)等優(yōu)點(diǎn)，有望成為未來(lái)高速緩存的首選產(chǎn)品。
[0004] 本專(zhuān)利基于一種新穎的樹(shù)型讀取電路方案，提出了可以有效降低該讀取電路總體 功耗的改進(jìn)結(jié)構(gòu)。這種新穎的樹(shù)型讀取方案采用開(kāi)環(huán)放大器作為讀取電路的比較器，開(kāi)環(huán) 放大器不需要重啟時(shí)間，可以進(jìn)行連續(xù)比較，故采用開(kāi)環(huán)放大器可以提高電路的讀取速度， 具有讀取時(shí)間短的優(yōu)點(diǎn)。該方案采用兩級(jí)運(yùn)放級(jí)聯(lián)結(jié)構(gòu)，增大了輸出擺幅和增益，提高了與 數(shù)字系統(tǒng)對(duì)接時(shí)整個(gè)讀取電路的可靠性。但因單獨(dú)采用兩級(jí)運(yùn)放級(jí)聯(lián)結(jié)構(gòu)會(huì)在不工作的時(shí) 候產(chǎn)生額外的靜態(tài)功耗，這很大程度上增加了整個(gè)讀取電路的總功耗，所以為了控制開(kāi)環(huán) 放大器只在比較輸出數(shù)據(jù)的時(shí)候產(chǎn)生功耗，在待機(jī)狀態(tài)時(shí)沒(méi)有電能消耗，本專(zhuān)利在上述所 采用的開(kāi)環(huán)放大器的基礎(chǔ)之上，引入了控制電路。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于提供一種低功耗兩級(jí)放大器STT-RAM讀取電路的控制方法。
[0006] 為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案是：一種低功耗兩級(jí)放大器STT-RAM讀取電 路的控制方法，包括如下步驟， 步驟Sl:提供一低功耗STT-RAM讀取電路，包括控制電路、并行磁隧道結(jié)、開(kāi)環(huán)放大器、 控制邏輯電路、第一反相器、第一D觸發(fā)器、第二D觸發(fā)器、時(shí)鐘輸出模塊；所述控制電路、 并行磁隧道結(jié)、開(kāi)環(huán)放大器兩兩相互連接，所述開(kāi)環(huán)放大器還連接至所述控制邏輯電路和 第一反相器，所述第一反相器與所述第一D觸發(fā)器和第二D觸發(fā)器連接，所述時(shí)鐘輸出模塊 的第一時(shí)鐘信號(hào)輸出端和第二時(shí)鐘信號(hào)輸出端分別與所述第一D觸發(fā)器和第二D觸發(fā)器的 時(shí)鐘控制輸入端連接，所述控制邏輯電路還連接有一用于提供參考電壓的外部電壓輸出電 路，該外部電壓輸出電路輸出第一、第二、第三參考電壓，且滿足：第三參考電壓<第二參考 電壓<第一參考電壓； 步驟S2 :通過(guò)控制電路控制低功耗STT-RAM讀取電路進(jìn)入工作狀態(tài)； 步驟S3 :通過(guò)控制電路產(chǎn)生的預(yù)定電流流經(jīng)所述并行磁隧道結(jié)，產(chǎn)生讀取電壓，由于 并行磁隧道結(jié)中的4種存儲(chǔ)數(shù)據(jù)分別對(duì)應(yīng)4種的讀取電壓，即存儲(chǔ)數(shù)據(jù)11、10、01、00與讀 取電壓VII、V10、VOUVOO相對(duì)應(yīng)； 步驟S4 :設(shè)定Vll<第三參考電壓<VlO<第二參考電壓<VOl<第一參考電壓 <V00,通過(guò)所述控制邏輯電路將讀取電壓與第二參考電壓進(jìn)行比較，即可得并行磁隧道結(jié) 中的存儲(chǔ)數(shù)據(jù)的高位； 步驟S5 :若讀取電壓大于第二參考電壓，則并行磁隧道結(jié)產(chǎn)生的讀取電壓為V01、V00， 即可知并行磁隧道結(jié)所存儲(chǔ)的數(shù)據(jù)的高位為0,并經(jīng)所述開(kāi)環(huán)放大器、第一反相器輸出高電 平，此時(shí)，時(shí)鐘輸出模塊的第一時(shí)鐘信號(hào)輸出端產(chǎn)生一個(gè)時(shí)鐘信號(hào)，控制第一D觸發(fā)器存儲(chǔ) 高位數(shù)據(jù)，第一D觸發(fā)器存儲(chǔ)高位數(shù)據(jù)完成后執(zhí)行步驟S6 ;若讀取電壓小于第二參考電壓， 則并行磁隧道結(jié)產(chǎn)生的讀取電壓為VII、V10,即可知并行磁隧道結(jié)所存儲(chǔ)的數(shù)據(jù)的高位為 1，并經(jīng)所述開(kāi)環(huán)放大器、第一反相器輸出低電平，此時(shí)，時(shí)鐘輸出模塊的第一時(shí)鐘信號(hào)輸出 端產(chǎn)生一個(gè)時(shí)鐘信號(hào)，控制第一D觸發(fā)器存儲(chǔ)高位數(shù)據(jù)，第一D觸發(fā)器存儲(chǔ)高位數(shù)據(jù)完成后 執(zhí)行步驟S7 ; 步驟S6 :將讀取電壓與第一參考電壓比較，若讀取電壓大于第一參考電壓，則并行磁 隧道結(jié)產(chǎn)生的讀取電壓為V00,即可知并行磁隧道結(jié)所存儲(chǔ)的數(shù)據(jù)的低位為0,并經(jīng)所述開(kāi) 環(huán)放大器、第一反相器輸出高電平，此時(shí)，時(shí)鐘輸出模塊的第二時(shí)鐘信號(hào)輸出端產(chǎn)生一個(gè)時(shí) 鐘信號(hào)，控制第二D觸發(fā)器存儲(chǔ)低位數(shù)據(jù)；若讀取電壓小于第一參考電壓，則并行磁隧道 結(jié)產(chǎn)生的讀取電壓為V01，即可知并行磁隧道結(jié)所存儲(chǔ)的數(shù)據(jù)的低位為1，并經(jīng)所述開(kāi)環(huán)放 大器、第一反相器輸出低電平，此時(shí)，時(shí)鐘輸出模塊的第二時(shí)鐘信號(hào)輸出端產(chǎn)生一個(gè)時(shí)鐘信 號(hào)，控制第二D觸發(fā)器存儲(chǔ)低位數(shù)據(jù)，完成并行磁隧道結(jié)的數(shù)據(jù)讀??； 步驟S7 :將讀取電壓與第三參考電壓比較，若讀取電壓大于第三參考電壓，則并行磁 隧道結(jié)產(chǎn)生的讀取電壓為V10,即可知并行磁隧道結(jié)所存儲(chǔ)的數(shù)據(jù)的低位為0,并經(jīng)所述開(kāi) 環(huán)放大器、第一反相器輸出高電平，此時(shí)，時(shí)鐘輸出模塊的第二時(shí)鐘信號(hào)輸出端產(chǎn)生一個(gè)時(shí) 鐘信號(hào)，控制第二D觸發(fā)器存儲(chǔ)低位數(shù)據(jù)；若讀取電壓小于第三參考電壓，則并行磁隧道 結(jié)產(chǎn)生的讀取電壓為VII，即可知并行磁隧道結(jié)所存儲(chǔ)的數(shù)據(jù)的低位為1，并經(jīng)所述開(kāi)環(huán)放 大器、第一反相器輸出低電平，此時(shí)，時(shí)鐘輸出模塊的第二時(shí)鐘信號(hào)輸出端產(chǎn)生一個(gè)時(shí)鐘信 號(hào)，控制第二D觸發(fā)器存儲(chǔ)低位數(shù)據(jù)，完成并行磁隧道結(jié)的數(shù)據(jù)讀??； 步驟S8 :并行磁隧道結(jié)的數(shù)據(jù)讀取完成后，通過(guò)控制電路控制低功耗STT-RAM讀取電 路進(jìn)入待機(jī)狀態(tài)。
[0007] 在本發(fā)明實(shí)施例中，所述第一D觸發(fā)器和第二D觸發(fā)器的反相輸出端分別輸出所 述并行磁隧道結(jié)中存儲(chǔ)數(shù)據(jù)的高位和低位，以獲得真實(shí)的并行磁隧道結(jié)存儲(chǔ)數(shù)據(jù)。
[0008] 在本發(fā)明實(shí)施例中，所述控制電路包括信號(hào)控制器、第二反相器、第十至第十二MOS管，所述信號(hào)控制器的控制端口與所述第二反相器的輸入端、第十一MOS管的柵極及第 十二MOS管的柵極連接，所述第二反相器的輸出端與所述第十MOS管的柵極連接，所述第十 MOS管的漏極、第十一MOS管的漏極連接至所述開(kāi)環(huán)放大器，所述第十MOS管的源極接地，所 述第十二MOS管的漏極連接至所述并行磁隧道結(jié)，所述第十二MOS管的源極接地。
[0009] 在本發(fā)明實(shí)施例中，所述步驟S2控制電路控制低功耗STT-RAM讀取電路進(jìn)入工作 狀態(tài)的實(shí)現(xiàn)過(guò)程為：通過(guò)信號(hào)控制器產(chǎn)生高電平信號(hào)，使得第十一、第十二MOS管導(dǎo)通，第 十MOS管截止，控制開(kāi)環(huán)放大器開(kāi)啟，從而使得整個(gè)讀取電路進(jìn)入工作狀態(tài)。
[0010] 在本發(fā)明實(shí)施例中，所述步驟S8控制電路控制低功耗STT-RAM讀取電路進(jìn)入待機(jī) 狀態(tài)的實(shí)現(xiàn)過(guò)程為：通過(guò)信號(hào)控制器產(chǎn)生低電平信號(hào)，使得第十一、第十二MOS管截止，第 十MOS管導(dǎo)通，控制開(kāi)環(huán)放大器關(guān)閉，從而使得整個(gè)讀取電路進(jìn)入待機(jī)狀態(tài)。
[0011] 在本發(fā)明實(shí)施例中，所述開(kāi)環(huán)放大器包括第一至第九MOS管，所述第一MOS管的源 極、第二MOS管的源極、第六MOS管的源極和第八MOS管的源極均連接至VDD端，所述第一 MOS管的柵極與第二MOS管的柵極連接，所述第六MOS管的柵極與第一MOS管的漏極相連 接至第三MOS管的漏極，所述第八MOS管的柵極與第二MOS管的漏極相連接至第四MOS管 的漏極，所述第三MOS管的源極與第四MOS管的源極相連接至第五MOS管的漏極，所述第五 MOS管的源極連接至地，所述第六MOS管的漏極連接第七M(jìn)OS管的漏極、第七M(jìn)OS管的柵極 及第九MOS管的柵極，所述第七M(jìn)OS管的源極接GND，所述第八MOS管的漏極與第九MOS管 的漏極相連接至所述第一反相器的輸入端，所述第九MOS管的源極接地，所述第三MOS管的 柵極和第一MOS管的源極分別連接至所述并行磁隧道結(jié)的兩端，且第三MOS管的柵極還與 所述第十二MOS管的漏極連接，所述第四MOS管的柵極連接至所述控制邏輯電路，所述第五 MOS管的柵極與所述第十MOS管的漏極、第^^一MOS管的漏極連接。
[0012] 在本發(fā)明實(shí)施例中，所述第一MOS管、第二MOS管、第六MOS管和第八MOS管均為 NMOS管，所述第三MOS管、第四MOS管、第五MOS管、第七M(jìn)OS管、第九MOS管、第十MOS管、 第^^一MOS管和第十二MOS管均為PMOS管。
[0013] 在本發(fā)明實(shí)施例中，所述控制邏輯電路包括由第一D觸發(fā)器反相輸出信號(hào)和第一 時(shí)鐘信號(hào)輸出端輸出的第一時(shí)鐘信號(hào)控制的雙向開(kāi)關(guān)電路，所述雙向開(kāi)關(guān)電路包括相互連 接的第一雙向開(kāi)關(guān)和第二雙向開(kāi)關(guān)，所述雙向開(kāi)關(guān)電路用于控制第四MOS管柵極與所述外 部電壓輸出電路的第一、第二和第三參考電壓輸出端的連接。
[0014] 在本發(fā)明實(shí)施例中，所述時(shí)鐘輸出模塊包括第一延時(shí)電路、第二延時(shí)電路、第三雙 向開(kāi)關(guān)和第四雙向開(kāi)關(guān)，所述第一延時(shí)電路和第二延時(shí)電路連接至所述信號(hào)控制器的控制 端口，所述第三雙向開(kāi)關(guān)和第四雙向開(kāi)關(guān)分別用于控制第一延時(shí)電路和第二延時(shí)電路與第 一時(shí)鐘信號(hào)輸出端和第二時(shí)鐘信號(hào)輸出端的連接。
[0015] 在本發(fā)明實(shí)施例中，所述第一延時(shí)電路的延遲時(shí)間小于第二延時(shí)電路的延遲時(shí) 間；且所述第一延時(shí)電路的延遲時(shí)間與第二延時(shí)電路的延遲時(shí)間滿足：當(dāng)整個(gè)電路進(jìn)行高 位數(shù)據(jù)的比較，輸出比較結(jié)果Vout'，經(jīng)反相器輸出的Vout穩(wěn)定后，第一延時(shí)電路的延遲時(shí) 間使得第一時(shí)鐘信號(hào)由低電平變?yōu)楦唠娖剑瑥亩刂频谝籇觸發(fā)器存儲(chǔ)高位數(shù)據(jù)；當(dāng)整個(gè) 電路進(jìn)行低位數(shù)據(jù)的比較，輸出比較結(jié)果Vout'，經(jīng)反相器輸出的Vout穩(wěn)定后，第二延時(shí)電 路的延遲時(shí)間使得第二時(shí)鐘信號(hào)由低電平變?yōu)楦唠娖?，從而控制第二D觸發(fā)器存儲(chǔ)低位數(shù) 據(jù)。
[0016] 相較于現(xiàn)有技術(shù)，本發(fā)明具有以下有益效果：本發(fā)明電路采用開(kāi)環(huán)放大器，節(jié)