專利名稱：系統(tǒng)同步復(fù)位高速抗干擾自保持半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及半導(dǎo)體存儲(chǔ)器，具體屬于帶同步復(fù)位高抗干擾保護(hù)裝置的靜態(tài)隨機(jī)存儲(chǔ)器。
常用的半導(dǎo)體存貯器有PROM，EPROM，E2PROM，DRAM和SRAM五大類。其中PROM不能在線重寫，而DRAM須動(dòng)態(tài)刷新，不能靜態(tài)隨機(jī)操作，E2PROM，SRAM可在線重寫。E2PROM斷電后能保持?jǐn)?shù)據(jù)，SRAM加上后電池也能斷電后保持?jǐn)?shù)據(jù)。但是它們在斷電和上電時(shí)均會(huì)在不同程度上丟失和被隨機(jī)改寫原有的數(shù)據(jù)。原因是控制總線在斷電，上電過程中不可避免地出現(xiàn)＂冒險(xiǎn)競爭＂(因爭相導(dǎo)通產(chǎn)生的一些無規(guī)則脈沖)把同樣原因引出的數(shù)據(jù)總線上的隨機(jī)數(shù)寫進(jìn)地址總線上的隨機(jī)地址的存貯單元。所以它們都不能同時(shí)滿足在線帶電重寫，掉電保持，上下電抗干擾且高速靜態(tài)操作。
本實(shí)用新型的目的在于提供一種采用同步復(fù)位和同步使能技術(shù)保護(hù)靜態(tài)隨機(jī)存儲(chǔ)器的構(gòu)思，以克服現(xiàn)有技術(shù)之不足。
為實(shí)現(xiàn)本實(shí)用新型的目的，采用如下技術(shù)方案它包括靜態(tài)隨機(jī)存儲(chǔ)器，存儲(chǔ)器的后備電源及電源開關(guān)。與靜態(tài)隨機(jī)存儲(chǔ)器連接的有同步使能緩沖門，同步使能緩沖門與同步復(fù)位輸出緩沖器連接。同步復(fù)位輸出緩沖器與定時(shí)器，掉電檢測器連接。
本方案采用同步復(fù)位技術(shù)靜態(tài)隨機(jī)存儲(chǔ)器SRAM數(shù)據(jù)不受電源干擾及上電下電沖擊，可靠保存數(shù)據(jù)。采用同步使能技術(shù)保證SRAM數(shù)據(jù)讀寫可靠。
附圖
本存儲(chǔ)器的電路圖實(shí)施例，存儲(chǔ)器的組成如下以基準(zhǔn)電源Vr電源分壓電阻R1，R2和高速比較器A組成高速掉電檢測器。以或非門1、2，電阻R3、R4，電容C，計(jì)數(shù)器T組成定時(shí)器。與非門(與門)3組成同步復(fù)位輸出緩沖器。由與非門4、反相緩沖器、電阻R5組成同步使能緩沖門。由電池Vb二極管D組成后備電源。由反相緩沖器6、開關(guān)管Q組成電源開關(guān)。靜態(tài)隨機(jī)存儲(chǔ)器SRAM作為高速數(shù)據(jù)載體。
具體如附圖所示高速比較器A的輸入端與基準(zhǔn)電源Vr，分壓電阻R1，R2連接，其輸出端分別與計(jì)數(shù)器T，與非門3，與非門4連接。定時(shí)器中的計(jì)數(shù)器T的輸出端Qn和或非門1、2同時(shí)和與非門3、與非門4連接。與非門4的輸出端與靜態(tài)隨機(jī)存儲(chǔ)器SRAM的CS端連接。
本實(shí)施例的系統(tǒng)同步復(fù)位高速抗干擾自保持半導(dǎo)體儲(chǔ)器的工作原理如下如圖所示，由高速掉電檢測器監(jiān)視系統(tǒng)電源。當(dāng)發(fā)生欠壓，或電壓不穩(wěn)定時(shí)輸出掉電信號(hào)。送給延遲計(jì)數(shù)器T復(fù)位端R，復(fù)位計(jì)數(shù)器T，定時(shí)器處于備用狀態(tài)；經(jīng)過同步復(fù)位輸出緩沖器輸出系統(tǒng)復(fù)位信號(hào)REST，停止CPU的程序運(yùn)行，復(fù)位其PC值，避免電源干擾對系統(tǒng)的影響；關(guān)閉同步使能緩沖門，封鎖SRAM的/CS端，禁止SRAM的讀寫操作，保護(hù)內(nèi)部的數(shù)據(jù)不被破壞。經(jīng)過緩沖器關(guān)閉電源開關(guān)，由后備電源為SRAM提供電能，保存數(shù)據(jù)。
當(dāng)電源電壓達(dá)到正常的工作范圍，高速掉電檢測器輸出高電平。送到計(jì)數(shù)器T，定時(shí)器開始延時(shí)計(jì)數(shù)。由或非門1、或非門2、R3，R4，C組成的震蕩器輸出脈沖，送到計(jì)數(shù)器T計(jì)數(shù)。計(jì)時(shí)到，計(jì)數(shù)器T輸出高電平封鎖或非門1、2，震蕩器停止，計(jì)時(shí)器保持并輸出高電平。打開電源開關(guān)，后備電源關(guān)斷，由VCC向數(shù)據(jù)存儲(chǔ)器提供能源，同時(shí)打開同步使能緩沖門，允許/CE信號(hào)送到SRAM的片選端。同步復(fù)位輸出緩沖器撤消復(fù)位電平，CPU開始程序運(yùn)行，可以正常讀寫數(shù)據(jù)存儲(chǔ)器SRAM。
本構(gòu)思保證了系統(tǒng)每次操作數(shù)據(jù)均在電源正常，系統(tǒng)工作穩(wěn)定時(shí)進(jìn)行，達(dá)到高可靠地保護(hù)和讀寫數(shù)據(jù)。
權(quán)利要求1.系統(tǒng)同步復(fù)位高速抗干擾自保持半導(dǎo)體存儲(chǔ)器，它包括靜態(tài)隨機(jī)存儲(chǔ)器，后備電源，電源開關(guān)，其特征在于與靜態(tài)隨機(jī)存儲(chǔ)器連接的有同步使能緩沖門，同步使能緩沖門與同步復(fù)位輸出緩沖器連接，同步復(fù)位輸出緩沖器與定時(shí)器，掉電檢測器連接。
2.如權(quán)利要求1所述系統(tǒng)同步復(fù)位高速抗干擾自保持半導(dǎo)體存儲(chǔ)器，其特征在于掉電檢測器基準(zhǔn)電源Vr，與基準(zhǔn)電源Vr連接的電源分壓電阻R1，R2，和高速比較器A。
3.如包括權(quán)利要求1所述系統(tǒng)同步復(fù)位高速抗干擾自保持半導(dǎo)體存儲(chǔ)器，其特征在于同步位輸出緩沖器由與非門3或與門組成，它與高速比較器A的輸出端連接。
4.如權(quán)利要求1、3所述系統(tǒng)同步復(fù)位高速抗干擾自保持半導(dǎo)體存儲(chǔ)器，其特征在于定時(shí)器由或非門1、2，電阻R3、R4，電容C，記數(shù)器T組成；高速比較器A的輸出端與計(jì)數(shù)器T連接，或非門1、2和計(jì)數(shù)器同與非門3連接。
5.如權(quán)利要求1、3所述系統(tǒng)同步復(fù)位高速抗干擾自保持半導(dǎo)體存儲(chǔ)器，其特征在于同步使能緩沖門由與非門4、反相緩沖器、電阻R5組成；與非門4的輸入端分別與定時(shí)器的輸出端，高速比較器A的輸出端連接；其輸出端與靜態(tài)隨機(jī)存儲(chǔ)器CS端連接。
專利摘要本實(shí)用新型公開了一種系統(tǒng)同步復(fù)位高速抗干擾自保持半導(dǎo)體存儲(chǔ)器。它包括與靜態(tài)隨機(jī)存儲(chǔ)器連接的后備電源、電源開關(guān),同步使能緩沖門,與同步使能緩沖門連接的高速比較器,定時(shí)器和同步復(fù)位輸出緩沖器,該存儲(chǔ)器采用同步復(fù)位和同步使能技術(shù),保證了系統(tǒng)每次操作數(shù)據(jù)均在電源正常,系統(tǒng)工作穩(wěn)定時(shí)進(jìn)行達(dá)到高可靠地保護(hù)和讀寫數(shù)據(jù)。
文檔編號(hào)G11C11/34GK2376655SQ9923773
公開日2000年5月3日 申請日期1999年5月20日 優(yōu)先權(quán)日1999年5月20日
發(fā)明者彭天和 申請人:彭天和