專(zhuān)利名稱(chēng)：非易失性半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲(chǔ)器，特別涉及在低電源電壓的條件下，對(duì)存儲(chǔ)單元進(jìn)行數(shù)據(jù)的寫(xiě)入及擦除，而且從存儲(chǔ)單元讀出數(shù)據(jù)的非易失性半導(dǎo)體存儲(chǔ)器。
近年來(lái)，作為非易失性半導(dǎo)體存儲(chǔ)器之一種的快速存儲(chǔ)器，由于其制造成本比動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)便宜，所以期待著將其作為下一代的存儲(chǔ)器件。
圖59是表示現(xiàn)有的NOR型快速存儲(chǔ)器的存儲(chǔ)單元陣列5000的結(jié)構(gòu)的電路圖。存儲(chǔ)單元陣列5000中排列多條字線WL及多條位線BL。在圖59中，有代表性地示出了字線WL1、WL2、WL3、…及位線BL1、BL2、BL3、…。存儲(chǔ)單元QC設(shè)在字線WL和位線BL的各交點(diǎn)處。存儲(chǔ)單元QC由浮置型MOS晶體管構(gòu)成。
現(xiàn)在說(shuō)明構(gòu)成存儲(chǔ)單元的存儲(chǔ)單元晶體管的結(jié)構(gòu)。
圖60是說(shuō)明非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元晶體管的結(jié)構(gòu)用的剖面示意圖。如圖60所示，存儲(chǔ)單元晶體管具有在p型半導(dǎo)體襯底1的主表面上形成的n型源區(qū)2及n型漏區(qū)3；在夾在該源區(qū)2及漏區(qū)3之間的溝道區(qū)的上方、將隧道氧化膜4夾在中間形成的浮柵電極5；以及在該浮柵電極5的上方將絕緣膜6夾在中間形成的控制柵電極7。各存儲(chǔ)單元晶體管的源區(qū)2及漏區(qū)3是將在浮柵電極5及控制柵電極7的側(cè)壁上形成的側(cè)壁絕緣膜9作為掩模，通過(guò)離子注入形成的。
參照?qǐng)D59及圖60，在各存儲(chǔ)單元中源線SL連接在源區(qū)2上。位線BL連接在漏區(qū)3上。字線WL連接在控制柵電極7上。
源漏之間的導(dǎo)電度(溝道電導(dǎo))隨著加在控制柵電極7上的電位的變化而變化。將通過(guò)增加控制柵電極7的電位而使電流開(kāi)始在源漏之間流動(dòng)的控制柵電極7的電位稱(chēng)為閾值。該閾值隨著電子在浮柵電極5上的蓄積而增加。
存儲(chǔ)單元晶體管通過(guò)改變浮柵電極5的帶電狀態(tài)來(lái)存儲(chǔ)信息。另外，浮柵電極5由于利用絕緣膜與外部非導(dǎo)電性地阻斷，所以能非易失性地存儲(chǔ)信息。
其次，簡(jiǎn)單地說(shuō)明NOR型快速存儲(chǔ)器的讀出工作、寫(xiě)入工作及擦除工作。
在寫(xiě)入工作中，通過(guò)溝道熱電子注入，將電子注入浮柵電極。因此，存儲(chǔ)單元晶體管的閾值Vth從閾值低的一側(cè)向閾值高的一側(cè)變化。
在擦除工作中，利用源或漏的柵電極邊緣處的FN(福勒-諾德海姆)隧道現(xiàn)象，將電子從浮柵電極拉出。因此，閾值Vth從閾值高的一側(cè)向閾值低的一側(cè)變化。
在讀出工作中，將1V左右的電壓加在所選擇的位線BL上，將外部電源電壓Vcc供給所選擇的字線WL，根據(jù)電流是否流過(guò)所選擇的字線WL和所選擇的位線BL的交點(diǎn)處的存儲(chǔ)單元晶體管的源漏之間來(lái)讀出信息。
圖61～圖62是NOR型快速存儲(chǔ)器的閾值電壓分布圖。如圖61所示，在NOR型快速存儲(chǔ)器的情況下，將閾值Vth比外部電源電壓Vcc(5V)高的狀態(tài)稱(chēng)為寫(xiě)入狀態(tài)，將閾值Vth比外部電源電壓Vcc(5V)低的狀態(tài)稱(chēng)為擦除狀態(tài)。
在NOR型快速存儲(chǔ)器中，進(jìn)行1位1位地寫(xiě)入，且進(jìn)行全部位一并地或?qū)Π谝?guī)定的每個(gè)塊中的位一并地同時(shí)擦除。因此，擦除狀態(tài)的閾值分布比寫(xiě)入狀態(tài)的閾值分布寬。
但是，如圖62所示，如果使用現(xiàn)行的3.3伏的外部電源電壓Vcc，則發(fā)生閾值電壓Vth在1.5伏以下的所謂過(guò)擦除單元。
圖63是說(shuō)明快速存儲(chǔ)器中的過(guò)擦除單元的問(wèn)題用的電路圖。如圖63所示，在讀出與位線BL連接的存儲(chǔ)單元QC1的數(shù)據(jù)的情況下，與同一位線BL連接的存儲(chǔ)單元QC2、QC3、QC4、…成為過(guò)擦除單元。為了讀出存儲(chǔ)單元QC1的數(shù)據(jù)，將1V左右的電壓加在位線BL上。另外將外部電源電壓Vcc加在與存儲(chǔ)單元QC1連接的字線WL1上。
這時(shí)，雖然分別與存儲(chǔ)單元QC2、QC3、QC4、…連接的字線WL2、WL3、WL4、…的電位是0V，但漏泄電流io也通過(guò)各過(guò)擦除單元流到位線BL。其結(jié)果，雖然呈選擇狀態(tài)的存儲(chǔ)單元QC1為寫(xiě)入狀態(tài)，電流本來(lái)不流過(guò)存儲(chǔ)單元QC1，但從外部將其斷定呈擦除狀態(tài)。因此，這樣的過(guò)擦除單元的存在成為快速存儲(chǔ)器工作上的致命缺陷。
其次，說(shuō)明將位線分成各個(gè)區(qū)段的DINOR(Divided Bit lineNOR)型快速存儲(chǔ)器。
在“非易失性半導(dǎo)體存儲(chǔ)器(特愿平8-116297號(hào))”中公開(kāi)了DINOR型快速存儲(chǔ)器的內(nèi)容。以下簡(jiǎn)單地說(shuō)明其內(nèi)容。
圖64是表示現(xiàn)有的DINOR型快速存儲(chǔ)器的存儲(chǔ)單元陣列6000的結(jié)構(gòu)的電路圖。
如圖64所示，存儲(chǔ)單元陣列6000包括兩個(gè)存儲(chǔ)單元陣列塊BLKO及BLK1。在圖64中有代表性地示出了1個(gè)存儲(chǔ)單元陣列塊BLKO或BLK1各自的4個(gè)存儲(chǔ)單元晶體管MC。存儲(chǔ)單元陣列塊BLKO包括漏極分別連接在副位線SBL1上的存儲(chǔ)單元晶體管MC1a及MC1b；漏極分別連接在副位線SBL2上的存儲(chǔ)單元晶體管MC2a及MC2b；對(duì)主位線BL1和副位線SBL1的連接進(jìn)行通斷的選擇門(mén)SG1；以及對(duì)主位線BL2和副位線SBL2的連接進(jìn)行通斷的選擇門(mén)SG2。
存儲(chǔ)單元晶體管MC1a及MC2a的控制柵電極都連接在字線WL1上，存儲(chǔ)單元晶體管MC1b及MC2b的控制柵電極連接在字線WL2上。
同樣，存儲(chǔ)單元陣列塊BLK1包括漏極分別和副位線SBL3連接的存儲(chǔ)單元晶體管MC3a及MC3b，以及漏極分別和副位線SBL4連接的存儲(chǔ)單元晶體管MC4a及MC4b。
另外，存儲(chǔ)單元陣列塊BLK1還包括對(duì)主位線BL1和副位線SBL3的連接進(jìn)行通斷的選擇門(mén)SG3，以及對(duì)主位線BL2和副位線SBL4的連接進(jìn)行通斷的選擇門(mén)SG4。
存儲(chǔ)單元晶體管MC3a及MC4a的控制柵電極都連接在字線WL3上，存儲(chǔ)單元晶體管MC3b及MC4b的控制柵電極都連接在字線WL4上。
在DINOR型快速存儲(chǔ)器中，對(duì)存儲(chǔ)單元的寫(xiě)入、擦除及讀出工作是通過(guò)使對(duì)應(yīng)的選擇門(mén)SG通斷而選擇了對(duì)應(yīng)的存儲(chǔ)單元陣列塊之后進(jìn)行的。另外，存儲(chǔ)單元MC由浮柵型MOS晶體管構(gòu)成。
其次，說(shuō)明DINOR型快速存儲(chǔ)器的擦除工作、寫(xiě)入工作。
圖65是外部電源電壓Vcc為3.3V時(shí)的DINOR型快速存儲(chǔ)器的存儲(chǔ)單元的閾值電壓分布圖。
在擦除工作中，利用在溝道全部表面上的FN隧道現(xiàn)象，一并注入浮柵電極的電子。因此，閾值電壓Vth從低閾值電壓側(cè)向高閾值電壓側(cè)變化。
在寫(xiě)入工作中，利用漏極邊緣處的FN隧道現(xiàn)象，拉出電子。即，在DINOR型快速存儲(chǔ)器中，使低閾值分布側(cè)為寫(xiě)入狀態(tài)，使高閾值分布側(cè)為擦除狀態(tài)。
另外，在DINOR型快速存儲(chǔ)器中，由于將脈沖電壓加在每1位上，反復(fù)進(jìn)行拉出電子、再進(jìn)行閾值的驗(yàn)證的工作(檢驗(yàn))，所以使低閾值側(cè)的分布變窄。其結(jié)果，低閾值側(cè)分布的最下限為1.5V以上，實(shí)現(xiàn)了使用3.3V的外部電源電壓Vcc的工作。
可是，在非易失性半導(dǎo)體存儲(chǔ)器中，還存在要求低壓工作、低消耗功率工作、以及高速讀出工作的趨勢(shì)。
圖66是外部電源電壓Vcc為1.8時(shí)的DINOR型快速存儲(chǔ)器的存儲(chǔ)單元的閾值分布圖。
如圖66所示，如果外部電源電壓Vcc為現(xiàn)行的3.3V以下(例如1.8伏)，則低閾值側(cè)的最下限為1.5V以下，會(huì)發(fā)生所謂的過(guò)寫(xiě)入單元。其結(jié)果，可以認(rèn)為即使具有DINOR型快速存儲(chǔ)器的上述技術(shù)，但難以實(shí)現(xiàn)直接使用外部電源電壓Vcc的讀出工作。
為了解決該問(wèn)題，可以考慮一種在讀出工作時(shí)將低壓化了的外部電源電壓Vcc上升到現(xiàn)行的電壓電平(3.3V)左右，將該升壓后的電壓加在字線上的裝置。
可是，如果采用該裝置，則升壓時(shí)需要時(shí)間，讀出工作變慢。另外升壓工作時(shí)消耗功率增大。再者，存在用3.3V工作的電路增多，減少了因電壓降低到1.8V所產(chǎn)生的降低消耗功率的效果的問(wèn)題。
另外，即使構(gòu)成了DINOR型的存儲(chǔ)單元，但產(chǎn)生連接在一條副位線上的非選擇的存儲(chǔ)單元(例如63個(gè))作為整體讀出時(shí)的漏泄電流。
如圖65所示，電源電壓Vcc為3.3V時(shí)，寫(xiě)入閾值(Vth)分布的最下限為1.5V。當(dāng)在閾值Vth為1.5V以下寫(xiě)入時(shí)，施加了控制柵電壓Vcg=0V的63個(gè)同一位線上的非選擇單元的漏泄電流的總和變得與讀出電流Iread同樣的大小，不能進(jìn)行正常的讀出工作，所以呈過(guò)寫(xiě)入不良狀態(tài)。
這里說(shuō)閾值Vth為1.5V，是說(shuō)如果將控制柵電壓Vcg=1.5V加在存儲(chǔ)單元上，則只有讀出電流Iread這一種電流流動(dòng)，這時(shí)的電流—電壓特性如圖67所示。
這時(shí)的圖67所示電流—電壓特性曲線上控制柵電壓Vcg=0V時(shí)的電流值Ileak是上述非選擇單元的漏泄電流。
現(xiàn)在考慮一下用表示電流—電壓特性曲線的斜率的下式所表示的特性值G。
G=(logI)/Vcg如果能獲得該特性值G變大的存儲(chǔ)單元，則這樣的存儲(chǔ)單元就具有圖67中用虛線表示的電流—電壓特性(這里假定Vcg=0V時(shí)的Ileak是相同的)。
如果能獲得這樣的特性，則即使寫(xiě)入Vth分布的下限為0.5V，也不會(huì)發(fā)生過(guò)寫(xiě)入不良。這是因?yàn)榉沁x擇單元的漏泄電流不管是對(duì)具有實(shí)線所示特性的存儲(chǔ)單元來(lái)說(shuō)，還是對(duì)具有虛線所示特性的存儲(chǔ)單元來(lái)說(shuō)都是一樣的。
如果使寫(xiě)入Vth分布的下限下降，讀出電壓就能降低，在維持不升壓的高速讀出工作的同時(shí)，能實(shí)現(xiàn)電源電壓Vcc的低壓化。
為了增大該特性值G，雖然可以考慮改變存儲(chǔ)單元晶體管的物理參數(shù)，但不能期待有大的改善。
圖68是表示控制柵電壓Vcg和流過(guò)存儲(chǔ)單元晶體管的源·漏間的電流I之間的關(guān)系的曲線圖。
如圖68所示，如果能使讀出電流Iread的值小，就能使讀出電流Iread時(shí)的特性值G的值急劇增大。
可是，一般來(lái)說(shuō)，存在讀出電流下降與讀出速度下降有關(guān)的問(wèn)題。
因此，本發(fā)明就是為了解決上述的問(wèn)題而完成的，目的在于提供一種即使使用低壓電源，也能進(jìn)行高速讀出工作的非易失性半導(dǎo)體存儲(chǔ)器。
本發(fā)明的另一目的在于提供一種即使低壓工作時(shí)，也能避免由于過(guò)擦除或過(guò)寫(xiě)入而造成的錯(cuò)誤工作的非易失性半導(dǎo)體存儲(chǔ)器。
再者，本發(fā)明的另一目的在于提供一種能低壓工作、且能以低成本制造的非易失性半導(dǎo)體存儲(chǔ)器。
本發(fā)明的第一方面的非易失性半導(dǎo)體存儲(chǔ)器是一種在半導(dǎo)體襯)底上形成的非易失性半導(dǎo)體存儲(chǔ)器，它備有包括配置成行列狀的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，各個(gè)存儲(chǔ)單元陣列被分割成包括配置成第一多個(gè)行及第二多個(gè)列的多個(gè)存儲(chǔ)單元的多個(gè)塊，且備有在多個(gè)塊中的對(duì)應(yīng)于存儲(chǔ)單元的列設(shè)置的多條第一主位線；在多個(gè)塊中的對(duì)應(yīng)于存儲(chǔ)單元的列設(shè)置的多條第二主位線；在多個(gè)塊的每一個(gè)中分別對(duì)應(yīng)于第二多個(gè)列設(shè)置的副位線組；在多個(gè)塊中的分別對(duì)應(yīng)于存儲(chǔ)單元的行設(shè)置的多條字線；以及分別對(duì)應(yīng)于副位線和字線的交點(diǎn)設(shè)置的多個(gè)存儲(chǔ)單元，各存儲(chǔ)單元包括存儲(chǔ)單元晶體管，存儲(chǔ)單元晶體管有在半導(dǎo)體襯底的第一導(dǎo)電型的主表面上形成的第二導(dǎo)電型的源區(qū)及第二導(dǎo)電型的漏區(qū)；被夾在源區(qū)和漏區(qū)之間的溝道區(qū)；在溝道區(qū)的上方將氧化膜夾在中間形成的電荷蓄積電極；以及在電荷蓄積電極的上方將絕緣膜夾在中間形成的控制電極，存儲(chǔ)單元晶體管的漏區(qū)與對(duì)應(yīng)的副位線連接，控制電極由對(duì)應(yīng)的字線控制電位，還備有設(shè)在每個(gè)對(duì)應(yīng)的塊中、配置成在非易失性半導(dǎo)體存儲(chǔ)器的讀出工作中，通過(guò)所選擇的副位線將流過(guò)所選擇的存儲(chǔ)單元晶體管的源區(qū)和漏區(qū)之間的電流作為基極電流接收并放大、控制在對(duì)應(yīng)的第一主位線中流動(dòng)的電流的多個(gè)雙極型晶體管；在非易失性半導(dǎo)體存儲(chǔ)器的寫(xiě)入工作中有選擇地將副位線和對(duì)應(yīng)的第二主位線連接起來(lái)，在讀出工作中有選擇地將副位線和對(duì)應(yīng)的雙極型晶體管的基極連接起來(lái)的連接裝置；在讀出工作中根據(jù)來(lái)自外部的地址信號(hào)，選擇對(duì)應(yīng)的副位線、主位線及字線的存儲(chǔ)單元選擇裝置；根據(jù)流過(guò)所選擇的第一主位線的電流值，讀出所選擇的存儲(chǔ)單元的數(shù)據(jù)的數(shù)據(jù)讀出裝置；以及在寫(xiě)入工作中將電子注入存儲(chǔ)單元晶體管的電荷蓄積電極、或拉出電子的寫(xiě)入裝置。
本發(fā)明的第二方面的非易失性半導(dǎo)體存儲(chǔ)器是在本發(fā)明的第一方面的非易失性半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)中，存儲(chǔ)單元選擇裝置包括根據(jù)外部地址信號(hào)，選擇對(duì)應(yīng)的字線的行選擇裝置；以及根據(jù)外部地址信號(hào)，選擇對(duì)應(yīng)的主位線及副位線的列選擇裝置，連接裝置包括由列選擇裝置控制、在讀出工作中有選擇地連接副位線和對(duì)應(yīng)的雙極型晶體管的基極的第一內(nèi)部連接裝置；以及由列選擇裝置控制、在寫(xiě)入工作中有選擇地連接副位線和第二主位線的第二內(nèi)部連接裝置。
本發(fā)明的第三方面的非易失性半導(dǎo)體存儲(chǔ)器是在本發(fā)明的第一方面的非易失性半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)中，存儲(chǔ)單元選擇裝置包括根據(jù)外部地址信號(hào)，選擇對(duì)應(yīng)的字線的行選擇裝置；以及根據(jù)外部地址信號(hào)，選擇對(duì)應(yīng)的主位線及副位線的列選擇裝置，連接裝置包括共同設(shè)在副位線組上的塊布線；由列選擇裝置控制、有選擇地連接副位線和塊布線的第一內(nèi)部連接裝置；由列選擇裝置控制、在讀出工作中有選擇地連接塊布線和對(duì)應(yīng)的雙極型晶體管的基極的第二內(nèi)部連接裝置；以及由列選擇裝置控制、在寫(xiě)入工作中有選擇地將塊布線和第二主位線連接起來(lái)的第三內(nèi)部連接裝置。
本發(fā)明的第四方面的非易失性半導(dǎo)體存儲(chǔ)器是一種在半導(dǎo)體襯底上形成的非易失性半導(dǎo)體存儲(chǔ)器，它備有包括配置成行列狀的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，各個(gè)存儲(chǔ)單元陣列被分割成分別包括配置成第一及第二列、以及第一多個(gè)行的多個(gè)存儲(chǔ)單元的多個(gè)塊，且備有設(shè)在每個(gè)塊中的多條主位線；與每個(gè)塊中包括的列對(duì)應(yīng)設(shè)置的第一及第二副位線；在多個(gè)塊中的分別對(duì)應(yīng)于存儲(chǔ)單元的行設(shè)置的多條字線；以及分別對(duì)應(yīng)于第一及第二副位線和字線的交點(diǎn)設(shè)置的多個(gè)存儲(chǔ)單元，各存儲(chǔ)單元包括存儲(chǔ)單元晶體管，存儲(chǔ)單元晶體管有在半導(dǎo)體襯底的第一導(dǎo)電型的主表面上形成的第二導(dǎo)電型的源區(qū)及第二導(dǎo)電型的漏區(qū)；被夾在源區(qū)和漏區(qū)之間的溝道區(qū)；在溝道區(qū)的上方將氧化膜夾在中間形成的電荷蓄積電極；以及在電荷蓄積電極的上方將絕緣膜夾在中間形成的控制電極，存儲(chǔ)單元晶體管的漏區(qū)與對(duì)應(yīng)的副位線連接，控制電極由對(duì)應(yīng)的字線控制電位，還備有設(shè)在每條對(duì)應(yīng)的第一及第二副位線上，在讀出工作中，通過(guò)所選擇的第一或第二副位線將流過(guò)所選擇的存儲(chǔ)單元晶體管的源區(qū)和漏區(qū)之間的電流作為基極電流接收并放大的第一及第二雙極型晶體管；在非易失性半導(dǎo)體存儲(chǔ)器的讀出工作中，有選擇地使之連接，以便由雙極型晶體管放大的電流流過(guò)對(duì)應(yīng)的主位線，在非易失性半導(dǎo)體存儲(chǔ)器的寫(xiě)入工作中，使與所選擇的第一或第二副位線對(duì)應(yīng)的雙極型晶體管的發(fā)射極一基極之間短路，而且使所選擇的主位線和所選擇的第一或第二副位線連接起來(lái)的連接裝置；在非易失性半導(dǎo)體存儲(chǔ)器讀出工作中根據(jù)來(lái)自外部的地址信號(hào)，選擇對(duì)應(yīng)的第一或第二副位線、主位線及字線的存儲(chǔ)單元選擇裝置；根據(jù)流過(guò)所選擇的主位線的電流值，讀出所選擇的存儲(chǔ)單元的數(shù)據(jù)的數(shù)據(jù)讀出裝置；以及在寫(xiě)入工作中將電子注入存儲(chǔ)單元晶體管的電荷蓄積電極、或拉出電子的寫(xiě)入裝置。
本發(fā)明的第五方面的非易失性半導(dǎo)體存儲(chǔ)器是在本發(fā)明的第四方面的非易失性半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)中，第一及第二雙極型晶體管分別配置在相對(duì)的二側(cè)而將第一及第二副位線夾在中間，連接裝置包括對(duì)應(yīng)于第一雙極型晶體管、設(shè)置成串聯(lián)連接在對(duì)應(yīng)的主位線和第一副位線之間，由存儲(chǔ)單元選擇裝置控制的第一及第二開(kāi)關(guān)裝置；以及對(duì)應(yīng)于第二雙極型晶體管、設(shè)置成串聯(lián)連接在對(duì)應(yīng)的主位線和第二副位線之間，由存儲(chǔ)單元選擇裝置控制的第三及第四開(kāi)關(guān)裝置，第一及第三開(kāi)關(guān)裝置各自具有與對(duì)應(yīng)的主位線連接的一端，第二開(kāi)關(guān)裝置具有與第一雙極型晶體管的發(fā)射極及第一開(kāi)關(guān)裝置的另一端連接的一端，以及與第一雙極型晶體管的基極及第一副位線連接的另一端，第四開(kāi)關(guān)裝置具有與第二雙極型晶體管的發(fā)射極及第三開(kāi)關(guān)裝置的另一端連接的一端，以及與第二雙極型晶體管的基極及第二副位線連接的另一端。
本發(fā)明的第六方面的非易失性半導(dǎo)體存儲(chǔ)器在本發(fā)明的第四方面的非易失性半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)中，第一及第二雙極型晶體管配置在第一或第二副位線的一端側(cè)，連接裝置包括對(duì)應(yīng)于第一雙極型晶體管、設(shè)置成串聯(lián)連接在對(duì)應(yīng)的主位線和第一副位線之間，由存儲(chǔ)單元選擇裝置控制的第一、第二及第三開(kāi)關(guān)裝置；以及對(duì)應(yīng)于第二雙極型晶體管、設(shè)置成串聯(lián)連接在對(duì)應(yīng)的主位線和第二副位線之間，由存儲(chǔ)單元選擇裝置控制的第四、第五及第六開(kāi)關(guān)裝置，第一及第四開(kāi)關(guān)裝置各自具有與對(duì)應(yīng)的主位線連接的一端，第二開(kāi)關(guān)裝置具有與第一開(kāi)關(guān)裝置的另一端連接的一端，以及與第一雙極型晶體管的發(fā)射極及第三開(kāi)關(guān)裝置的一端連接的另一端，第三開(kāi)關(guān)裝置有與第一雙極型晶體管的基極及第一副位線連接的另一端，第五開(kāi)關(guān)裝置具有與第四開(kāi)關(guān)裝置的另一端連接的一端，以及與第二雙極型晶體管的發(fā)射極及第六開(kāi)關(guān)裝置的一端連接的另一端，第六開(kāi)關(guān)裝置具有與第二雙極型晶體管的基極及第二副位線連接的另一端。
本發(fā)明的第七方面的非易失性半導(dǎo)體存儲(chǔ)器是一種在半導(dǎo)體襯底上形成的非易失性半導(dǎo)體存儲(chǔ)器，它備有包括配置成行列狀的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，各個(gè)存儲(chǔ)單元陣列被分割成分別包括配置成第一及第二列、以及第一多個(gè)行的多個(gè)存儲(chǔ)單元的多個(gè)塊，且備有至少在兩個(gè)塊中設(shè)置的多條主位線；與每個(gè)塊中包括的列對(duì)應(yīng)設(shè)置的兩條副位線；在多個(gè)塊中的分別對(duì)應(yīng)于存儲(chǔ)單元的行設(shè)置的多條字線；以及分別對(duì)應(yīng)于副位線和字線的交點(diǎn)設(shè)置的多個(gè)存儲(chǔ)單元，各存儲(chǔ)單元包括存儲(chǔ)單元晶體管，存儲(chǔ)單元晶體管有在半導(dǎo)體襯底的第一導(dǎo)電型的主表面上形成的第二導(dǎo)電型的源區(qū)及第二導(dǎo)電型的漏區(qū)；被夾在源區(qū)和漏區(qū)之間的溝道區(qū)；在溝道區(qū)的上方將氧化膜夾在中間形成的電荷蓄積電極；以及在電荷蓄積電極的上方將絕緣膜夾在中間形成的控制電極，存儲(chǔ)單元晶體管的漏區(qū)與對(duì)應(yīng)的副位線連接，控制電極由對(duì)應(yīng)的字線控制電位，還備有與對(duì)應(yīng)的第一塊的兩條副位線中的一條及對(duì)應(yīng)的第二塊的兩條副位線中的一條這兩者對(duì)應(yīng)設(shè)置、配置成在讀出工作中，通過(guò)所選擇的副位線將流過(guò)所選擇的存儲(chǔ)單元晶體管的源區(qū)和漏區(qū)之間的電流作為基極電流接收并放大的雙極型晶體管；在非易失性半導(dǎo)體存儲(chǔ)器的讀出工作中，有選擇地將雙極型晶體管的基極和所選擇的副位線連接起來(lái)，使由雙極型晶體管放大的電流流過(guò)對(duì)應(yīng)的主位線，在非易失性半導(dǎo)體存儲(chǔ)器的寫(xiě)入工作中，將與所選擇的副位線對(duì)應(yīng)的雙極型晶體管的發(fā)射極—基極之間短路，而且將所選擇的主位線和所選擇的第一或第二副位線連接起來(lái)的連接裝置；在非易失性半導(dǎo)體存儲(chǔ)器的讀出工作中根據(jù)來(lái)自外部的地址信號(hào)，選擇對(duì)應(yīng)的副位線、主位線及字線的存儲(chǔ)單元選擇裝置；根據(jù)流過(guò)所選擇的主位線的電流值，讀出所選擇的存儲(chǔ)單元的數(shù)據(jù)的數(shù)據(jù)讀出裝置；以及在寫(xiě)入工作中將電子注入存儲(chǔ)單元晶體管的電荷蓄積電極、或拉出電子的寫(xiě)入裝置。
本發(fā)明的第八方面的非易失性半導(dǎo)體存儲(chǔ)器除了本發(fā)明的第七方面的非易失性半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)之外，還備有分別設(shè)在每個(gè)存儲(chǔ)單元的行上的多條單元選擇線，各存儲(chǔ)單元還包括有選擇地對(duì)通過(guò)存儲(chǔ)單元晶體管流過(guò)副位線和雙極型晶體管的基極之間的電流的導(dǎo)通路徑進(jìn)行通斷的單元選擇晶體管，行選擇裝置將與所選擇的存儲(chǔ)單元對(duì)應(yīng)的單元選擇線激活，使所選擇的存儲(chǔ)單元的單元選擇晶體管呈導(dǎo)通狀態(tài)。
本發(fā)明的第九方面的非易失性半導(dǎo)體存儲(chǔ)器是一種在半導(dǎo)體襯底上形成的非易失性半導(dǎo)體存儲(chǔ)器，它備有包括配置成行列狀的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，各個(gè)存儲(chǔ)單元陣列被分割成包括配置成第一及第二列、以及第一多個(gè)行的多個(gè)存儲(chǔ)單元的多個(gè)塊，且備有設(shè)在每?jī)蓚€(gè)塊中的多條主位線；與每個(gè)塊中包括的列對(duì)應(yīng)設(shè)置的第一及第二副位線；在多個(gè)塊中的分別對(duì)應(yīng)于存儲(chǔ)單元的行設(shè)置的多條字線；以及分別對(duì)應(yīng)于第一及第二副位線和字線的交點(diǎn)設(shè)置的多個(gè)存儲(chǔ)單元，各存儲(chǔ)單元包括存儲(chǔ)單元晶體管，存儲(chǔ)單元晶體管有在半導(dǎo)體襯底的第一導(dǎo)電型的主表面上形成的第二導(dǎo)電型的源區(qū)及第二導(dǎo)電型的漏區(qū)；被夾在源區(qū)和漏區(qū)之間的溝道區(qū)；在溝道區(qū)的上方將氧化膜夾在中間形成的電荷蓄積電極；以及在電荷蓄積電極的上方將絕緣膜夾在中間形成的控制電極，存儲(chǔ)單元晶體管的漏區(qū)與對(duì)應(yīng)的副位線連接，控制電極由對(duì)應(yīng)的字線控制電位，還備有設(shè)在對(duì)應(yīng)的每?jī)蓚€(gè)塊中、在讀出工作中，通過(guò)所選擇的兩個(gè)塊中的上述第一或第二副位線將流過(guò)所選擇的存儲(chǔ)單元晶體管的源區(qū)和漏區(qū)之間的電流作為基極電流接收并放大的雙極型晶體管；在非易失性半導(dǎo)體存儲(chǔ)器的讀出工作中，有選擇地使之連接，以便由雙極型晶體管放大的電流流過(guò)對(duì)應(yīng)的主位線，在非易失性半導(dǎo)體存儲(chǔ)器的寫(xiě)入工作中，使所選擇的雙極型晶體管的發(fā)射極—基極之間短路，而且使所選擇的主位線和所選擇的塊中包括的第一或第二副位線連接起來(lái)的連接裝置；在非易失性半導(dǎo)體存儲(chǔ)器的讀出工作中根據(jù)來(lái)自外部的地址信號(hào)，選擇對(duì)應(yīng)的塊中的第一或第二副位線、主位線及字線的存儲(chǔ)單元選擇裝置；根據(jù)流過(guò)所選擇的主位線的電流值，讀出所選擇的存儲(chǔ)單元的數(shù)據(jù)的數(shù)據(jù)讀出裝置；以及在寫(xiě)入工作中將電子注入存儲(chǔ)單元晶體管的電荷蓄積電極、或拉出電子的寫(xiě)入裝置。
本發(fā)明的第十方面的非易失性半導(dǎo)體存儲(chǔ)器是在本發(fā)明的第九方面的非易失性半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)中，還備有分別設(shè)在存儲(chǔ)單元的每一行上的多條單元選擇線，各存儲(chǔ)單元還包括有選擇地對(duì)通過(guò)存儲(chǔ)單元晶體管流過(guò)副位線和雙極型晶體管的基極之間的電流的導(dǎo)通路徑進(jìn)行通斷的單元選擇晶體管，行選擇裝置將與所選擇的存儲(chǔ)單元對(duì)應(yīng)的單元選擇線激活，使所選擇的存儲(chǔ)單元的單元選擇晶體管呈導(dǎo)通狀態(tài)。


圖1是表示本發(fā)明的實(shí)施例1的非易失性半導(dǎo)體存儲(chǔ)器1000的結(jié)構(gòu)的簡(jiǎn)略框圖。
圖2是表示存儲(chǔ)單元塊104的結(jié)構(gòu)的電路圖。
圖3是說(shuō)明P溝道型存儲(chǔ)單元晶體管的寫(xiě)入工作用的示意圖。
圖4是表示P溝道型存儲(chǔ)單元晶體管在寫(xiě)入工作中電子—空穴對(duì)的發(fā)生過(guò)程的示意圖。
圖5是說(shuō)明P溝道型存儲(chǔ)單元晶體管的擦除工作用的示意圖。
圖6是表示P溝道型存儲(chǔ)單元晶體管的寫(xiě)入、擦除及讀出工作的電位配置圖。
圖7是更詳細(xì)地說(shuō)明存儲(chǔ)單元塊104的結(jié)構(gòu)用的電路圖。
圖8是P溝道型存儲(chǔ)單元晶體管的閾值分布圖。
圖9是表示P溝道型存儲(chǔ)單元晶體管的備用時(shí)及讀出時(shí)的電位配置圖。
圖10是表示本發(fā)明的實(shí)施例1的變形例的電路圖。
圖11是表示實(shí)施例2的非易失性半導(dǎo)體存儲(chǔ)器的制造過(guò)程的第一工序的剖面圖。
圖12是表示實(shí)施例2的非易失性半導(dǎo)體存儲(chǔ)器的制造過(guò)程的第二工序的剖面圖。
圖13是表示實(shí)施例2的非易失性半導(dǎo)體存儲(chǔ)器的制造過(guò)程的第三工序的剖面圖。
圖14是表示實(shí)施例2的非易失性半導(dǎo)體存儲(chǔ)器的制造過(guò)程的第四工序的剖面圖。
圖15是表示實(shí)施例2的非易失性半導(dǎo)體存儲(chǔ)器的制造過(guò)程的第五工序的剖面圖。
圖16是表示實(shí)施例2的非易失性半導(dǎo)體存儲(chǔ)器的制造過(guò)程的第六工序的剖面圖。
圖17是表示實(shí)施例2的非易失性半導(dǎo)體存儲(chǔ)器的制造過(guò)程的第七工序的剖面圖。
圖18是表示實(shí)施例2的非易失性半導(dǎo)體存儲(chǔ)器的制造過(guò)程的第八工序的剖面圖。
圖19是表示實(shí)施例2的非易失性半導(dǎo)體存儲(chǔ)器的制造過(guò)程的第九工序的剖面圖。
圖20是表示實(shí)施例2的非易失性半導(dǎo)體存儲(chǔ)器的制造過(guò)程的第十工序的剖面圖。
圖21是表示實(shí)施例2的非易失性半導(dǎo)體存儲(chǔ)器的制造過(guò)程的第十一工序的剖面圖。
圖22是表示實(shí)施例2的非易失性半導(dǎo)體存儲(chǔ)器的制造過(guò)程的第十二工序的剖面圖。
圖23是表示非易失性半導(dǎo)體存儲(chǔ)器的剖面結(jié)構(gòu)的剖面圖。
圖24是表示非易失性半導(dǎo)體存儲(chǔ)器的阱結(jié)構(gòu)的第一圖。
圖25是表示非易失性半導(dǎo)體存儲(chǔ)器的阱結(jié)構(gòu)的第二圖。
圖26是表示實(shí)施例3的存儲(chǔ)單元塊304的結(jié)構(gòu)的電路圖。
圖27是表示實(shí)施例3的第一變形例的電路圖。
圖28是表示實(shí)施例3的第二變形例的電路圖。
圖29是說(shuō)明實(shí)施例4的讀出工作用的示意圖。
圖30是說(shuō)明實(shí)施例4的編程工作用的示意圖。
圖31是表示實(shí)施例4的存儲(chǔ)單元塊404的結(jié)構(gòu)的電路圖。
圖32是說(shuō)明實(shí)施例4的非易失性半導(dǎo)體存儲(chǔ)器的讀出工作用的時(shí)序圖。
圖33是說(shuō)明實(shí)施例4的非易失性半導(dǎo)體存儲(chǔ)器的寫(xiě)入工作用的時(shí)序圖。
圖34是說(shuō)明實(shí)施例4的非易失性半導(dǎo)體存儲(chǔ)器的擦除工作用的時(shí)序圖。
圖35是表示非易失性半導(dǎo)體存儲(chǔ)器的阱電位供給布線的配置的電路圖。
圖36是表示實(shí)施例4的變形例的電路圖。
圖37是表示實(shí)施例5的非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元塊504的電路圖。
圖38是表示圖37所示的存儲(chǔ)單元塊504的圖形的平面圖。
圖39是表示實(shí)施例5的變形例的電路圖。
圖40是表示實(shí)施例6的存儲(chǔ)單元塊604的結(jié)構(gòu)的電路圖。
圖41是表示實(shí)施例6的存儲(chǔ)單元塊604的第一平面圖形的圖形圖。
圖42是表示實(shí)施例6的存儲(chǔ)單元塊604的第二平面圖形的平面圖。
圖43是表示實(shí)施例6的變形例的電路圖。
圖44是表示實(shí)施例7的存儲(chǔ)單元塊704的結(jié)構(gòu)的電路圖。
圖45是說(shuō)明實(shí)施例7的非易失性半導(dǎo)體存儲(chǔ)器的讀出工作用的時(shí)序圖。
圖46是說(shuō)明實(shí)施例7的非易失性半導(dǎo)體存儲(chǔ)器的寫(xiě)入工作用的時(shí)序圖。
圖47是說(shuō)明實(shí)施例7的非易失性半導(dǎo)體存儲(chǔ)器的擦除工作用的時(shí)序圖。
圖48是表示實(shí)施例7的變形例的電路圖。
圖49是表示實(shí)施例8的存儲(chǔ)單元塊804的結(jié)構(gòu)的電路圖。
圖50是表示實(shí)施例8的變形例的電路圖。
圖51是表示實(shí)施例9的存儲(chǔ)單元塊904的結(jié)構(gòu)的電路圖。
圖52是表示實(shí)施例9的變形例的電路圖。
圖53是表示實(shí)施例10的存儲(chǔ)單元塊1004的結(jié)構(gòu)的電路圖。
圖54是表示實(shí)施例10的變形例的電路圖。
圖55是表示實(shí)施例11的存儲(chǔ)單元塊1104的結(jié)構(gòu)的電路圖。
圖56是表示實(shí)施例11的變形例的電路圖。
圖57是表示實(shí)施例12的存儲(chǔ)單元塊1204的結(jié)構(gòu)的電路圖。
圖58是表示實(shí)施例12的變形例的電路圖。
圖59是表示現(xiàn)有的NOR型快速存儲(chǔ)器的存儲(chǔ)單元陣列的結(jié)構(gòu)的電路圖。
圖60是說(shuō)明現(xiàn)有的非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元晶體管的結(jié)構(gòu)用的剖面示意圖。
圖61是表示現(xiàn)有的NOR型快速存儲(chǔ)器中的存儲(chǔ)單元晶體管的閾值分布圖。
圖62是表示現(xiàn)有的NOR型快速存儲(chǔ)器中的存儲(chǔ)單元晶體管的閾值分布圖。
圖63是說(shuō)明現(xiàn)有的NOR型快速存儲(chǔ)器中的過(guò)擦除單元的問(wèn)題用的說(shuō)明圖。
圖64是表示現(xiàn)有的DINOR型快速存儲(chǔ)器的存儲(chǔ)器結(jié)構(gòu)的電路圖。
圖65是表示現(xiàn)有的DINOR型快速存儲(chǔ)器中的存儲(chǔ)單元晶體管的閾值分布圖。
圖66是表示現(xiàn)有的DINOR型快速存儲(chǔ)器中的存儲(chǔ)單元晶體管的閾值分布圖。
圖67是表示存儲(chǔ)單元晶體管的控制柵電壓和讀出電流的關(guān)系曲線圖。
圖68是表示存儲(chǔ)單元晶體管的控制柵電壓和特性值G的關(guān)系曲線圖。圖1是表示本發(fā)明的實(shí)施例1的非易失性半導(dǎo)體存儲(chǔ)器1000的結(jié)構(gòu)的簡(jiǎn)略框圖。
如圖1所示，非易失性半導(dǎo)體存儲(chǔ)器1000包括地址緩沖器102、存儲(chǔ)單元陣列104、WL譯碼器106、Y譯碼器108、SG譯碼器114、以及源譯碼器116。
地址緩沖器102接收來(lái)自外部的地址信號(hào)AO～Ai，輸出對(duì)應(yīng)的內(nèi)部行地址信號(hào)Ax和對(duì)應(yīng)的內(nèi)部列地址信號(hào)Ay。WL譯碼器106接收來(lái)自地址緩沖器102的內(nèi)部行地址信號(hào)Ax，選擇對(duì)應(yīng)的存儲(chǔ)單元陣列104的字線。Y譯碼器108接收來(lái)自地址緩沖器102的內(nèi)部列地址信號(hào)Ai，選擇存儲(chǔ)單元陣列104的對(duì)應(yīng)的主位線。
存儲(chǔ)單元陣列104是NOR型存儲(chǔ)單元陣列，它包括多個(gè)存儲(chǔ)單元晶體管MT。存儲(chǔ)單元晶體管MT由浮柵型晶體管構(gòu)成。
以下，將存儲(chǔ)單元晶體管及單元選擇晶體管作為P溝道型MOS晶體管進(jìn)行說(shuō)明。
在圖1中，為了說(shuō)明簡(jiǎn)單起見(jiàn)，有代表性地示出了包括2行4列的存儲(chǔ)單元晶體管的塊，即存儲(chǔ)單元晶體管MT11、MT12、MT13、MT14、MT21、MT22、MT23及MT24。
這里，一般來(lái)說(shuō)上述存儲(chǔ)單元的塊包括更多的存儲(chǔ)單元，該塊例如也可以構(gòu)成與在同一阱內(nèi)形成的擦除工作時(shí)的擦除單元相當(dāng)?shù)慕Y(jié)構(gòu)。
存儲(chǔ)單元晶體管MT11～MT14的各控制柵電極都連接在字線WL1上。存儲(chǔ)單元晶體管MT21～MT24的各控制柵電極都連接在字線WL2上。
存儲(chǔ)單元晶體管MT11～MT14及MT21～MT24的各源區(qū)連接在源線SL上。
存儲(chǔ)單元晶體管MT11及MT21的漏區(qū)連接在副位線SBL1上。存儲(chǔ)單元晶體管MT12及MT22的漏區(qū)連接在副位線SBL2上。存儲(chǔ)單元晶體管MT13及MT23的漏區(qū)連接在副位線SBL3上。存儲(chǔ)單元晶體管MT14及MT24的漏區(qū)連接在副位線SBL4上。
副位線SBL1的一端通過(guò)選通晶體管PSG1與編程主位線PMBL1連接。副位線SBL2的一端通過(guò)選通晶體管PSG2與編程主位線PMBL1連接。副位線SBL3的一端通過(guò)選通晶體管PSG3與編程主位線PMBL1連接。副位線SBL4的一端通過(guò)選通晶體管PSG4與編程主位線PMBL1連接。
MOS晶體管即選通晶體管PSG1～PSG4的各柵電極分別連接在選擇線PSL1～PSL4上。
另外，雙極型晶體管BT1與上述存儲(chǔ)單元的塊對(duì)應(yīng)地設(shè)置。
雙極型晶體管BT1的收集極接收接地電位。
副位線SBL1的另一端通過(guò)選通晶體管RSG1與雙極型晶體管BT1的基極連接。副位線SBL2的另一端通過(guò)選通晶體管RSG2與雙極型晶體管BT1的基極連接。副位線SBL3的另一端通過(guò)選通晶體管RSG3與雙極型晶體管BT1的基極連接。副位線SBL4的另一端通過(guò)選通晶體管RSG4與雙極型晶體管BT1的基極連接。
MOS晶體管即選通晶體管RSG1～RSG4的各柵電極分別連接在選擇線RSL1～RSL4上。
雙極型晶體管BT1的發(fā)射極與讀出主位線RSLG1連接。
實(shí)際上，在存儲(chǔ)單元陣列104中包含多個(gè)存儲(chǔ)單元塊，每個(gè)塊中都有上述的結(jié)構(gòu)。
WL譯碼器106根據(jù)從地址緩沖器102供給的內(nèi)部行地址信號(hào)Ax，選擇對(duì)應(yīng)的字線WL1～WL4中的某一條。
SG譯碼器114在寫(xiě)入及擦除工作時(shí)根據(jù)從地址緩沖器102供給的內(nèi)部列地址信號(hào)Ay，將選擇線RSL1～RSL4中的某一條激活，以便使與所選擇的列對(duì)應(yīng)的副位線與編程主位線PMBL1連接。SG譯碼器114在讀出工作中，將選擇線RSL1～RSL4中的某一條激活，以便使與所選擇的列對(duì)應(yīng)的副位線與讀出主位線RMBL1連接。
源譯碼器116對(duì)應(yīng)于寫(xiě)入、擦除、讀出工作，調(diào)整源線SL的電位。
非易失性半導(dǎo)體存儲(chǔ)器1000還包括高電壓發(fā)生電路110、負(fù)電壓發(fā)生電路112、阱電位發(fā)生電路120、以及讀出電壓發(fā)生電路132。
高電壓發(fā)生電路110接收外部電源電壓Vcc，發(fā)生對(duì)存儲(chǔ)單元進(jìn)行數(shù)據(jù)寫(xiě)入或擦除工作時(shí)所需要的高電壓。負(fù)電壓發(fā)生電路112接收外部電源電壓Vcc，發(fā)生對(duì)存儲(chǔ)單元進(jìn)行數(shù)據(jù)寫(xiě)入或擦除工作中所需要的負(fù)電壓。阱電位發(fā)生電路120接收高電壓發(fā)生電路110的輸出，控制形成存儲(chǔ)單元晶體管的半導(dǎo)體襯底表面的阱電位。讀出電壓發(fā)生電路132生成任意的讀出電壓。
WL譯碼器106接收高電壓發(fā)生電路110及負(fù)電壓發(fā)生電路112的輸出，在寫(xiě)入工作中將規(guī)定的正電壓供給所選擇的字線，在擦除工作中將負(fù)電壓供給所選擇的字線。
非易失性半導(dǎo)體存儲(chǔ)器1000還包括寫(xiě)入/擦除控制電路122、數(shù)據(jù)輸入輸出緩沖器124、數(shù)據(jù)驅(qū)動(dòng)器126、讀出放大器128、以及寫(xiě)入電路130。
寫(xiě)入/擦除控制電路122控制對(duì)存儲(chǔ)單元進(jìn)行的寫(xiě)入工作及擦除工作。數(shù)據(jù)輸入輸出緩沖器124接收來(lái)自外部的數(shù)據(jù)后，輸出給內(nèi)部電路，或者接收從存儲(chǔ)單元讀出的數(shù)據(jù)后，輸出到外部。數(shù)據(jù)驅(qū)動(dòng)器126接收被輸入到數(shù)據(jù)輸入輸出緩沖器124的寫(xiě)入數(shù)據(jù)，驅(qū)動(dòng)對(duì)應(yīng)的位線電位。讀出放大器128在進(jìn)行數(shù)據(jù)讀出時(shí)，根據(jù)所選擇的存儲(chǔ)單元的存儲(chǔ)信息，通過(guò)讀出主位線RMBL1，輸出對(duì)應(yīng)的讀出數(shù)據(jù)。寫(xiě)入電路130接收并保存來(lái)自數(shù)據(jù)驅(qū)動(dòng)器126的寫(xiě)入數(shù)據(jù)，將來(lái)自負(fù)電壓發(fā)生電路112的負(fù)電壓供給對(duì)應(yīng)的位線。
數(shù)據(jù)驅(qū)動(dòng)器126通過(guò)列選通門(mén)PSLG1連接編程主位線PMBL1，讀出放大器128通過(guò)列選通門(mén)RSLG1連接讀出主位線RMBL2。列選通門(mén)PSLG1及RSLG1的柵電位由Y譯碼器108控制。因此，根據(jù)來(lái)自地址緩沖器102的內(nèi)部列地址信號(hào)Ay，所選擇的主位線(以下將編程主位線和讀出主位線總稱(chēng)為主位線)和讀出放大器128或數(shù)據(jù)驅(qū)動(dòng)器126被連接起來(lái)。
圖2是更詳細(xì)地表示圖1所示的存儲(chǔ)單元陣列104的結(jié)構(gòu)的電路圖。
存儲(chǔ)單元晶體管即多個(gè)浮柵型晶體管的漏分別連接在4條副位線SBL1～SBL4上。
連接在4條副位線上的存儲(chǔ)單元晶體管中屬于同一行的存儲(chǔ)單元晶體管的柵共同連接在對(duì)應(yīng)的字線上。
4條副位線的一端分別由第一切換電路200有選擇地與編程主位線連接。第一切換電路通過(guò)選擇線PSL1～PSL4，由SG譯碼器114控制。
第一切換電路200包括分別連接在對(duì)應(yīng)的副位線SBL1～SBL4和編程主位線PMBL1之間的選通門(mén)PSG1～PSG4。
選通門(mén)PSG1～PSG4的柵與各自對(duì)應(yīng)的選擇線PSL1～PSL4連接。
4條副位線的另一端分別由第二切換電路210有選擇地與雙極型晶體管的基極連接。第二切換電路通過(guò)選擇線PSL1～PSL4，由SG譯碼器114控制。
第二切換電路210包括分別連接在對(duì)應(yīng)的副位線SBL1～SBL4和讀出主位線RMBL1之間的選通門(mén)RSG1～RSG4。
選通門(mén)RSG1～RSG4的柵與各自對(duì)應(yīng)的選擇線RSL1～RSL4連接。如上所述，在上述圖2所示的例中，存儲(chǔ)單元晶體管是P溝道型的浮柵型晶體管。
以下，首先簡(jiǎn)單地說(shuō)明對(duì)P溝道型的浮柵型晶體管的存儲(chǔ)單元晶體管進(jìn)行的寫(xiě)入及擦出工作及其特征。
圖3是表示P溝道浮柵型存儲(chǔ)單元的結(jié)構(gòu)的剖面圖。P溝道浮柵型存儲(chǔ)單元在n型阱1的表面上形成p型的源區(qū)2及p型的漏區(qū)3。另外，在圖3中，在源區(qū)2及漏區(qū)3和n阱1之間的邊界處分別形成pn結(jié)2a、3a。
在被夾在源區(qū)2及漏區(qū)3之間的溝道區(qū)8的上方，將隧道氧化膜4夾在中間形成浮柵電極5。在該浮柵電極5的上方將絕緣膜6夾在中間形成了控制柵電極7。另外，絕緣膜6一般采用由氧化膜、氮化膜及氧化膜構(gòu)成的3層重疊膜。
以下說(shuō)明由上述結(jié)構(gòu)構(gòu)成的非易失性半導(dǎo)體存儲(chǔ)器的寫(xiě)入、擦除及讀出工作。
參照?qǐng)D3及圖6，首先在寫(xiě)入時(shí)，將4～11V左右的正電位加在控制柵電極7上，將-3～-10V左右的負(fù)電位加在漏區(qū)3上，使源區(qū)2呈斷開(kāi)狀態(tài)，使n阱1呈接地電位。即，按照與現(xiàn)有的使用n溝道型MOS晶體管的DINOR型快速存儲(chǔ)單元的寫(xiě)入時(shí)極性相反的電位配置方式施加電位。
圖4中示出了這時(shí)的圖3的A中所示區(qū)域中的寫(xiě)入工作的示意圖。
在漏區(qū)3中，在能帶與能帶之間發(fā)生隧道電流，生成電子—空穴對(duì)9。其中電子9a被橫向電場(chǎng)沿溝道8的方向加速，變成具有高能量的熱電子。這時(shí)，由于正電位加在控制柵7上，所以該熱電子9a很容易地被注入隧道氧化膜4中，能到達(dá)浮柵電極5。通過(guò)該能帶與能帶之間的隧道電流的感應(yīng)熱電子注入，進(jìn)行對(duì)浮柵電極5的電子注入，進(jìn)行存儲(chǔ)單元的寫(xiě)入工作。
通過(guò)該寫(xiě)入工作，存儲(chǔ)單元呈“Low Vt”(Vth低的狀態(tài)。但由于是p溝道型晶體管，所以符號(hào)為負(fù)時(shí)，絕對(duì)值變小。)。
其次，參照?qǐng)D5及圖6說(shuō)明擦除工作。在擦除工作中，將-5～-12V左右的負(fù)電位加在控制柵電極7上，將5～12V左右的正電位加在源區(qū)2和n阱l上，使漏區(qū)呈斷開(kāi)狀態(tài)。就是說(shuō)，通過(guò)與使用n溝道型MOS晶體管的DINOR型快速存儲(chǔ)單元的擦除時(shí)極性相反的電位配置，在溝道8中形成空穴溝道層。通過(guò)上述的電位配置，強(qiáng)電場(chǎng)被加在溝道層和浮柵電極5之間的隧道氧化膜4上，利用FN隧道現(xiàn)象，電子被從浮柵電極5拉到空穴溝道層。通過(guò)該擦除工作，存儲(chǔ)單元呈“High Vt”(Vth高的狀態(tài)但由于是p溝道型晶體管，所以符號(hào)為負(fù)時(shí)，絕對(duì)值變大。)。
另外，在讀出工作中，如圖4所示，將大致為“High Vt”和“LowVt”中間值的-1.5～-5V左右的負(fù)電位加在控制柵電極7上，使源區(qū)2及n阱l呈接地電位，將-0.1～-2V左右的負(fù)電位加在漏區(qū)3上。
通過(guò)該電位配置，根據(jù)電流是否流過(guò)非易失性半導(dǎo)體存儲(chǔ)器，判斷該非易失性半導(dǎo)體存儲(chǔ)器是否呈“Low Vt”狀態(tài)。
這樣，在P溝道浮柵型存儲(chǔ)單元中，按照?qǐng)D6所示的電位條件進(jìn)行工作，所以在寫(xiě)入時(shí)，在漏區(qū)3附近，由能帶與能帶之間的隧道電流產(chǎn)生的電子—空穴對(duì)9中的空穴9b被拉到漏區(qū)3，另外，在漏區(qū)3中，由于空穴濃度高，所以引起空穴擴(kuò)散，能量散失，不會(huì)形成具有高能量的熱空穴。另外，即使在暫時(shí)存在熱空穴的情況下，由于浮柵5呈正電位，所以不會(huì)有熱空穴注入。
因此，不會(huì)引起向隧道氧化膜4注入熱空穴的現(xiàn)象，能防止在現(xiàn)有的n溝道型MOS存儲(chǔ)單元中成為大問(wèn)題的那種由于向隧道氧化膜注入熱空穴而引起的隧道氧化膜的顯著劣化。
另外，由于不會(huì)引起熱空穴向隧道氧化膜的注入，所以在現(xiàn)有的n溝道型MOS存儲(chǔ)單元中，即使確保有效柵電極長(zhǎng)度，也不需要形成以往那樣的電場(chǎng)緩和層，所以與現(xiàn)有的n溝道型MOS存儲(chǔ)單元的結(jié)構(gòu)相比，能更精細(xì)化，即能實(shí)現(xiàn)高集成化。其次，簡(jiǎn)單地說(shuō)明實(shí)施例1中的非易失性半導(dǎo)體存儲(chǔ)器1000的工作情況。在對(duì)存儲(chǔ)單元寫(xiě)入數(shù)據(jù)的情況下，指定應(yīng)選擇的存儲(chǔ)單元的地址的地址信號(hào)AO～Ai被供給地址緩沖器102。另一方面，應(yīng)寫(xiě)入的數(shù)據(jù)被供給數(shù)據(jù)輸入輸出緩沖器124，與此相應(yīng)地，數(shù)據(jù)驅(qū)動(dòng)器126驅(qū)動(dòng)對(duì)應(yīng)的位線的電位電平。寫(xiě)入電路130通過(guò)編程位線BL1，從數(shù)據(jù)驅(qū)動(dòng)器126接收寫(xiě)入數(shù)據(jù)。
說(shuō)明在存儲(chǔ)單元晶體管MT11中進(jìn)行數(shù)據(jù)寫(xiě)入的情況。首先對(duì)包括存儲(chǔ)單元晶體管MT11的區(qū)段進(jìn)行擦除工作。這里所謂區(qū)段是指例如在同一阱內(nèi)形成的存儲(chǔ)單元組，相當(dāng)于圖2所示的存儲(chǔ)單元塊。
以下著重說(shuō)明存儲(chǔ)單元晶體管MT11。
在寫(xiě)入/擦除控制電路122的控制下，編程主位線PMBL1呈浮置狀態(tài)，高電壓發(fā)生電路110及負(fù)電壓發(fā)生電路112分別發(fā)生規(guī)定的高電壓及負(fù)電壓。與此相應(yīng)地，源譯碼器116通過(guò)源線SL使存儲(chǔ)單元晶體管MT11的源電位呈規(guī)定的正電位(例如8V)。另一方面，阱電位發(fā)生電路120也使存儲(chǔ)單元晶體管的阱電位呈與存儲(chǔ)單元晶體管MT11的源電位相同的正電位(例如8V)。
SG譯碼器114將規(guī)定的電位供給同一區(qū)段內(nèi)的選擇線PSL1～PSL4，使副位線SBL1～SBL4從編程主位線PMBL1斷開(kāi)。
WL譯碼器106由寫(xiě)入/擦除控制電路122進(jìn)行控制，將從負(fù)電壓發(fā)生電路112輸出的負(fù)電壓(例如-10V)供給區(qū)段內(nèi)的字線。因此，電子從存儲(chǔ)單元晶體管QC11的浮柵電極被注入襯底一側(cè)，這些存儲(chǔ)單元晶體管MT11的閾值的絕對(duì)值上升。區(qū)段內(nèi)的其它存儲(chǔ)單元晶體管也一樣。
其次。說(shuō)明寫(xiě)入工作。寫(xiě)入電路130由寫(xiě)入/擦除控制電路122進(jìn)行控制，驅(qū)動(dòng)位線BL1的電位電平。源譯碼器116使源線SL1呈浮置狀態(tài)。阱電位發(fā)生電路120由寫(xiě)入/擦除控制電路122進(jìn)行控制，使阱電位呈例如0V。
SG譯碼器114響應(yīng)內(nèi)部地址信號(hào)Ay，將規(guī)定的電位供給與所選擇的列對(duì)應(yīng)的單元選擇線PSL1。
WL譯碼器106由寫(xiě)入/擦除控制電路122進(jìn)行控制，將從高電壓發(fā)生電路110輸出的電位(例如8V)供給字線WL1。寫(xiě)入電路130也由寫(xiě)入/擦除控制電路122進(jìn)行控制，根據(jù)從負(fù)電壓發(fā)生電路112輸出的負(fù)電壓，使編程主位線PMBL1的電平呈規(guī)定的高電位(例如-5V)。
其結(jié)果，電子被注入存儲(chǔ)單元晶體管MT11的浮柵電極，通過(guò)存儲(chǔ)單元晶體管MT11的閾值變化，進(jìn)行數(shù)據(jù)的寫(xiě)入。
因此，在現(xiàn)有的NOR型快速存儲(chǔ)器中，在只對(duì)一條位線BL的存儲(chǔ)單元晶體管進(jìn)行數(shù)據(jù)寫(xiě)入時(shí)，高電壓也被加在連接在同一位線上的呈非選擇狀態(tài)的存儲(chǔ)單元晶體管的漏上。因此，同一位線上的呈非選擇狀態(tài)的存儲(chǔ)單元晶體管的浮柵中的電荷量變化，在最壞的情況下，存在被寫(xiě)入的數(shù)據(jù)發(fā)生變化的問(wèn)題。
可是，在實(shí)施例1的存儲(chǔ)單元陣列104中，由于使用選通晶體管，所以能只將改寫(xiě)時(shí)被選擇的副位線與編程主位線PMBL1連接。因此，能減小對(duì)于存儲(chǔ)單元晶體管的改寫(xiě)工作所引起的對(duì)于其它存儲(chǔ)單元晶體管的閾值的影響。存儲(chǔ)單元讀出數(shù)據(jù)時(shí)，指定應(yīng)選擇的存儲(chǔ)單元的地址的地址信號(hào)A0～Ai被供給地址緩沖器102。從地址緩沖器102輸出內(nèi)部地址信號(hào)Ax。
假定被選擇的是存儲(chǔ)單元晶體管MT11。SG譯碼器114響應(yīng)內(nèi)部行地址信號(hào)Ay，通過(guò)將規(guī)定的電位供給與所選擇的列對(duì)應(yīng)的選擇線RSL1，將副位線SBL1和雙極型晶體管BT1的基極連接起來(lái)。
WL譯碼器106響應(yīng)內(nèi)部行地址信號(hào)Ax，將規(guī)定的電位(例如-1.8V)供給讀出選擇的字線WL1。
另外，例如-1.8V的電位被供給讀出主位線RMBL1，規(guī)定的電壓(例如0V)被供給源線SL。
存儲(chǔ)單元晶體管MT11用上述字線電位即控制柵電位而呈導(dǎo)通狀態(tài)時(shí)，雙極型晶體管BT1的基極的電位從讀出主位線RMBL1的電位(-1.8V)向正側(cè)偏置例如1.0V。
因此，雙極型晶體管的發(fā)射極·基極間呈正向偏壓，存儲(chǔ)單元晶體管MT11的溝道電流作為基極電流流入雙極型晶體管BT1。
與此相對(duì)應(yīng)，基極電流對(duì)應(yīng)于該雙極型晶體管的發(fā)射極接地電流放大率被放大的電流流入讀出主位線RMBL1。
讀出放大器128通過(guò)列選擇門(mén)RSLG1檢測(cè)讀出主位線RMBL1的電位變化。
因此，在實(shí)施例1的非易失性半導(dǎo)體存儲(chǔ)器1000中，流過(guò)存儲(chǔ)單元晶體管的電流只給副位線充電即可，雙極型晶體管供給容量大的讀出主位線的充電電流。
因此，即使在將電源電壓降低了的情況下，主位線的充電電流也能實(shí)現(xiàn)高速讀出工作。圖7是表示圖2所示的存儲(chǔ)單元塊的第一變形例的結(jié)構(gòu)的電路圖。與圖2所示結(jié)構(gòu)的不同點(diǎn)在于單元選擇晶體管MS連接在存儲(chǔ)單元晶體管MT的漏和對(duì)應(yīng)的副位線之間。單元選擇晶體管MS的柵電位通過(guò)單元選擇線MSL由SG譯碼器114進(jìn)行控制。
即，SG譯碼器114響應(yīng)來(lái)自外部的地址信號(hào)，將單元選擇信號(hào)激活后，使所選擇的存儲(chǔ)單元中的單元選擇晶體管呈導(dǎo)通狀態(tài)。
以下，將用一個(gè)存儲(chǔ)單元晶體管構(gòu)成存儲(chǔ)單元的存儲(chǔ)單元稱(chēng)為單晶體管型存儲(chǔ)單元，而將上述的存儲(chǔ)單元稱(chēng)為雙晶體管型存儲(chǔ)單元。
另外，把將單元選擇晶體管MS配置在存儲(chǔ)單元晶體管MT的漏區(qū)和副位線SBL之間的連接稱(chēng)為漏選擇型連接。
除此以外，與圖2所示的存儲(chǔ)單元塊的結(jié)構(gòu)相同，所以相同的部分標(biāo)以相同的符號(hào)，不重復(fù)說(shuō)明。
上述結(jié)構(gòu)所產(chǎn)生的效果如下。
第一，在雙晶體管型存儲(chǔ)單元中，通過(guò)使用單元選擇晶體管，能只將寫(xiě)入時(shí)選擇的存儲(chǔ)單元晶體管與位線連接。因此，一個(gè)存儲(chǔ)單元晶體管的寫(xiě)入工作不影響其它存儲(chǔ)單元晶體管的閾值。即，不會(huì)產(chǎn)生漏干擾的問(wèn)題。
第二，具有以下說(shuō)明的優(yōu)點(diǎn)。
即，讀出工作時(shí)，可以使加在存儲(chǔ)單元晶體管MT的控制柵電極上的電壓為任意的電位，另外，在備用時(shí)，可以將與讀出工作時(shí)相同的電壓加在所有的存儲(chǔ)單元晶體管上。
圖8是雙晶體管型存儲(chǔ)單元的單元部分的閾值分布例圖。如圖8所示，存儲(chǔ)單元晶體管的低閾值側(cè)的分布例如在0V以上即可。與此相對(duì)應(yīng)，也可以任意地選擇加在存儲(chǔ)單元晶體管的控制柵電極上的電壓(讀出電壓)。
這是由于在雙晶體管型存儲(chǔ)單元中，單元選擇晶體管與每個(gè)存儲(chǔ)單元晶體管相連接，所以通過(guò)使與呈選擇狀態(tài)的存儲(chǔ)單元晶體管連接在同一位線上的呈非選擇狀態(tài)的存儲(chǔ)單元晶體管相對(duì)應(yīng)的單元選擇晶體管全部呈關(guān)斷狀態(tài)，能阻止來(lái)自呈非選擇狀態(tài)的存儲(chǔ)單元晶體管的漏泄電流。
現(xiàn)說(shuō)明雙晶體管型存儲(chǔ)單元的存儲(chǔ)單元晶體管部分的讀出電壓和備用時(shí)的電壓的關(guān)系。
圖9是表示加在漏選擇型連接的雙晶體管型存儲(chǔ)單元上的各種電壓的電壓條件的圖。Vcg表示加在存儲(chǔ)單元晶體管的控制柵電極上的電壓(讀出電壓)，Vs表示加在與源線連接的源區(qū)上的電壓，Vd表示加在與副位線連接的漏區(qū)上的電壓，Vsg表示加在單元選擇晶體管的柵電極上的電壓。
如圖9所示，在備用時(shí)，可將與讀出工作時(shí)相同的電壓加在存儲(chǔ)單元晶體管的控制柵電極上。這是因?yàn)橥ㄟ^(guò)使與所有的存儲(chǔ)單元晶體管對(duì)應(yīng)的單元選擇晶體管呈關(guān)斷狀態(tài)，能使存儲(chǔ)單元晶體管和位線呈非連接狀態(tài)，所以不需要進(jìn)行備用時(shí)和讀出時(shí)的電壓調(diào)整。
另外，在將外部電源電壓Vcc以外的任意電壓作為讀出電壓Vcg使用時(shí)，由圖1所示的讀出電壓發(fā)生電路132生成讀出電壓Vcg，供給WL譯碼器106。
即，通過(guò)將讀出電壓Vcg設(shè)定為任意的電壓，就能調(diào)整寫(xiě)入速度或擦除速度。
另外，擴(kuò)大寫(xiě)入后的存儲(chǔ)單元晶體管的閾值的容限，有利于在低電源電壓下工作。
另外，通過(guò)在與讀出電壓Vcg相同的電壓下進(jìn)行備用，在進(jìn)行讀出工作時(shí)，只將單元選擇晶體管的柵電壓充電到規(guī)定的電壓即可。因此，由于不改變讀出電壓Vcg(加在字線上的電壓)就能進(jìn)行讀出工作，所以不用鋁布線疊置在字線上，也能高速地進(jìn)行讀出工作。圖10是表示圖2所示存儲(chǔ)單元塊的第二變形例的結(jié)構(gòu)的電路圖。與圖2所示結(jié)構(gòu)的不同點(diǎn)在于單元選擇晶體管MS連接在存儲(chǔ)單元晶體管MT的源和對(duì)應(yīng)的源線之間。單元選擇晶體管MS的柵電位通過(guò)單元選擇線MSL由SG譯碼器114進(jìn)行控制。
即，SG譯碼器114響應(yīng)來(lái)自外部的地址信號(hào)，將單元選擇信號(hào)激活后，使所選擇的存儲(chǔ)單元中的單元選擇晶體管呈導(dǎo)通狀態(tài)。
另外，把將單元選擇晶體管MS配置在存儲(chǔ)單元晶體管MT的源區(qū)和源線SL之間的連接稱(chēng)為源選擇型連接。
除此以外，與圖2所示的存儲(chǔ)單元塊的結(jié)構(gòu)相同，所以相同的部分標(biāo)以相同的符號(hào)，不重復(fù)說(shuō)明。
由于采用以上的結(jié)構(gòu)，所以與漏選擇型的情況相同，通過(guò)將讀出電壓Vcg設(shè)定為任意的電壓，就能調(diào)整寫(xiě)入速度或擦除速度。
另外，擴(kuò)大寫(xiě)入后的存儲(chǔ)單元晶體管的閾值的容限，有利于在低電源電壓下工作。
另外，通過(guò)在與讀出電壓Vcg電壓下進(jìn)行備用，在進(jìn)行讀出工作時(shí)，只將單元選擇晶體管的柵電壓充電到規(guī)定的電壓即可。因此，由于不改變讀出電壓Vcg(加在字線上的電壓)就能進(jìn)行讀出工作，所以不用鋁布線疊置在字線上，也能高速地進(jìn)行讀出工作。以下，用圖11～圖22說(shuō)明圖1及圖2所示的非易失性半導(dǎo)體存儲(chǔ)器1000的制造方法。
圖11～圖22是表示具有上述結(jié)構(gòu)的非易失性半導(dǎo)體存儲(chǔ)器1000的制造方法中的第一工序～第十二工序的剖面圖。
首先，參照?qǐng)D11，在p型硅襯底201主表面上形成具有300埃左右厚度的下敷氧化膜202。然后，采用CVD(化學(xué)汽相淀積ChemicalVapor Deposition)法，在該下敷氧化膜202上形成厚度為500埃左右的多晶硅膜203。用CVD法等，再在該多晶硅膜203上形成1000埃左右的氮化硅膜204。然后，在該氮化硅膜204上形成使元件分離區(qū)露出的抗蝕劑205。將該抗蝕劑205作為掩膜，通過(guò)進(jìn)行各向異性刻蝕，來(lái)刻蝕元件分離區(qū)上的氮化硅膜204及多晶硅膜203。
此后，除去抗蝕劑205，將氮化硅膜204作為掩膜用，進(jìn)行有選擇的氧化，如圖12所示，形成區(qū)氧化膜206。然后，將上述多晶硅膜203及氮化硅膜204除去。
其次，如圖12所示，將磷(P)離子注入存儲(chǔ)單元晶體管區(qū)，在1000℃左右的溫度下進(jìn)行雜質(zhì)激活，形成n阱207。
然后，參照?qǐng)D13，在進(jìn)行了各存儲(chǔ)單元晶體管等的閾值控制用的雜質(zhì)注入后，將下敷氧化膜202除去，然后通過(guò)進(jìn)行熱氧化處理，在p型硅襯底201的全部表面上形成厚度為150埃左右的柵氧化膜211。接著，形成抗蝕劑212，以便覆蓋選通晶體管形成區(qū)。將該抗蝕劑212作為掩膜用，進(jìn)行刻蝕，除去選通晶體管形成區(qū)以外的柵氧化膜211。
參照?qǐng)D14，除去上述抗蝕劑212，再通過(guò)進(jìn)行熱氧化處理，在p型硅襯底201的全部表面上形成厚度為100埃左右的柵氧化膜213。于是，在選通晶體管的形成區(qū)上形成了具有250埃左右厚度的柵氧化膜。然后用CVD法等，在該柵氧化膜213上形成厚度為1200埃左右的第一多晶硅膜214。
用CVD法等，在該第一多晶硅膜214上形成厚度為100埃左右的高溫氧化膜，用CVD法等在該高溫氧化膜上形成厚度為100埃左右的氮化硅膜，用CVD法再在該氮化硅膜上形成厚度為150埃左右的高溫氧化膜。于是形成了ONO膜215。
其次，用CVD法，在上述ONO膜215上形成厚度為1200埃左右的摻入了雜質(zhì)的多晶硅層。然后，用濺射法在該多晶硅層上形成厚度為1200埃左右的硅化鎢(WSi)層。于是形成了構(gòu)成控制柵電極的導(dǎo)電層216。
用CVD法，在該導(dǎo)電層216上形成具有2000埃左右厚度的TEOS膜217。
其次，參照?qǐng)D15，在上述TEOS膜217上沿圖15的橫方向斷續(xù)地形成抗蝕劑218a。然后，將該抗蝕劑218a作為掩膜用，對(duì)TEOS膜217、導(dǎo)電層216、ONO膜215、第一多晶硅膜214進(jìn)行刻蝕。于是形成浮柵電極219及控制柵電極220。
其次，參照?qǐng)D16，用CVD法，在選通晶體管區(qū)及存儲(chǔ)單元晶體管區(qū)上形成具有2000埃左右厚度的高溫氧化膜。然后，通過(guò)對(duì)該高溫氧化膜進(jìn)行各向異性刻蝕，在晶體管的柵的側(cè)壁上形成側(cè)壁221。
其次，參照?qǐng)D17，將該側(cè)壁221及抗蝕劑圖形218b作為掩膜用，進(jìn)行BF2或B注入，在選通晶體管部分形成濃度為1E17～1E20cm-3、深度為0.1～0.3μm的p型雜質(zhì)層。于是形成選通晶體管及存儲(chǔ)單元晶體管的源區(qū)224a及漏區(qū)223a、以及源區(qū)224b及漏區(qū)223b。同時(shí)還形成雙極型晶體管的基極區(qū)。
另外，雖然不特別限定，但最好設(shè)定源區(qū)224a的雜質(zhì)濃度低于源區(qū)224b的雜質(zhì)濃度。
這是因?yàn)樵磪^(qū)223a具有作為雙極型晶體管的基極的功能，所以如果該區(qū)的雜質(zhì)濃度太高，會(huì)降低發(fā)射極的注入效率。
此后，如圖18所示，將上述抗蝕劑218b除去后，用CVD法，在存儲(chǔ)單元晶體管及選通晶體管上形成由TEOS膜構(gòu)成的氧化硅膜225。
其次，在存儲(chǔ)單元晶體管的漏區(qū)、選通晶體管的源區(qū)中的基極接觸區(qū)、選通晶體管的源區(qū)中的基極接觸區(qū)以外的區(qū)及漏區(qū)上形成進(jìn)行開(kāi)孔的抗蝕劑圖形，形成圖19所示的接觸孔。
其次，如圖20所示，形成只對(duì)選通晶體管的源區(qū)中的基極接觸區(qū)以外的區(qū)進(jìn)行開(kāi)孔的抗蝕劑圖形218c，將該抗蝕劑掩膜及絕緣膜225作為掩膜，進(jìn)行砷(As)或磷(P)離子注入，形成n型雜質(zhì)濃度為1E19～1E21cm-3、深度為0.05～0.2μm的發(fā)射極區(qū)。
其次，如圖21所示，用與圖20相反的抗蝕劑圖形218d，進(jìn)行BF2注入或B注入，形成接觸用的P+區(qū)280。
即，在除去抗蝕劑218d之后，以包圍選通晶體管的P型源區(qū)的方式形成N+型發(fā)射極區(qū)282。
如果在選通晶體管的源區(qū)的表面?zhèn)冗M(jìn)行了N型雜質(zhì)的離子注入后，進(jìn)行退火，如果將雜質(zhì)激活，便在選通晶體管的源區(qū)的半導(dǎo)體表面?zhèn)刃纬闪穗p極型晶體管的發(fā)射區(qū)282及基極接觸層280。
其次，參照?qǐng)D22，用濺射法等，在氧化硅膜225上形成具有5000埃厚度的第一層鋁合金層。
然后，在該第一層鋁合金層上淀積規(guī)定形狀的抗蝕劑將該抗蝕劑作為掩膜，通過(guò)對(duì)第一層鋁合金層進(jìn)行圖形刻蝕，形成位線233。
此后，將對(duì)上述第一層鋁合金層進(jìn)行圖形刻蝕用的抗蝕劑除去，在該位線上形成層間絕緣膜(圖中未示出)。
另外，通過(guò)形成第二層鋁合金層、層間絕緣膜及第三層鋁合金層，來(lái)形成具有圖23所示的剖面結(jié)構(gòu)的非易失性半導(dǎo)體存儲(chǔ)器1000。實(shí)際上，此后還接著進(jìn)行鈍化膜的形成工序。
在圖23中，由第三層鋁合金層形成主位線。
通過(guò)以上的工藝過(guò)程，能一邊抑制存儲(chǔ)單元面積的擴(kuò)大，一邊在每個(gè)存儲(chǔ)單元塊中形成具有共用選通晶體管和源區(qū)的雙極型晶體管。圖24是表示形成實(shí)施例1的非易失性半導(dǎo)體存儲(chǔ)器1000的阱的結(jié)構(gòu)的剖面圖。在圖24所示的結(jié)構(gòu)中，形成外圍電路的N溝道晶體管的阱是這樣構(gòu)成的，即在P型襯底的表面一側(cè)形成的N阱中再形成P型阱。
因此，構(gòu)成外圍電路的CMOS晶體管是在所謂的三重阱型的阱中形成的。
通過(guò)采用這樣的阱結(jié)構(gòu)，能提高外圍電路的耐鎖定(latch up)的性能。
圖25是表示在N型襯底上形成圖1所示的非易失性半導(dǎo)體存儲(chǔ)器1000時(shí)的另一種阱結(jié)構(gòu)的剖面圖。
在圖25中，形成存儲(chǔ)單元陣列的區(qū)是在N型襯底表面上形成的P阱內(nèi)再形成了N型阱的區(qū)。
因此，這種情況下，能構(gòu)成在每個(gè)擦除塊中對(duì)形成存儲(chǔ)單元晶體管的N型阱進(jìn)行分割的結(jié)構(gòu)。
另外，構(gòu)成外圍電路的CMOS電路的P溝道晶體管是在N型襯底的表面上形成的N阱區(qū)內(nèi)形成的。外圍電路的CMOS電路的N溝道MOS晶體管是在N型襯底的表面上形成的P阱區(qū)內(nèi)形成的。
通過(guò)采用以上說(shuō)明的圖24～圖25所示的阱結(jié)構(gòu)，不管是在P型襯底上，還是在N型襯底上都能形成圖1所示的非易失性半導(dǎo)體存儲(chǔ)器1000。
特別是在使用P型襯底的情況下，具有這樣的優(yōu)點(diǎn)，即在形成P溝道存儲(chǔ)單元時(shí)，容易對(duì)在每個(gè)擦除塊中形成P溝道存儲(chǔ)單元晶體管的阱進(jìn)行分割。圖26是表示本發(fā)明的實(shí)施例3的非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元塊304的結(jié)構(gòu)的電路圖，是與實(shí)施例1的圖2進(jìn)行對(duì)比的圖。
與實(shí)施例1的存儲(chǔ)單元塊104的結(jié)構(gòu)不同之點(diǎn)在于能有選擇地分別連接編程主位線PMBL1和副位線SBL1～SBL4，或者有選擇地連接讀出主位線RMBL1和副位線SBL1～SBL4。
即，在圖26所示的存儲(chǔ)單元塊304中，由切換電路320進(jìn)行主位線和副位線的連接。
切換電路320包括在整個(gè)存儲(chǔ)單元塊內(nèi)包含的副位線SBL1～SBL4中共同設(shè)置的內(nèi)部塊布線LBN；設(shè)在內(nèi)部塊布線LBN和副位線SBL1之間的選通晶體管SG1；設(shè)在內(nèi)部塊布線LBN和副位線SBL2之間的選通晶體管SG2；設(shè)在內(nèi)部塊布線LBN和副位線SBL3之間的選通晶體管SG3；以及設(shè)在內(nèi)部塊布線LBN和副位線SBL4之間的選通晶體管SG4。
選通晶體管SG1～SG4的柵電位由SG譯碼器114分別通過(guò)選擇線SL1～SL4進(jìn)行控制。
切換電路320還包括設(shè)在內(nèi)部塊布線LBN和編程主位線BMBL1之間的編程選通晶體管PSGO；以及設(shè)在內(nèi)部塊布線LBN和讀出主位線RMBL1之間的讀出選通晶體管RSGO。
編程選通晶體管的柵及讀出選通晶體管RSGO的柵由SG譯碼器114分別通過(guò)編程選擇線PSLO及讀出選擇線RSLO進(jìn)行控制。
其它方面與圖1及圖2所示的實(shí)施例1的結(jié)構(gòu)相同，所以同一部分標(biāo)以同一符號(hào)，不重復(fù)說(shuō)明。
即，在實(shí)施例3的存儲(chǔ)單元塊304中，在進(jìn)行編程工作時(shí)，SG譯碼器114使編程選通晶體管PSGO呈導(dǎo)通狀態(tài)，而且，根據(jù)從外部供給的地址信號(hào)，使與所選擇的列對(duì)應(yīng)的選通晶體管SG1～SG4中的某一個(gè)呈導(dǎo)通狀態(tài)。
另一方面，在讀出工作中，SG譯碼器114使讀出選通晶體管SG0呈導(dǎo)通狀態(tài)，同時(shí)使與所選擇的列對(duì)應(yīng)的選通晶體管SG1～SG4中的某一個(gè)呈導(dǎo)通狀態(tài)。
采用以上結(jié)構(gòu)，在實(shí)施例1中，與圖2所示的存儲(chǔ)單元塊一樣，可以進(jìn)行編程工作和讀出工作。
而且，在實(shí)施例3的存儲(chǔ)單元塊的結(jié)構(gòu)中，SG譯碼器114必須控制的選擇線的條數(shù)從8條減少到6條，具有有利于高集成化的特征。在實(shí)施例3的存儲(chǔ)單元塊304中，存儲(chǔ)單元晶體管既可以采用漏選擇型的雙晶體管型晶體管，也可以采用源選擇型的雙晶體管型晶體管。
圖27表示在圖26所示的存儲(chǔ)單元塊的結(jié)構(gòu)中，采用源選擇型的雙晶體管型晶體管作為存儲(chǔ)單元晶體管時(shí)的結(jié)構(gòu)，圖28表示采用漏選擇型的雙晶體管型晶體管作為存儲(chǔ)單元晶體管時(shí)的結(jié)構(gòu)。
即使采用圖27及圖28所示的結(jié)構(gòu)，也與在實(shí)施例1中說(shuō)明過(guò)的一樣，能抑制漏干擾，可以謀求讀出工作的高速化。圖29及圖30是說(shuō)明實(shí)施例4的存儲(chǔ)單元塊中的讀出工作及編程工作時(shí)的工作情況用的示意圖。
圖29是表示實(shí)施例4的存儲(chǔ)單元塊中的雙極型晶體管的電位配置例的示意圖。
在實(shí)施例4中，選通晶體管TG1及TG2串聯(lián)配置在主位線和副位線之間。
雙極型晶體管的基極連接在這些串聯(lián)配置的選通晶體管TG1及TG2的副位線一側(cè)。雙極型晶體管的發(fā)射極與兩個(gè)選通晶體管TG1及TG2的連接點(diǎn)連接。
雙極型晶體管的收集極接收接地地位。
參照?qǐng)D29，在讀出工作中，連接在雙極型晶體管的發(fā)射極—基極之間的選通晶體管TG2呈截止?fàn)顟B(tài)。
其結(jié)果，如果選通晶體管TG1呈導(dǎo)通狀態(tài)，則主位線和雙極型晶體管的發(fā)射極連接。
另一方面，雙極型晶體管的基極與副位線一側(cè)連接。
因此，例如在讀出工作中，當(dāng)主位線的電位電平為-1.8V時(shí)，雙極型晶體管的發(fā)射極仍然呈-1.8V的偏壓。這時(shí)，雙極型晶體管的基極高出雙極型晶體管上升電壓這部分的大小，例如為-1.0V。
其結(jié)果，雙極型晶體管將從副位線一側(cè)流到基極的基極電流放大，并將電流供給主位線。
就是說(shuō)，與實(shí)施例1一樣，將流過(guò)副位線的來(lái)自被選擇的存儲(chǔ)單元的溝道電流作為基極電流，雙極型晶體管將流過(guò)主位線的電流放大。
圖30表示編程工作時(shí)的電位配置例。
在編程工作中，選通晶體管TG1及TG2兩者都呈導(dǎo)通狀態(tài)。
因此，雙極型晶體管的基極—發(fā)射極之間被短路，雙極型晶體管不進(jìn)行放大工作。
在編程工作中，主位線的電位電平例如保持-6V。其結(jié)果，副位線通過(guò)由N溝道型MOS晶體管構(gòu)成的選通晶體管TG1及TG2也成為-6V的偏壓。
就是說(shuō)，在編程工作時(shí)，在雙極型晶體管的pn結(jié)部分不產(chǎn)生大的電位差，從主位線向副位線編程時(shí)，可以傳遞必要的負(fù)電位。
圖31是表示實(shí)施例4的非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元塊404的結(jié)構(gòu)的電路圖。
實(shí)施例4的非易失性半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)除了下述的方面以外，與實(shí)施例1的非易失性半導(dǎo)體存儲(chǔ)器1000的結(jié)構(gòu)相同。
在存儲(chǔ)單元塊404中，每一條副位線上配置一個(gè)雙極型晶體管。
而且，該雙極型晶體管在副位線的兩側(cè)呈與副位線交替配置的結(jié)構(gòu)。
就是說(shuō)，與副位線SBL1對(duì)應(yīng)的雙極型晶體管BT1設(shè)在副位線的一端側(cè)，與此相反，與副位線SBL2對(duì)應(yīng)設(shè)置的雙極型晶體管BT2設(shè)置在與雙極型晶體管BT1相反的一側(cè)。
存儲(chǔ)單元是單晶體管型的存儲(chǔ)單元。
與用圖29及圖30說(shuō)明過(guò)的一樣，選通晶體管TG1設(shè)在主位線MBL和結(jié)點(diǎn)N1之間，選通晶體管TG2設(shè)在結(jié)點(diǎn)N1和雙極型晶體管的基極之間。雙極型晶體管的基極與對(duì)應(yīng)的副位線SBL1連接。副位線SBL2也是同樣的構(gòu)成。
因此，如用圖29及圖30所述，在讀出工作時(shí)，雙極型晶體管將流過(guò)副位線的電流放大后的電流流到主位線。在編程工作中，雙極型晶體管的工作停止，主位線的電位電平被傳遞給所選擇的副位線。
在實(shí)施例4的存儲(chǔ)單元塊的結(jié)構(gòu)中，每一個(gè)存儲(chǔ)單元塊配置一條主位線。
圖32是說(shuō)明對(duì)圖31所示的存儲(chǔ)單元塊404進(jìn)行的讀出工作用的時(shí)序圖。
在時(shí)刻t0的備用狀態(tài)下，主位線MBL的電位電平、選通晶體管TG1及TG2的柵電位、字線的電位電平、以及源線及N型阱的電位電平都為0V。
在時(shí)刻t1，主位線的電位電平變?yōu)?1.8V。
接著，在時(shí)刻t2，第一選通晶體管TG1的柵電位電平下降到-2.5V。因此，主位線和雙極型晶體管BT1的發(fā)射極連接。
這里，第一選通晶體管TG1的柵電位電平之所以為-2.5V，是因?yàn)檫x通晶體管TG1為P溝道型晶體管，為了不產(chǎn)生該晶體管的電位上升的影響，有必要使其柵電位電平比主位線的電位電平更向負(fù)側(cè)偏置。
接著，在時(shí)刻t3選擇的字線的電位電平下降到-1.8V。因此，將基極電流通過(guò)所選擇的存儲(chǔ)單元，與其存儲(chǔ)的數(shù)據(jù)相對(duì)應(yīng)，從源線供給雙極型晶體管的基極。于此相應(yīng)，讀出放大器128根據(jù)流過(guò)主位線的雙極型晶體管的發(fā)射極電流，檢測(cè)電位變化。
在時(shí)刻t4，字線的電位電平回到0V。在時(shí)刻t5，第一選通晶體管TG1的柵電位電平回到0V，在時(shí)刻t6，主位線的電位電平回到0V。于是，讀出工作結(jié)束。
圖33是說(shuō)明對(duì)圖31所示的存儲(chǔ)單元塊404進(jìn)行的寫(xiě)入工作用的時(shí)序圖。
從在時(shí)刻t0時(shí)的備用狀態(tài)開(kāi)始，在時(shí)刻t1，第二選通晶體管TG2的柵電位電平下降到-7V。與此相應(yīng)，雙極型晶體管的發(fā)射極—基極之間短路。
在時(shí)刻t2，主位線的電位電平被設(shè)定為-6V。
接著，在時(shí)刻t3，第一選通晶體管TG1的電位電平也下降到-7V。與此相應(yīng)，主位線的電位電平被傳遞給所選擇的副位線。
這里，第一選通晶體管TG1的電位電平之所以比主位線的電位電平偏置在負(fù)側(cè)，同樣是為了避免該晶體管的電壓上升的影響。
在時(shí)刻t4，所選擇的字線的電位電平上升到10V。
這時(shí)，源線呈斷開(kāi)狀態(tài)，N型阱的電位電平為0V。
與字線的電位電平變成正的高電壓相對(duì)應(yīng)，電子被注入存儲(chǔ)單元晶體管的浮柵中，寫(xiě)入工作開(kāi)始。
另外，在圖33中雖然示出了在寫(xiě)入過(guò)程中字線的電位電平保持在10V這一恒定值，但這只是為了說(shuō)明的簡(jiǎn)單，實(shí)際上在寫(xiě)入期間，字線的電位電平是以脈沖方式施加的。另外，在多次脈沖式的字線的電位電平上升后，實(shí)際上還進(jìn)行檢驗(yàn)工作等。
在時(shí)刻t5，字線的電位電平下降到0V。
在時(shí)刻t6，第一選通晶體管TG1的電位電平上升到0V。與此相應(yīng)，主位線和副位線被分開(kāi)。
在時(shí)刻t7，主位線的電位電平回到0V。
在時(shí)刻t8，第二選通晶體管TG2的電位電平回到0V。與此相應(yīng)，寫(xiě)入工作結(jié)束。
另外，第二選通晶體管TG2的電位電平之所以在其它布線的電位電平變化之前驅(qū)動(dòng)到-7V，而在其它布線的電位電平變化結(jié)束后回到0V，是為了通過(guò)該第二選通晶體管TG2呈導(dǎo)通狀態(tài)來(lái)保護(hù)雙極型晶體管。
圖34是說(shuō)明對(duì)圖31所示的存儲(chǔ)單元塊404進(jìn)行的擦除工作用的時(shí)序圖。
在時(shí)刻t0，主位線呈斷開(kāi)狀態(tài)，第一及第二選通晶體管TG1及TG2的柵電位電平為0V，字線的電位電平、源線及N型阱電位電平都為0V。
在時(shí)刻t1，只是字線的電位電平下降到-18V。
與此相應(yīng)，浮柵中的電子被注入到襯底一側(cè)，所寫(xiě)入的數(shù)據(jù)被擦除。
在時(shí)刻t2，字線的電位電平回到0V，擦除工作結(jié)束。
另外，在存儲(chǔ)單元塊404被配置在所分割的阱中的一個(gè)的情況下，通過(guò)只控制該存儲(chǔ)單元塊404所在的阱電位，也能使加在字線上的負(fù)電位的絕對(duì)值為更小的值。
通過(guò)以上的工作，對(duì)圖31所示的存儲(chǔ)單元塊404進(jìn)行讀出工作、寫(xiě)入工作及擦除工作。
圖35是表示在圖1所示的存儲(chǔ)單元陣列的結(jié)構(gòu)中，將電位從阱電位驅(qū)動(dòng)電路120供給阱的布線結(jié)構(gòu)的簡(jiǎn)略框圖。
圖35所示的存儲(chǔ)單元陣列存在于進(jìn)行擦除工作時(shí)的同一個(gè)擦除塊1內(nèi)。
即，表示例如在每個(gè)擦除塊內(nèi)進(jìn)行阱分割的情況下，存在于該同一個(gè)阱內(nèi)的存儲(chǔ)單元陣列。
在圖35所示的例中，示出了在該同一擦除塊內(nèi)至少存在兩條以上從阱電位驅(qū)動(dòng)電路120供給阱電位的布線。
阱電位供給布線表示將接地電位或正的高電位供給N阱的布線，在供電點(diǎn)Pvs處與N阱接觸。
由于在存儲(chǔ)單元晶體管的源區(qū)具有發(fā)射區(qū)的雙極型晶體管將該阱區(qū)作為收集區(qū)，所以由阱電位供給布線供給的電位電平對(duì)該雙極型晶體管的工作有很大的影響。
即，例如在擦除塊中只有一條阱電位的供給布線的情況下，在存在于距離該阱電位供給布線與阱表面接觸的位置遠(yuǎn)的位置的雙極型晶體管中，收集極電阻有效地增大了。
因此，雙極型晶體管的飽和特性惡化，有可能難以進(jìn)行正常的讀出工作等。
因此，如圖35所示，通過(guò)在擦除塊中配置多條阱電位供給布線，就能降低這種雙極型晶體管的飽和現(xiàn)象。圖36是表示圖31所示的存儲(chǔ)單元塊404的結(jié)構(gòu)的變形例的電路圖。
與圖31所示的存儲(chǔ)單元塊的結(jié)構(gòu)不同之點(diǎn)在于存儲(chǔ)單元晶體管是源選擇型的雙晶體管型的。
即，對(duì)于各存儲(chǔ)單元來(lái)說(shuō)，除了字線WL以外，還配置單元選擇線SG。
在圖36所示的例中，由于與所選擇的存儲(chǔ)單元對(duì)應(yīng)的單元選擇線SG呈激活狀態(tài)，故對(duì)應(yīng)的存儲(chǔ)單元的單元選擇晶體管便呈導(dǎo)通狀態(tài)。
其它方面與圖31所示的存儲(chǔ)單元塊404的結(jié)構(gòu)相同，故不重復(fù)其說(shuō)明。
在圖36所示結(jié)構(gòu)的情況下，也具有與用實(shí)施例1的變形例說(shuō)明過(guò)的相同的效果。
另外，作為存儲(chǔ)單元也可以是漏選擇型的雙晶體管型的。
這時(shí)，也具有與用實(shí)施例1的變形例說(shuō)明過(guò)的相同的效果。圖37是表示本發(fā)明的實(shí)施例5的非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元塊504的結(jié)構(gòu)的電路圖。
與實(shí)施例4的存儲(chǔ)單元塊404的不同之點(diǎn)如下。
在實(shí)施例4的存儲(chǔ)單元塊404中，在每條副位線上都配置雙極型晶體管，該雙極型晶體管能分別獨(dú)立地進(jìn)行使基極—發(fā)射極之間短路的工作。
可是，對(duì)于一個(gè)存儲(chǔ)單元塊中包括的存儲(chǔ)單元來(lái)說(shuō)，由于對(duì)該存儲(chǔ)單元塊只配置一條主位線，所以不可能同時(shí)進(jìn)行寫(xiě)入工作及擦除工作和讀出工作。因此，可以這樣構(gòu)成，即能同時(shí)進(jìn)行使一個(gè)存儲(chǔ)單元塊中包括的雙極型晶體管的發(fā)射極—基極之間短路的工作。
在圖37中，與實(shí)施例4的存儲(chǔ)單元塊404不同，與各條副位線SBL1及SBL2對(duì)應(yīng)設(shè)置的雙極型晶體管BT1及BT2的發(fā)射極—基極之間的短路工作由利用選擇線SL2共同控制的第二選通晶體管TG2進(jìn)行。
選擇線SL2由SG譯碼器114控制。
另外，在實(shí)施例5的存儲(chǔ)單元塊504中，在雙極型晶體管的基極和對(duì)應(yīng)的主位線之間，還與使雙極型晶體管的發(fā)射極—基極之間短路用的第二選通晶體管TG2串聯(lián)連接選通晶體管TG1a及TG1b。
選通晶體管TG1a的柵電位由SG譯碼器114通過(guò)選擇線SL1a進(jìn)行控制。
選通晶體管TG1b的柵電位由SG譯碼器114通過(guò)選擇線SL1b進(jìn)行控制。
與副位線SBL1對(duì)應(yīng)的選通晶體管TG1a是耗盡型晶體管，與副位線SBL1對(duì)應(yīng)的選通晶體管TG1b是增強(qiáng)型晶體管。
與此相反，與副位線SBL2對(duì)應(yīng)的選通晶體管TG1a是增強(qiáng)型晶體管，與副位線SBL2對(duì)應(yīng)的選通晶體管TG1b是耗盡型晶體管。
由于與副位線SBL1及副位線SBL2對(duì)應(yīng)的選通晶體管TG1a和TG1b是具有互不相同的工作方式的晶體管(增強(qiáng)型和耗盡型)，所以如以下所述，可以簡(jiǎn)化形成該選通晶體管TG1a及TG1b用的平面圖形。
圖38表示在圖37所示電路圖的結(jié)構(gòu)中，與選通晶體管TG1a、TG1b及TG2有關(guān)的部分的平面圖形。
在圖38中，位線SBL1及SBL2是用第一層鋁合金布線形成的。在選通晶體管TG2的源區(qū)和位線SBL1及SBL2分別接觸用的接觸孔CH11及CH12部分形成雙極型晶體管的發(fā)射極。
由于選通晶體管TG2的P型源區(qū)也兼作雙極型晶體管的基區(qū)，所以如果使該選通晶體管TG2呈導(dǎo)通狀態(tài)，則位線通過(guò)選通晶體管TG2的溝道與雙極型晶體管的基極連接。即，雙極型晶體管的發(fā)射極和基極被短路。
在由分離區(qū)RI圍成的有源區(qū)Ra11a、Ra11b、Ra12a及Ra12b區(qū)內(nèi)形成選通晶體管TG1b和TG1a。在注入調(diào)整晶體管的閾值電壓用的雜質(zhì)時(shí)，向這些區(qū)注入調(diào)整過(guò)的雜質(zhì)的離子數(shù)量，以便分別構(gòu)成增強(qiáng)型及耗盡型晶體管。
因此，例如能調(diào)整雜質(zhì)濃度，以便使有源區(qū)Ra11a呈耗盡型，使有源區(qū)Ra11b呈增強(qiáng)型。在該區(qū)上形成與副位線SBL1對(duì)應(yīng)的選通晶體管的柵電極PL1a及PL1b，作為平面圖能實(shí)現(xiàn)圖37所示的電路結(jié)構(gòu)。
通過(guò)采用圖38所示的結(jié)構(gòu)，由于不需要用布線進(jìn)行短路，所以在選通晶體管TG1的擴(kuò)散層區(qū)不需要形成接觸點(diǎn)，能在更小的面積內(nèi)形成這些選通晶體管。
在圖38所示的例中，選通晶體管TG1a的漏區(qū)通過(guò)第一層鋁合金布線與第三層鋁合金布線即主位線連接。圖39是表示實(shí)施例5的變形例的電路圖。
與圖37所示的實(shí)施例5的電路結(jié)構(gòu)不同之點(diǎn)在于存儲(chǔ)單元是源選擇型的雙晶體管型的存儲(chǔ)單元。
這種情況也與實(shí)施例1一樣，也可以將存儲(chǔ)單元構(gòu)成漏選擇型的雙晶體管型存儲(chǔ)單元。
在源選擇型或漏選擇型的任何一種情況下，都具有與在實(shí)施例1中說(shuō)明過(guò)的相同的效果。圖40是表示本發(fā)明的實(shí)施例6的非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元塊604的結(jié)構(gòu)的電路圖。
與實(shí)施例5的存儲(chǔ)單元塊504的不同之點(diǎn)如下。
即，在實(shí)施例6中，與實(shí)施例5不同之點(diǎn)在于使用耗盡型晶體管的選通晶體管是用布線將其源極及漏極之間短路的晶體管。
其它方面與圖37所示的實(shí)施例5的結(jié)構(gòu)相同，所以同一部分標(biāo)以同一符號(hào)，不重復(fù)說(shuō)明。
以下根據(jù)其平面圖形說(shuō)明圖40所示結(jié)構(gòu)的優(yōu)點(diǎn)。
圖41示出了實(shí)現(xiàn)圖40所示電路圖用的平面圖形。
在圖41中，形成選通晶體管TG1a及TG1b的有源區(qū)是用分離區(qū)RI圍成的具有均勻的雜質(zhì)濃度的區(qū)。
在圖41中，例如副位線SBL1通過(guò)接觸孔CH31與選通晶體管TG1b的源區(qū)連接，選通晶體管TG1b的漏區(qū)通過(guò)第一層鋁合金布線即布線La1與主位線MBL1連接。因此，副位線SBL1呈圖40所示的電路結(jié)構(gòu)。副位線SBL1和選通晶體管TG2的源區(qū)連接的接觸孔CH11的區(qū)成為雙極型晶體管的發(fā)射極區(qū)，這一點(diǎn)與圖38的結(jié)構(gòu)相同。
副位線SBL2通過(guò)接觸孔CH32與選通晶體管TG1a的源區(qū)連接。因此，如果選通晶體管TG1a呈導(dǎo)通狀態(tài)，則副位線SBL2通過(guò)選通晶體管TG1a與布線La1連接，進(jìn)而與主位線MBL連接。
因此，利用該平面圖形能實(shí)現(xiàn)圖40所示的電路結(jié)構(gòu)。采用圖41所示的平面圖形具有以下優(yōu)點(diǎn)。
即，可以使選通晶體管TG1a及TG1b的柵電極寬度為副位線的兩倍間距的寬度。
因此，能降低這些選通晶體管TG1a及TG1b的導(dǎo)通電阻。
圖42是表示實(shí)現(xiàn)圖40所示的電路結(jié)構(gòu)用的平面圖形的另一例圖。
與圖41所示的平面圖形的不同點(diǎn)在于在與第一副位線SBL1對(duì)應(yīng)的選通晶體管TG1a及TG1b和與第二副位線SBL2對(duì)應(yīng)的選通晶體管TG1a及TG1b之間設(shè)有分離區(qū)。
因此，在圖42所示的平面圖形中，選通晶體管TG1a及TG1b的柵電極寬度為副位線的1個(gè)間距的寬度。
但是，通過(guò)采用這樣的結(jié)構(gòu)，選通晶體管TG2和選通晶體管TG1a之間的分離區(qū)就不需要了。
而且，在與屬于相鄰的兩個(gè)存儲(chǔ)單元塊的副位線對(duì)應(yīng)的選通晶體管TG1b之間也不需要分離區(qū)。
因此，與圖41所示的平面圖形相比，具有可以沿位線方向用更小的面積形成圖形的優(yōu)點(diǎn)。圖43是表示圖40中示出的實(shí)施例6的變形例的結(jié)構(gòu)的電路圖。
與圖40所示的結(jié)構(gòu)不同之點(diǎn)在于存儲(chǔ)單元是源選擇型的雙晶體管型的存儲(chǔ)單元。
另外，也可以將存儲(chǔ)單元構(gòu)成漏選擇型的雙晶體管型存儲(chǔ)單元。
即使這樣構(gòu)成，也具有與在實(shí)施例1的變形例中說(shuō)明過(guò)的相同的效果。圖44是表示本發(fā)明的實(shí)施例7的非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元塊704的結(jié)構(gòu)的電路圖。
與圖31所示的實(shí)施例4的存儲(chǔ)單元塊404的結(jié)構(gòu)不同之點(diǎn)如下。
即，在實(shí)施例4的存儲(chǔ)單元塊404中，第一選通晶體管TG1是P溝道型MOS晶體管。
與此相反，在圖44所示的實(shí)施例7的存儲(chǔ)單元塊中，第一選通晶體管是在P型阱內(nèi)形成的N溝道型MOS晶體管。
其它方面與圖31所示的實(shí)施例4的存儲(chǔ)單元塊的結(jié)構(gòu)相同，所以同一部分標(biāo)以同一符號(hào)，不重復(fù)說(shuō)明。
通過(guò)將第一選通晶體管TG1構(gòu)成N溝道型MOS晶體管，能避免該晶體管中的閾值電壓大小的這部分電位上升的影響。
即，例如在讀出工作中，主位線的電位電平呈負(fù)電位(例如-1.8V)。因此，通過(guò)將第一選通晶體管TG1構(gòu)成N溝道型MOS晶體管，則能降低在讀出工作中加在該晶體管的柵電極上的電位的絕對(duì)值。
圖45是說(shuō)明對(duì)圖44所示的存儲(chǔ)單元塊704進(jìn)行的讀出工作用的時(shí)序圖。
在時(shí)刻t0時(shí)的備用狀態(tài)下，主位線、第一選通晶體管TG1的柵電極電位、P型阱的電位電平、第二選通晶體管TG2的電位電平、字線的電位電平、源線的電位電平及N型阱的電位電平都為0V。
在時(shí)刻t1,P型阱的電位電平為-1.8V。同時(shí)在時(shí)刻t1，呈選擇狀態(tài)的第一選通晶體管TG1的柵電極電位仍維持0V，呈非選擇狀態(tài)的第一選通晶體管TGI的柵電極電位為-1.8V。與此相應(yīng)，只是呈選擇狀態(tài)的第一選通晶體管TG1變?yōu)閷?dǎo)通狀態(tài)。因此，與選擇的副位線對(duì)應(yīng)的雙極型晶體管的發(fā)射極與主位線連接。
在時(shí)刻t2，主位線的電位電平下降到-1.8V。接著在時(shí)刻t3，選擇的字線的電位電平下降到-1.8V。
與此相應(yīng)，雙極型晶體管將流過(guò)所選擇的存儲(chǔ)單元晶體管的溝道的電流作為基極電流接收，使放大后的電流流過(guò)主位線。
在時(shí)刻t4，字線的電位電平回到0V，在時(shí)刻t5主位線的電位電平回到0V。另外，在時(shí)刻t6，呈非選擇狀態(tài)的第一選通晶體管TG1的柵電極電位及P型阱的電位電平回到0V，讀出工作結(jié)束。
圖46是說(shuō)明對(duì)圖44所示的存儲(chǔ)單元塊704進(jìn)行的寫(xiě)入工作用的時(shí)序圖。
在時(shí)刻t1,P型阱的電位電平下降到-6V。另一方面，呈非選擇狀態(tài)的第一選通晶體管TG1的柵電極電位也下降到-6V。另外，第二選通晶體管TG2的柵電極電位也下降到-7V，因此，第二選通晶體管TG2呈導(dǎo)通狀態(tài)。
與此相應(yīng)，雙極型晶體管的發(fā)射極—基極之間被短路。
在時(shí)刻t2，主位線的電位電平下降到-6V。
在時(shí)刻t3，所選擇的字線的電位電平上升到10V。
另外，在圖46中，在從時(shí)刻t3到時(shí)刻t4的寫(xiě)入時(shí)間內(nèi)，雖然字線的電位電平在圖上被繪成保持恒定值，但實(shí)際上在該寫(xiě)入期間，字線的電位電平呈脈沖式地變化。另外，施加規(guī)定次數(shù)的寫(xiě)入脈沖后，實(shí)際上還進(jìn)行檢驗(yàn)工作。在時(shí)刻t4，寫(xiě)入工作結(jié)束，字線的電位電平回到0V。
接著，在時(shí)刻t5，主位線的電位電平回到0V。
然后，在時(shí)刻t6，第一選通晶體管的電位電平、P型阱的電位電平、以及第二選通晶體管TG2的電位電平都回到0V，寫(xiě)入工作結(jié)束。
圖47是說(shuō)明對(duì)圖44所示的存儲(chǔ)單元塊704進(jìn)行的擦除工作用的時(shí)序圖。
在時(shí)刻t0時(shí)的備用狀態(tài)下，主位線呈斷開(kāi)狀態(tài)，第一選通晶體管TG1的柵電位、P型阱的電位電平、第二選通晶體管TG2的柵電位、字線的電位電平、源線及N型阱的電位電平都為0V。
在時(shí)刻t1，字線的電位電平下降到-18V。與此相應(yīng)，浮柵中的電子被注入襯底一側(cè)，進(jìn)行擦除工作。
在時(shí)刻t2，字線的電位電平回到0V，擦除工作結(jié)束。
另外，在被分割成的阱內(nèi)形成存儲(chǔ)單元塊704，在可以獨(dú)立地控制該阱的電位電平的情況下，通過(guò)調(diào)節(jié)阱電位，能減小在擦除時(shí)間內(nèi)加在字線上的電位的絕對(duì)值。
如用圖45～圖47所說(shuō)明的那樣，在圖45所示的存儲(chǔ)單元塊704中，分別進(jìn)行讀出工作、寫(xiě)入工作及擦出工作的情況。
而且，能避免第一選通晶體管的閾值電壓大小的電位上升的影響。圖48是表示實(shí)施例7的變形例的結(jié)構(gòu)的電路圖。
與圖44所示的實(shí)施例7的存儲(chǔ)單元塊704的結(jié)構(gòu)不同之點(diǎn)在于存儲(chǔ)單元是源選擇型的雙晶體管型存儲(chǔ)單元。
在圖48中也與實(shí)施例1一樣，也可以將存儲(chǔ)單元構(gòu)成漏選擇型的雙晶體管型存儲(chǔ)單元。
通過(guò)采用源選擇型或漏選擇型，可具有與在實(shí)施例1的變形例中說(shuō)明過(guò)的相同的效果。圖49是表示本發(fā)明的實(shí)施例8的非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元塊804的結(jié)構(gòu)的電路圖。
與圖37所示的實(shí)施例5的存儲(chǔ)單元塊504的結(jié)構(gòu)不同之點(diǎn)在于選通晶體管TG1a及TG1b是在P型阱內(nèi)形成的N溝道型MOS晶體管。
其它方面與圖37所示的實(shí)施例5的存儲(chǔ)單元塊504的結(jié)構(gòu)相同，所以同一部分標(biāo)以同一符號(hào)，不重復(fù)說(shuō)明。
通過(guò)采用圖49所示的結(jié)構(gòu)，在讀出工作中，在使主位線的電位電平為負(fù)電位的情況下，能避免該選通晶體管TG1a及TG1b的閾值電壓大小這部分的電位上升的影響。圖50是表示實(shí)施例8的存儲(chǔ)單元塊804的變形例的電路圖。
與圖49所示的結(jié)構(gòu)不同之點(diǎn)在于存儲(chǔ)單元晶體管是源選擇型的雙晶體管型存儲(chǔ)單元。
在圖50中，存儲(chǔ)單元晶體管也可以構(gòu)成漏選擇型的雙晶體管型存儲(chǔ)單元。
采用這樣的結(jié)構(gòu)，具有與在實(shí)施例1的變形例中說(shuō)明過(guò)的相同的效果。圖51是表示本發(fā)明的實(shí)施例9的非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元塊904的結(jié)構(gòu)的電路圖。
與用圖40說(shuō)明過(guò)的實(shí)施例6的存儲(chǔ)單元塊604的結(jié)構(gòu)不同之點(diǎn)在于選通晶體管TG1a及TG1b是在P型阱內(nèi)形成的N溝道型MOS晶體管。
其它方面與用圖40說(shuō)明過(guò)的實(shí)施例6的存儲(chǔ)單元塊604的結(jié)構(gòu)相同，所以同一部分標(biāo)以同一符號(hào)，不重復(fù)說(shuō)明。
通過(guò)采用圖51所示的結(jié)構(gòu)，在讀出工作中，在使主位線的電位電平為負(fù)電壓的情況下，能避免該選通晶體管TG1a及TG1b的閾值電壓大小這部分的電位上升的影響。圖52是表示圖51所示的存儲(chǔ)單元塊904的變形例的電路圖。
與存儲(chǔ)單元塊904的結(jié)構(gòu)不同之點(diǎn)在于存儲(chǔ)單元是源選擇型的雙晶體管型存儲(chǔ)單元。
在圖52中，也可以將存儲(chǔ)單元構(gòu)成漏選擇型的雙晶體管型存儲(chǔ)單元。
采用這樣的結(jié)構(gòu)，具有與在實(shí)施例1的變形例中說(shuō)明過(guò)的相同的效果。圖53是表示本發(fā)明的實(shí)施例10的非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元塊1004的結(jié)構(gòu)的電路圖。
與用圖31說(shuō)明過(guò)的實(shí)施例4的存儲(chǔ)單元塊404的結(jié)構(gòu)不同之點(diǎn)在于雙極型晶體管BT1構(gòu)成共用相鄰的兩個(gè)存儲(chǔ)單元塊的結(jié)構(gòu)。
在圖53所示的實(shí)施例10的存儲(chǔ)單元塊中，雙極型晶體管BT1的發(fā)射極直接和主位線連接，該雙極型晶體管BT1的發(fā)射極—基極之間由P溝道型的第二選通晶體管TG2控制而呈短路狀態(tài)。
雙極型晶體管BT1的基極通過(guò)第一選通晶體管TG1有選擇地與相鄰的副位線SBL1a或SBL1b中的某一條連接。
如果采用以上的結(jié)構(gòu)，則能減少控制第一及第二選通晶體管TGI及TG2用的選擇線的條數(shù)，能實(shí)現(xiàn)適合于更高集成化的結(jié)構(gòu)。圖54是表示圖53所示的實(shí)施例10的存儲(chǔ)單元塊1004的變形例的電路圖。
與圖53所示的結(jié)構(gòu)不同之點(diǎn)在于存儲(chǔ)單元是源選擇型的雙晶體管型存儲(chǔ)單元。
在圖54中，也可以將存儲(chǔ)單元構(gòu)成漏選擇型的雙晶體管型存儲(chǔ)單元。
采用以上的結(jié)構(gòu)，具有與在實(shí)施例1的變形例中說(shuō)明過(guò)的相同的效果。圖55是表示本發(fā)明的實(shí)施例11的非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元塊1104的結(jié)構(gòu)的電路圖。
與用圖37說(shuō)明過(guò)的實(shí)施例5的存儲(chǔ)單元塊504的結(jié)構(gòu)不同之點(diǎn)在于雙極型晶體管BT1構(gòu)成共用相鄰的兩個(gè)存儲(chǔ)單元塊的結(jié)構(gòu)。
在圖55中，雙極型晶體管BT1的發(fā)射極直接和主位線連接，該雙極型晶體管BT1的發(fā)射極一基極之間由第二選通晶體管TG2控制而呈短路狀態(tài)。
雙極型晶體管BT1的基極由選通晶體管TG1a及TG1b控制，有選擇地與相鄰的兩個(gè)存儲(chǔ)單元塊中的副位線中的某一條連接。
在圖55中，例如與副位線SBL1a對(duì)應(yīng)的選通晶體管TG1b也是耗盡型的，選通晶體管TG1a是增強(qiáng)型的，與此相反，與副位線SBL2a對(duì)應(yīng)的選通晶體管TG1b是增強(qiáng)型的，選通晶體管TGIa是耗盡型的。
如果采用圖55所示的結(jié)構(gòu)，則除了在實(shí)施例5中說(shuō)明過(guò)的效果以外，還能實(shí)現(xiàn)適合于高集成化的結(jié)構(gòu)。圖56是表示實(shí)施例11的變形例的電路圖。
與圖55所示的結(jié)構(gòu)不同之點(diǎn)在于存儲(chǔ)單元是源選擇型的雙晶體管型存儲(chǔ)單元。
在圖56中，也可以將存儲(chǔ)單元構(gòu)成漏選擇型的雙晶體管型存儲(chǔ)單元。
采用以上的結(jié)構(gòu)，具有與在實(shí)施例1的變形例中說(shuō)明過(guò)的相同的效果。圖57是說(shuō)明本發(fā)明的實(shí)施例12的非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元塊1204的結(jié)構(gòu)用的電路圖。
與用圖40說(shuō)明過(guò)的實(shí)施例6的存儲(chǔ)單元塊604的結(jié)構(gòu)不同之點(diǎn)在于雙極型晶體管BT1構(gòu)成共用相鄰的兩個(gè)存儲(chǔ)單元塊的結(jié)構(gòu)。
在圖57中，雙極型晶體管的發(fā)射極直接和主位線連接，雙極型晶體管的發(fā)射極—基極之間由選通晶體管TG2控制而呈短路狀態(tài)。
在圖57中，例如與副位線SBL1a對(duì)應(yīng)的選通晶體管TG1b的源—漏之間被短路，與副位線SBL1b對(duì)應(yīng)的選通晶體管TG1a的源一漏之間被短路。
通過(guò)采用存儲(chǔ)單元塊1204的結(jié)構(gòu)，除了實(shí)施例6的存儲(chǔ)單元塊的效果以外，還能實(shí)現(xiàn)適合于更高集成化的電路結(jié)構(gòu)。圖58是表示圖57所示的實(shí)施例12的存儲(chǔ)單元塊1204的變形例的電路圖。
與圖57所示的結(jié)構(gòu)不同之點(diǎn)在于存儲(chǔ)單元是源選擇型的雙晶體管型存儲(chǔ)單元。
在圖58中，也可以將存儲(chǔ)單元構(gòu)成漏選擇型的雙晶體管型存儲(chǔ)單元。
采用以上的結(jié)構(gòu)，具有與在實(shí)施例1的變形例中說(shuō)明過(guò)的相同的效果。
另外，在以上的說(shuō)明中，存儲(chǔ)單元晶體管始終采用P溝道型晶體管。可是，本申請(qǐng)的發(fā)明不限定于這一情況，例如在存儲(chǔ)單元晶體管為N溝道型的情況下，通過(guò)變更電位配置的極性等，也能適用。
在本發(fā)明的第一方面的非易失性半導(dǎo)體存儲(chǔ)器中，由于位線的結(jié)構(gòu)是由主位線和副位線構(gòu)成的分級(jí)結(jié)構(gòu)，所以在寫(xiě)入、擦除工作中能抑制漏干擾。
由于雙極型晶體管將流入副位線的電流放大，所以在讀出工作中即使在低電源電壓下工作，也能實(shí)現(xiàn)高速工作。
本發(fā)明的第二方面的非易失性半導(dǎo)體存儲(chǔ)器在讀出工作中，雙極型晶體管有選擇地將流入副位線的電流放大后，使電流流入第一主位線，在寫(xiě)入工作中，通過(guò)第二主位線將寫(xiě)入或擦除電壓加在存儲(chǔ)單元上。因此，寫(xiě)入或擦除工作時(shí)的高電壓不會(huì)直接加在雙極型晶體管上。
本發(fā)明的第三方面的非易失性半導(dǎo)體存儲(chǔ)器與本發(fā)明的第二方面的非易失性半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)相比，由于將副位線和主位線連接起來(lái)，所以能減少必要的選擇線的條數(shù)，能提供適合于更高集成化的結(jié)構(gòu)。
本發(fā)明的第四方面的非易失性半導(dǎo)體存儲(chǔ)器在讀出工作中，雙極型晶體管將流入副位線的電流放大后傳送給主位線，在寫(xiě)入或擦除工作中，雙極型晶體管的發(fā)射極—基極之間被短路，高電壓不會(huì)加在雙極型晶體管上。
本發(fā)明的第五方面的非易失生半導(dǎo)體存儲(chǔ)器在讀出工作中，雙極型晶體管將流入副位線的電流放大后傳送給主位線，在寫(xiě)入或擦除工作中，雙極型晶體管的發(fā)射極—基極之間被短路，高電壓不能加在雙極型晶體管上。
本發(fā)明的第六方面的非易失性半導(dǎo)體存儲(chǔ)器在讀出工作中，雙極型晶體管將流入副位線的電流放大后傳送給主位線，在寫(xiě)入或擦除工作中，雙極型晶體管的發(fā)射極—基極之間被短路，高電壓不會(huì)加在雙極型晶體管上。
本發(fā)明的第七方面的非易失性半導(dǎo)體存儲(chǔ)器，由于雙極型晶體管為相鄰的兩個(gè)塊所共有，所以能提供適合于高集成化的結(jié)構(gòu)。
本發(fā)明的第八方面的非易失性半導(dǎo)體存儲(chǔ)器，由于存儲(chǔ)單元晶體管構(gòu)成雙晶體管型存儲(chǔ)單元，所以能謀求讀出工作的高速化。
本發(fā)明的第九方面的非易失性半導(dǎo)體存儲(chǔ)器，由于雙極型晶體管為相鄰的兩個(gè)塊所共有，所以能提供適合于高集成化的結(jié)構(gòu)。
本發(fā)明的第十方面的非易失性半導(dǎo)體存儲(chǔ)器，由于存儲(chǔ)單元晶體管構(gòu)成雙晶體管型存儲(chǔ)單元，所以能謀求讀出工作的高速化。
權(quán)利要求
1．一種在半導(dǎo)體襯底上形成的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于備有包括配置成行列狀的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，上述存儲(chǔ)單元陣列被分割成包括配置成第一多個(gè)行及第二多個(gè)列的多個(gè)存儲(chǔ)單元的多個(gè)塊，且備有在上述多個(gè)塊中的對(duì)應(yīng)于上述存儲(chǔ)單元的列設(shè)置的多條第一主位線；在上述多個(gè)塊中的對(duì)應(yīng)于上述存儲(chǔ)單元的列設(shè)置的多條第二主位線；在上述多個(gè)塊的每一個(gè)中，分別對(duì)應(yīng)于上述第二多個(gè)列設(shè)置的副位線組；在上述多個(gè)塊中的分別對(duì)應(yīng)于上述存儲(chǔ)單元的行設(shè)置的多條字線；以及分別對(duì)應(yīng)于上述副位線和上述字線的交點(diǎn)設(shè)置的多個(gè)存儲(chǔ)單元，上述各存儲(chǔ)單元包括存儲(chǔ)單元晶體管，上述存儲(chǔ)單元晶體管有在上述半導(dǎo)體襯底的第一導(dǎo)電型的主表面上形成的第二導(dǎo)電型的源區(qū)及上述第二導(dǎo)電型的漏區(qū)；被夾在上述源區(qū)和上述漏區(qū)之間的溝道區(qū)；在上述溝道區(qū)的上方將氧化膜夾在中間形成的電荷蓄積電極；以及在上述電荷蓄積電極的上方將絕緣膜夾在中間形成的控制電極，上述存儲(chǔ)單元晶體管的漏區(qū)與對(duì)應(yīng)的副位線連接，上述控制電極由對(duì)應(yīng)的字線控制電位，還備有設(shè)在每個(gè)對(duì)應(yīng)的上述塊中、配置成在上述非易失性半導(dǎo)體存儲(chǔ)器的讀出工作中通過(guò)所選擇的副位線將流過(guò)所選擇的存儲(chǔ)單元晶體管的上述源區(qū)和上述漏區(qū)之間的電流作為基極電流接收并放大、控制在對(duì)應(yīng)的第一主位線中流動(dòng)的電流的多個(gè)雙極型晶體管；在上述非易失性半導(dǎo)體存儲(chǔ)器的寫(xiě)入工作中有選擇地將上述副位線和對(duì)應(yīng)的第二主位線連接起來(lái)，在讀出工作中有選擇地將上述副位線和對(duì)應(yīng)的上述雙極型晶體管的基極連接起來(lái)的連接裝置；在上述讀出工作中根據(jù)來(lái)自外部的地址信號(hào)，選擇對(duì)應(yīng)的上述副位線、上述主位線及字線的存儲(chǔ)單元選擇裝置；根據(jù)流過(guò)上述所選擇的第一主位線的電流值，讀出上述所選擇的存儲(chǔ)單元的數(shù)據(jù)的數(shù)據(jù)讀出裝置；以及在上述寫(xiě)入工作中將電子注入存儲(chǔ)單元晶體管的上述電荷蓄積電極、或拉出電子的寫(xiě)入裝置。
2．根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于上述存儲(chǔ)單元選擇裝置包括根據(jù)外部地址信號(hào)，選擇對(duì)應(yīng)的字線的行選擇裝置；以及根據(jù)外部地址信號(hào)，選擇對(duì)應(yīng)的主位線及副位線的列選擇裝置，上述連接裝置包括由上述列選擇裝置控制、在讀出工作中有選擇地連接上述副位線和上述對(duì)應(yīng)的雙極型晶體管的基極的第一內(nèi)部連接裝置；以及由上述列選擇裝置控制、在寫(xiě)入工作中有選擇地連接上述副位線和上述第二主位線的第二內(nèi)部連接裝置。
3．根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于上述存儲(chǔ)單元選擇裝置包括根據(jù)外部地址信號(hào)，選擇對(duì)應(yīng)的字線的行選擇裝置；以及根據(jù)外部地址信號(hào)，選擇對(duì)應(yīng)的主位線及副位線的列選擇裝置，上述連接裝置包括共同設(shè)在上述副位線組上的塊布線；由上述列選擇裝置控制、有選擇地連接上述副位線和上述塊布線的第一內(nèi)部連接裝置；由上述列選擇裝置控制、在讀出工作中有選擇地連接上述塊布線和上述對(duì)應(yīng)的雙極型晶體管的基極的第二內(nèi)部連接裝置；以及由上述列選擇裝置控制、在寫(xiě)入工作中有選擇地將上述塊布線和上述第二主位線連接起來(lái)的第三內(nèi)部連接裝置。
4．一種在半導(dǎo)體襯底上形成的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于備有包括配置成行列狀的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，上述存儲(chǔ)單元陣列被分割成分別包括配置成第一及第二列、以及第一多個(gè)行的多個(gè)存儲(chǔ)單元的多個(gè)塊，且備有設(shè)在每個(gè)上述塊中的多條主位線；與每個(gè)上述塊中包括的列對(duì)應(yīng)設(shè)置的第一及第二副位線；在上述多個(gè)塊中的分別對(duì)應(yīng)于上述存儲(chǔ)單元的行設(shè)置的多條字線；以及分別對(duì)應(yīng)于上述第一及第二副位線和上述字線的交點(diǎn)設(shè)置的多個(gè)存儲(chǔ)單元，上述各存儲(chǔ)單元包括存儲(chǔ)單元晶體管，上述存儲(chǔ)單元晶體管具有在上述半導(dǎo)體襯底的第一導(dǎo)電型的主表面上形成的第二導(dǎo)電型的源區(qū)及上述第二導(dǎo)電型的漏區(qū)；被夾在上述源區(qū)和上述漏區(qū)之間的溝道區(qū)；在上述溝道區(qū)的上方將氧化膜夾在中間形成的電荷蓄積電極；以及在上述電荷蓄積電極的上方將絕緣膜夾在中間形成的控制電極，上述存儲(chǔ)單元晶體管的漏區(qū)與對(duì)應(yīng)的副位線連接，上述控制電極由對(duì)應(yīng)的字線控制電位，還備有設(shè)在每條對(duì)應(yīng)的上述第一及第二副位線上，在讀出工作中，通過(guò)所選擇的第一或第二副位線將流過(guò)所選擇的存儲(chǔ)單元晶體管的上述源區(qū)和上述漏區(qū)之間的電流作為基極電流接收并放大的第一及第二雙極型晶體管；在上述非易失性半導(dǎo)體存儲(chǔ)器的讀出工作中，有選擇地使之連接，以便由上述雙極型晶體管放大的電流流過(guò)對(duì)應(yīng)的主位線，在上述非易失性半導(dǎo)體存儲(chǔ)器的寫(xiě)入工作中，使與所選擇的第一或第二副位線對(duì)應(yīng)的雙極型晶體管的發(fā)射極一基極之間短路，而且使上述所選擇的主位線和所選擇的第一或第二副位線連接起來(lái)的連接裝置；在上述非易失性半導(dǎo)體存儲(chǔ)器的讀出工作中根據(jù)來(lái)自外部的地址信號(hào)，選擇對(duì)應(yīng)的上述第一或第二副位線、上述主位線及字線的存儲(chǔ)單元選擇裝置；根據(jù)流過(guò)上述所選擇的主位線的電流值，讀出上述所選擇的存儲(chǔ)單元的數(shù)據(jù)的數(shù)據(jù)讀出裝置；以及在上述寫(xiě)入工作中將電子注入存儲(chǔ)單元晶體管的上述電荷蓄積電極、或拉出電子的寫(xiě)入裝置。
5．根據(jù)權(quán)利要求4所述的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于上述第一及第二雙極型晶體管分別配置在相對(duì)的二側(cè)而將上述第一及第二副位線夾在中間，上述連接裝置包括對(duì)應(yīng)于上述第一雙極型晶體管、設(shè)置成串聯(lián)連接在對(duì)應(yīng)的主位線和上述第一副位線之間，由上述存儲(chǔ)單元選擇裝置控制的第一及第二開(kāi)關(guān)裝置；以及對(duì)應(yīng)于上述第二雙極型晶體管、設(shè)置成串聯(lián)連接在對(duì)應(yīng)的主位線和上述第二副位線之間，由上述存儲(chǔ)單元選擇裝置控制的第三及第四開(kāi)關(guān)裝置，上述第一及第三開(kāi)關(guān)裝置各自具有與上述對(duì)應(yīng)的主位線連接的一端，上述第二開(kāi)關(guān)裝置具有與上述第一雙極型晶體管的發(fā)射極及上述第一開(kāi)關(guān)裝置的另一端連接的一端；以及與上述第一雙極型晶體管的基極及上述第一副位線連接的另一端，上述第四開(kāi)關(guān)裝置具有與上述第二雙極型晶體管的發(fā)射極及上述第三開(kāi)關(guān)裝置的另一端連接的一端；以及與上述第二雙極型晶體管的基極及上述第二副位線連接的另一端。
6．根據(jù)權(quán)利要求4所述的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于上述第一及第二雙極型晶體管配置在上述第一或第二副位線的一端側(cè)，上述連接裝置包括對(duì)應(yīng)于上述第一雙極型晶體管、設(shè)置成串聯(lián)連接在對(duì)應(yīng)的主位線和上述第一副位線之間，由上述存儲(chǔ)單元選擇裝置控制的第一、第二及第三開(kāi)關(guān)裝置；以及對(duì)應(yīng)于上述第二雙極型晶體管、設(shè)置成串聯(lián)連接在對(duì)應(yīng)的主位線和上述第二副位線之間，由上述存儲(chǔ)單元選擇裝置控制的第四、第五及第六開(kāi)關(guān)裝置，上述第一及第四開(kāi)關(guān)裝置各自具有與對(duì)應(yīng)的主位線連接的一端，上述第二開(kāi)關(guān)裝置具有與上述第一開(kāi)關(guān)裝置的另一端連接的一端；以及與上述第一雙極型晶體管的發(fā)射極及上述第三開(kāi)關(guān)裝置的一端連接的另一端，上述第三開(kāi)關(guān)裝置有與上述第一雙極型晶體管的基極及上述第一副位線連接的另一端，上述第五開(kāi)關(guān)裝置具有與第四開(kāi)關(guān)裝置的另一端連接的一端；以及與上述第二雙極型晶體管的發(fā)射極及上述第六開(kāi)關(guān)裝置的一端連接的另一端，上述第六開(kāi)關(guān)裝置具有與上述第二雙極型晶體管的基極及上述第二副位線連接的另一端。
7．一種在半導(dǎo)體襯底上形成的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于備有包括配置成行列狀的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，上述各存儲(chǔ)單元陣列被分割成分別包括配置成第一及第二列、以及第一多個(gè)行的多個(gè)存儲(chǔ)單元的多個(gè)塊，且備有至少在兩個(gè)上述塊中設(shè)置的多條主位線；與每個(gè)上述塊中包括的列對(duì)應(yīng)設(shè)置的兩條副位線；在上述多個(gè)塊中的分別對(duì)應(yīng)于上述存儲(chǔ)單元的行設(shè)置的多條字線；以及分別對(duì)應(yīng)于上述副位線和上述字線的交點(diǎn)設(shè)置的多個(gè)存儲(chǔ)單元，上述各存儲(chǔ)單元包括存儲(chǔ)單元晶體管，上述存儲(chǔ)單元晶體管有在上述半導(dǎo)體襯底的第一導(dǎo)電型的主表面上形成的第二導(dǎo)電型的源區(qū)及上述第二導(dǎo)電型的漏區(qū)；被夾在上述源區(qū)和上述漏區(qū)之間的溝道區(qū)；在上述溝道區(qū)的上方將氧化膜夾在中間形成的電荷蓄積電極；以及在上述電荷蓄積電極的上方將絕緣膜夾在中間形成的控制電極，上述存儲(chǔ)單元晶體管的漏區(qū)與對(duì)應(yīng)的副位線連接，上述控制電極由對(duì)應(yīng)的字線控制電位，還備有與對(duì)應(yīng)的第一塊的上述兩條副位線中的一條及對(duì)應(yīng)的第二塊的上述兩條副位線中的一條這兩者對(duì)應(yīng)設(shè)置、配置成在讀出工作中，通過(guò)所選擇的副位線將流過(guò)所選擇的存儲(chǔ)單元晶體管的上述源區(qū)和上述漏區(qū)之間的電流作為基極電流接收并放大的雙極型晶體管；在上述非易失性半導(dǎo)體存儲(chǔ)器的讀出工作中，有選擇地將上述雙極型晶體管的基極和上述所選擇的副位線連接起來(lái)，使由上述雙極型晶體管放大的電流流過(guò)對(duì)應(yīng)的主位線，在上述非易失性半導(dǎo)體存儲(chǔ)器的寫(xiě)入工作中，使與所選擇的副位線對(duì)應(yīng)的雙極型晶體管的發(fā)射極—基極之間短路，而且使上述選擇的主位線和上述選擇的副位線連接起來(lái)的連接裝置；在上述非易失性半導(dǎo)體記儲(chǔ)器的讀出工作中根據(jù)來(lái)自外部的地址信號(hào)，選擇對(duì)應(yīng)的上述副位線、上述主位線及字線的存儲(chǔ)單元選擇裝置；根據(jù)流過(guò)上述所選擇的主位線的電流值，讀出上述所選擇的存儲(chǔ)單元的數(shù)據(jù)的數(shù)據(jù)讀出裝置；以及在上述寫(xiě)入工作中將電子注入存儲(chǔ)單元晶體管的上述電荷蓄積電極、或拉出電子的寫(xiě)入裝置。
8．根據(jù)權(quán)利要求7所述的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于還備有分別設(shè)在每個(gè)上述存儲(chǔ)單元的行上的多條單元選擇線，上述各存儲(chǔ)單元還包括有選擇地對(duì)通過(guò)上述存儲(chǔ)單元晶體管流過(guò)上述副位線和上述雙極型晶體管的基極之間的電流的導(dǎo)通路徑進(jìn)行通斷的單元選擇晶體管，上述行選擇裝置將與所選擇的存儲(chǔ)單元對(duì)應(yīng)的上述單元選擇線激活，使上述所選擇的存儲(chǔ)單元的上述單元選擇晶體管呈導(dǎo)通狀態(tài)。
9．一種在半導(dǎo)體襯底上形成的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于備有包括配置成行列狀的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，上述各存儲(chǔ)單元陣列被分割成分別包括配置成第一及第二列、以及第一多個(gè)行的多個(gè)存儲(chǔ)單元的多個(gè)塊，且備有設(shè)在上述每?jī)蓚€(gè)塊中的多條主位線；與上述每個(gè)塊中包括的列對(duì)應(yīng)設(shè)置的第一及第二副位線；在上述多個(gè)塊中的分別對(duì)應(yīng)于上述存儲(chǔ)單元的行設(shè)置的多條字線；以及分別對(duì)應(yīng)于上述第一及第二副位線和上述字線的交點(diǎn)設(shè)置的多個(gè)存儲(chǔ)單元，上述各存儲(chǔ)單元包括存儲(chǔ)單元晶體管，上述存儲(chǔ)單元晶體管有在上述半導(dǎo)體襯底的第一導(dǎo)電型的主表面上形成的第二導(dǎo)電型的源區(qū)及上述第二導(dǎo)電型的漏區(qū)；被夾在上述源區(qū)和上述漏區(qū)之間的溝道區(qū)；在上述溝道區(qū)的上方將氧化膜夾在中間形成的電荷蓄積電極；以及在上述電荷蓄積電極的上方將絕緣膜夾在中間形成的控制電極，上述存儲(chǔ)單元晶體管的漏區(qū)與對(duì)應(yīng)的副位線連接，上述控制電極由對(duì)應(yīng)的字線控制電位，還備有設(shè)在對(duì)應(yīng)的上述每?jī)蓚€(gè)塊中、在讀出工作中，通過(guò)所選擇的上述兩個(gè)塊中的上述第一或第二副位線將流過(guò)所選擇的存儲(chǔ)單元晶體管的上述源區(qū)和上述漏區(qū)之間的電流作為基極電流接收并放大的雙極型晶體管；在上述非易失性半導(dǎo)體存儲(chǔ)器的讀出工作中，有選擇地使之連接，以便由上述雙極型晶體管放大的電流流過(guò)對(duì)應(yīng)的主位線，在上述非易失性半導(dǎo)體存儲(chǔ)器的寫(xiě)入工作中，使所選擇的雙極型晶體管的發(fā)射極—基極之間短路，而且使所選擇的主位線和所選擇的塊中包括的上述第一或第二副位線連接起來(lái)的連接裝置；在上述非易失性半導(dǎo)體存儲(chǔ)器的讀出工作中根據(jù)來(lái)自外部的地址信號(hào)，選擇對(duì)應(yīng)的塊中的上述第一或第二副位線、上述主位線及字線的存儲(chǔ)單元選擇裝置；根據(jù)流過(guò)上述所選擇的主位線的電流值，讀出上述所選擇的存儲(chǔ)單元的數(shù)據(jù)的數(shù)據(jù)讀出裝置；以及在上述寫(xiě)入工作中將電子注入存儲(chǔ)單元晶體管的上述電荷蓄積電極、或拉出電子的寫(xiě)入裝置。
10．根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于還備有分別設(shè)在上述存儲(chǔ)單元的每一行上的多條單元選擇線，上述各存儲(chǔ)單元還包括有選擇地對(duì)通過(guò)上述存儲(chǔ)單元晶體管流過(guò)上述副位線和上述雙極型晶體管的基極之間的電流的導(dǎo)通路徑進(jìn)行通斷的單元選擇晶體管，上述行選擇裝置將與所選擇的存儲(chǔ)單元對(duì)應(yīng)的上述單元選擇線激活，使上述所選擇的存儲(chǔ)單元的上述單元選擇晶體管呈導(dǎo)通狀態(tài)。
全文摘要
存儲(chǔ)單元晶體管(MT)將其漏極與對(duì)應(yīng)的副位線(SBL)連接。在編程工作中,將所選擇的副位線(SBL)連接到編程主位線(PMBL1)上。在讀出工作中,將所選擇的副位線(SBL)與雙極型晶體管(BT1)的基極連接,使所選擇的存儲(chǔ)單元晶體管的溝道電流作為基極電流流過(guò)。雙極型晶體管(BT1)放大該基極電流,并控制渡過(guò)讀出主位線(RMBL1)的電流。
文檔編號(hào)G11C16/26GK1211078SQ9811479
公開(kāi)日1999年3月17日 申請(qǐng)日期1998年6月17日 優(yōu)先權(quán)日1997年9月5日
發(fā)明者大中道崇浩, 味香夏夫 申請(qǐng)人:三菱電機(jī)株式會(huì)社