專利名稱：具有單個(gè)位線的四器件靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及靜態(tài)存儲(chǔ)器，尤其涉及具有單獨(dú)一條位線的四器件靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器裝置。
已經(jīng)設(shè)計(jì)并開(kāi)發(fā)了各種靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器(SRAM)單元的結(jié)構(gòu)，為了在需要更小的陣列尺寸的地方通過(guò)刪除某些器件來(lái)達(dá)到減小芯片面積的目的。

圖1中示出了一個(gè)當(dāng)前技術(shù)中采用的基本六晶體管全CMOS SRAM單元10。單元10中以電位的形式來(lái)存儲(chǔ)數(shù)據(jù)，其中雙穩(wěn)態(tài)晶體管觸發(fā)器(即鎖存器)的兩邊是相反的電壓結(jié)構(gòu)。例如，在某個(gè)狀態(tài)下節(jié)點(diǎn)A為高而節(jié)點(diǎn)B為低；反之，在相反的狀態(tài)下節(jié)點(diǎn)A為低而節(jié)點(diǎn)B為高，這樣就得到了兩個(gè)穩(wěn)態(tài)(即雙穩(wěn)態(tài))。
圖2中示出了一種用于減小基本六晶體管全CMOS單元的方法。圖2中是一個(gè)單端五晶體管CMOS單元20。與更為常用的六晶體管單元相比，每個(gè)這種五晶體管的CMOS單元20減少了一個(gè)晶體管和一條位線。在這種五晶體管結(jié)構(gòu)中，由于將單元與位線分隔的晶體管T5(即傳輸管)是以源跟隨器的方式工作的，把“1”寫(xiě)入到單元20中是困難的，因此這將限制從位線到單元的內(nèi)部節(jié)點(diǎn)B的電壓傳輸。僅從位線進(jìn)行電荷傳輸，是難于將先前在單元中寫(xiě)入的‘0’重寫(xiě)為‘1’的。
圖3中示出了另一種用于減小基本六晶體管CMOS單元的方法。圖3中是一個(gè)采用了上拉電阻負(fù)荷R0，R1的四晶體管靜態(tài)單元30，該單元可進(jìn)一步歸類為電阻(R)負(fù)載的SRAM單元。通過(guò)減少兩個(gè)晶體管這種單元結(jié)構(gòu)減小了更為常用的六晶體管SRAM的單元尺寸。因?yàn)榭傆猩倭康碾娏髁鬟^(guò)電阻R0，R1，與六晶體管的全CMOS SRAM單元相比，這里得到的單元30在沒(méi)有被訪問(wèn)時(shí)(即在等待狀態(tài)下)將存在更高的泄漏電流。在單元30中對(duì)于兩種給定穩(wěn)態(tài)中的任意一種，其中一個(gè)電阻將產(chǎn)生上拉功能并補(bǔ)償存儲(chǔ)和傳輸晶體管的漏極電荷泄漏，而另一個(gè)電阻則作為負(fù)載以便于限制流入低電位(‘0’)節(jié)點(diǎn)的電流。
繼續(xù)進(jìn)行上面的單元晶體管減少工作，可以邏輯地推論出下一個(gè)減少的內(nèi)容將是把晶體管的數(shù)目減少為三個(gè)，比前面討論的電阻負(fù)載的SRAM單元30少一個(gè)晶體管。圖4中示出了一個(gè)這樣的單元結(jié)構(gòu)，其中三個(gè)晶體管Q4，Q5，Q6用來(lái)構(gòu)成一個(gè)單端三晶體管電阻負(fù)載的單元40。這種單端三晶體管電阻負(fù)載的單元40的結(jié)構(gòu)中存在與前面討論的五晶體管CMOS SRAM單元20相同的問(wèn)題。除了寫(xiě)‘1’的困難，圖4中單元結(jié)構(gòu)40還存在可靠地寫(xiě)‘0’的困難。三晶體管電阻負(fù)載單元40中的無(wú)源電阻R0，R1的阻值必須非常高，在10到100G歐姆的范圍，以便于使等待狀態(tài)下的功耗盡量低。因此，對(duì)于在單元40中實(shí)現(xiàn)足夠的上拉和/或保持穩(wěn)定的高電位而言，這些電阻的恢復(fù)時(shí)間是非常慢的。
因此需要設(shè)計(jì)出一種對(duì)性能影響最小的尺寸更小的SRAM單元。
本發(fā)明的目的就是克服上面討論的當(dāng)前技術(shù)中所存在的問(wèn)題。
根據(jù)本發(fā)明，一個(gè)存儲(chǔ)單元包括一個(gè)靜態(tài)反相器，它的一個(gè)輸入端連接到存儲(chǔ)節(jié)點(diǎn)。一個(gè)阻抗將存儲(chǔ)節(jié)點(diǎn)與電源相連接。輸入與靜態(tài)反相器的輸出相連接的第一晶體管將存儲(chǔ)節(jié)點(diǎn)與一條寫(xiě)入線連接起來(lái)。響應(yīng)字線訪問(wèn)信號(hào)的第二晶體管將存儲(chǔ)節(jié)點(diǎn)與一條單獨(dú)的數(shù)據(jù)位線連接起來(lái)。存儲(chǔ)單元進(jìn)一步包括一個(gè)單端四晶體管CMOS SRAM單元。
進(jìn)一步根據(jù)本發(fā)明，一個(gè)存儲(chǔ)器陣列包括多個(gè)存儲(chǔ)單元，這些存儲(chǔ)單元按行和列排列構(gòu)成一個(gè)矩陣，根據(jù)本發(fā)明每一個(gè)存儲(chǔ)器單元包括一個(gè)單端四晶體管CMOS SRAM單元。
通過(guò)下面關(guān)于實(shí)現(xiàn)本發(fā)明的最佳方式的詳細(xì)描述，可以更好地理解關(guān)于本發(fā)明的前面的描述，本發(fā)明的其他內(nèi)容以及本發(fā)明的優(yōu)點(diǎn)。在下面的描述中，將參考對(duì)應(yīng)的附圖，在這些附圖中相同的參考數(shù)字用來(lái)表示不同的圖中相同的部分，其中圖1示出了一個(gè)常用的六晶體管全CMOS SRAM單元；圖2示出了一個(gè)單端五晶體管CMOS SRAM單元；圖3示出了一個(gè)四晶體管電阻負(fù)載的CMOS SRAM單元；圖4示出了一個(gè)三晶體管電阻負(fù)載的CMOS SRAM單元；圖5示出了一個(gè)根據(jù)本發(fā)明的單端四晶體管CMOS SRAM單元；圖6示出了根據(jù)本發(fā)明的單端四晶體管CMOS SRAM單元在寫(xiě)‘1’操作中的電壓-時(shí)間特性；圖7示出了根據(jù)本發(fā)明的單端四晶體管CMOS SRAM單元在寫(xiě)‘0’操作中的電壓-時(shí)間特性；圖8示出了根據(jù)本發(fā)明的單端四晶體管CMOS SRAM單元在寫(xiě)‘1’，讀‘1’，寫(xiě)‘0’，讀‘0’操作序列中的電壓-時(shí)間特性；以及圖9示出了一個(gè)包括多個(gè)存儲(chǔ)單元的存儲(chǔ)器陣列，其中存儲(chǔ)單元按行和列排列構(gòu)成一個(gè)矩陣，根據(jù)本發(fā)明每一個(gè)存儲(chǔ)單元包括一個(gè)單端四晶體管CMOS SRAM單元。
現(xiàn)在參看圖5，圖中根據(jù)本發(fā)明的單端四晶體管SRAM CMOS單元50與前面參考圖2示出和討論的更常規(guī)的五晶體管單端CMOS SRAM單元20相比少一個(gè)晶體管。根據(jù)本發(fā)明在單端四晶體管SRAM CMOS單元50中，兩個(gè)P型負(fù)載管之一已經(jīng)用一個(gè)多晶硅負(fù)載電阻R0來(lái)代替從而進(jìn)一步縮小了單元的面積。而且，通過(guò)在SRAM單元存儲(chǔ)四陣列中的每一個(gè)單元50加入一個(gè)‘WRITE BUMP’端口52可以實(shí)現(xiàn)對(duì)單元50的可靠的寫(xiě)訪問(wèn)。
‘WRITEBUMP’信號(hào)是一個(gè)單脈沖信號(hào)，它是由‘WRITEENABLE’信號(hào)和譯碼的‘WORDLINE’信號(hào)的邏輯與的上升沿產(chǎn)生的。即，對(duì)每一行共享一條公共字線54的單元，可以由它的字線和允許寫(xiě)入信號(hào)分別產(chǎn)生一個(gè)對(duì)應(yīng)的‘WRITEBUMP’脈沖，當(dāng)一行與特定字線對(duì)應(yīng)的單元被指定作寫(xiě)操作時(shí)，單元內(nèi)部節(jié)點(diǎn)‘A’和‘B’均被有效地初始化它們的電位在閾值電壓(Vt)的范圍內(nèi)。圖6示出了在一個(gè)寫(xiě)‘1’操作過(guò)程中一個(gè)內(nèi)部節(jié)點(diǎn)的穩(wěn)定過(guò)程。設(shè)在此之前單元50中存儲(chǔ)了一個(gè)‘0’，則‘WRITEBUMP’脈沖的到來(lái)將把處于源跟隨方式的晶體管T2上拉單元節(jié)點(diǎn)‘B’的電位。在單元節(jié)點(diǎn)‘B’開(kāi)始上拉時(shí)，單元節(jié)點(diǎn)‘A’電位將隨著晶體管T1的觸發(fā)而開(kāi)始下拉。單元節(jié)點(diǎn)‘B’繼續(xù)上拉到約二分之一電源電壓的電位，單元節(jié)點(diǎn)‘A’則同時(shí)繼續(xù)下拉，兩個(gè)內(nèi)部節(jié)點(diǎn)A、B的電位將箝位在一個(gè)它們的閾值電壓(VT)的范圍內(nèi)。
在一個(gè)寫(xiě)周期，隨著一條‘WORDLINE’字線54被選中。位于單元50和位線56之間的N型晶體管T3將以源跟隨器的方式操作從而將位線56上的電荷傳輸?shù)絾卧?0中。單元節(jié)點(diǎn)‘B’上拉到低于電源電壓VDD一個(gè)閾值電壓的電位，而單元節(jié)點(diǎn)‘A’則繼續(xù)向地電位GND下拉。在寫(xiě)周期的進(jìn)一步操作是，字線54取消選擇且位線傳輸晶體管T3將把單元50與位線56分隔開(kāi)來(lái)。在單元50維持隔離狀態(tài)時(shí)，盡管存在著到地或襯底的電流泄漏，負(fù)載電阻R0必須提供電流來(lái)將高電位節(jié)點(diǎn)保持在接近電源電壓的水平。這里的泄漏電流包括關(guān)斷的位線傳輸晶體管(圖5中的晶體管T3)中的亞閾值泄漏電流，關(guān)斷的存儲(chǔ)晶體管(圖5中的晶體管T2)中的亞閾值泄漏電流以及由公共的漏極擴(kuò)散區(qū)形成的PN結(jié)中到襯底的泄漏電流。
圖7示出了在一個(gè)寫(xiě)‘0’操作中內(nèi)部節(jié)點(diǎn)的穩(wěn)定過(guò)程。設(shè)在此之前在單元50中存儲(chǔ)的是一個(gè)‘1’，因?yàn)榇鎯?chǔ)晶體管T2(圖5)是關(guān)斷的，‘WRITEBUMP’脈沖對(duì)單元內(nèi)部節(jié)點(diǎn)‘B’沒(méi)有影響。在寫(xiě)‘0’操作中，一個(gè)有效的‘WORDLINE’字線選擇信號(hào)將單元節(jié)點(diǎn)‘B’通過(guò)傳輸晶體管T3(圖5)連接到地電位的位線56，從而置節(jié)點(diǎn)‘B’置為地電位。在寫(xiě)‘0’操作中，單元內(nèi)部節(jié)點(diǎn)‘A’和‘B’之間是干線到干線的切換(即它們分別是VDD和GND電位)。
隨著字線54解除選擇，現(xiàn)在被隔離開(kāi)的單元50以一種與六晶體管CMOS SRAM單元完全相同的方式來(lái)維持穩(wěn)態(tài)。交叉在耦合的PMOS晶體管‘T0’和NMOS晶體管‘T3’(圖5)在單元50中維持一個(gè)二進(jìn)制‘0’。負(fù)載/上拉電阻R0的阻值應(yīng)足夠高(即在10到100千兆歐姆的量級(jí))以便于在單元50存儲(chǔ)‘0’值時(shí)等待狀態(tài)下的功耗最小。
從單元50中讀出‘1’或‘0’是通過(guò)將一個(gè)電壓參考節(jié)點(diǎn)組合到位開(kāi)關(guān)電路(未示出)中來(lái)實(shí)現(xiàn)的，該位開(kāi)關(guān)電路使得在每個(gè)單元50中只使用單獨(dú)一條位線的情況下讀出放大器(未示出)可以從‘0’中區(qū)分出‘1’。位開(kāi)關(guān)電路和讀出放大器在當(dāng)前的技術(shù)中是熟知的，因此這里將不作進(jìn)一步的描述?，F(xiàn)在參看圖8，圖中示出了根據(jù)本發(fā)明的四晶體管CMOS SRAM單元50的‘寫(xiě)1’，‘讀1’，‘寫(xiě)0’和‘讀0’操作。在每一個(gè)讀/寫(xiě)操作中在一個(gè)電壓參考節(jié)點(diǎn)上將產(chǎn)生一個(gè)電壓參考值，在圖8中標(biāo)識(shí)為‘SENSE AMP COMP’。讀出放大器判斷‘BITLINE TRUE’節(jié)點(diǎn)和參考節(jié)點(diǎn)‘SENSE AMP COMP’之間差異，且在一個(gè)讀操作中當(dāng)一個(gè)單獨(dú)的‘Set’信號(hào)施加到讀出放大器時(shí)它將放大一個(gè)差異偏移量。差異偏移量高于或低于參考電位的方向確定了單元50中存儲(chǔ)的是‘1’或是‘0’。
本發(fā)明的主要優(yōu)點(diǎn)是它具有較小的尺寸。當(dāng)整個(gè)處理器和存儲(chǔ)器都在爭(zhēng)奪同一塊芯片上的面積時(shí)，減少一條位線和一個(gè)傳輸晶體管可以在半導(dǎo)體工業(yè)/技術(shù)上節(jié)省大量的存儲(chǔ)器陣列面積。本發(fā)明有利地克服了原有的單端五晶體管單元所面臨的問(wèn)題?！甒RITEBUMP’端口52簡(jiǎn)化了寫(xiě)‘1’操作并使‘寫(xiě)’操作比以前完成的情況更加可靠。利用多晶硅負(fù)載/上拉電阻(圖5中的四晶體管CMOS SRAM單元)代替單端五晶體管CMOS SRAM單元(圖2)中的兩個(gè)PMOS負(fù)載晶體管中的一個(gè)，這進(jìn)一步縮小單元的尺寸，在不引起任何顯著的性能負(fù)面影響且與更常用的雙電阻電阻負(fù)載型單元(圖3)相比功耗更低的情況下，將芯片密度的改進(jìn)提高到一個(gè)更高的水平。
前面示出了一個(gè)具有單獨(dú)一條位線的四晶體管SRAM單元，該單元減少了實(shí)現(xiàn)一個(gè)用于存儲(chǔ)二進(jìn)制數(shù)據(jù)的靜態(tài)存儲(chǔ)鎖存器所要求的晶體管數(shù)目。這種四晶體管SRAM單元還進(jìn)一步將用于向靜態(tài)存儲(chǔ)鎖存器/單元寫(xiě)入數(shù)據(jù)或從靜態(tài)存儲(chǔ)鎖存器/單元讀出數(shù)據(jù)的位線的數(shù)目從2條減少為1條。這樣得到的存儲(chǔ)單元不但改進(jìn)了芯片面積的節(jié)省而且可以進(jìn)一步提供更經(jīng)濟(jì)的存儲(chǔ)器。
雖然已參照特定的實(shí)施方式詳細(xì)地說(shuō)明和描述了本發(fā)明，熟練的技術(shù)人員將認(rèn)識(shí)到可以在形式和細(xì)節(jié)上作多種變化，基于本發(fā)明在這里專門(mén)描述的實(shí)施方式之外還存在其他的實(shí)施方式或者在本發(fā)明的精神實(shí)質(zhì)之內(nèi)進(jìn)行實(shí)踐。
類似地，很明顯可以對(duì)這里公開(kāi)的實(shí)施方式作其他的變化，組合和修改。這里公開(kāi)的實(shí)施方式和有關(guān)細(xì)節(jié)的目的是指導(dǎo)發(fā)明的實(shí)踐，它們是注釋性的而不是限制性的。因此，只有通過(guò)下面的權(quán)利要求書(shū)才可以界定在本發(fā)明的精神和范圍之內(nèi)的沒(méi)有公開(kāi)但顯而易見(jiàn)的實(shí)施方式，變化，組合和修改。
權(quán)利要求
1.一個(gè)存儲(chǔ)器單元，包括一個(gè)輸入端連接到存儲(chǔ)節(jié)點(diǎn)的靜態(tài)反相器；一個(gè)將存儲(chǔ)節(jié)點(diǎn)連接到電源的阻抗；輸入連接到所述靜態(tài)反相器的輸出的第一晶體管，所述第一晶體管進(jìn)一步將存儲(chǔ)節(jié)點(diǎn)連接到一條寫(xiě)入線；以及響應(yīng)一個(gè)字線訪問(wèn)信號(hào)將存儲(chǔ)節(jié)點(diǎn)連接到一條單獨(dú)的數(shù)據(jù)位線的第二晶體管。
2.權(quán)利要求1中的存儲(chǔ)器單元，其特征在于所述靜態(tài)反相器包括一個(gè)在電源和地之間與第四晶體管串行連接的第三晶體管，其中第三和第四晶體管各自的基極連接起來(lái)并形成所述靜態(tài)反相器的輸入，所述靜態(tài)反相器進(jìn)一步在串行連接的第三和第四晶體管的中間形成一個(gè)互補(bǔ)的存儲(chǔ)節(jié)點(diǎn)。
3.權(quán)利要求1中的存儲(chǔ)器單元，其特征在于寫(xiě)入線接收由‘WRITE ENABLE’信號(hào)和譯碼的‘WORDLINE’信號(hào)邏輯與的上升沿產(chǎn)生的一個(gè)單脈沖信號(hào)。
4.權(quán)利要求1中的存儲(chǔ)器單元，其特征在于所述靜態(tài)反相器包括一個(gè)在電源和地之間與第四晶體管串行連接的第三晶體管，其中第三和第四晶體管各自的基極連接起來(lái)并形成所述靜態(tài)反相器的輸入，這樣所述靜態(tài)反相器進(jìn)一步在串行連接的第三和第四晶體管的中間形成一個(gè)互補(bǔ)的存儲(chǔ)節(jié)點(diǎn)；并且寫(xiě)入線接收由‘WRITE ENABLE’信號(hào)和譯碼的‘WORDLINE’信號(hào)邏輯與的上升沿產(chǎn)生的一個(gè)單脈沖信號(hào)。
5.權(quán)利要求1中的存儲(chǔ)器單元的特征在于所述存儲(chǔ)器單元進(jìn)一步包括一個(gè)具有單獨(dú)一條位線的單端四晶體管靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器單元。
6.一個(gè)存儲(chǔ)器陣列，其包括多個(gè)以行和列排列構(gòu)成矩陣的存儲(chǔ)器單元，每一個(gè)存儲(chǔ)器單元包括一個(gè)輸入連接到存儲(chǔ)節(jié)點(diǎn)的靜態(tài)反相器；一個(gè)連接存儲(chǔ)節(jié)點(diǎn)到電源的阻抗；輸入連接到所述靜態(tài)反相器輸出的第一晶體管，所述第一晶體管進(jìn)一步將存儲(chǔ)節(jié)點(diǎn)與寫(xiě)入線相連接；及響應(yīng)字線訪問(wèn)信號(hào)將存儲(chǔ)節(jié)點(diǎn)與一條單獨(dú)的數(shù)據(jù)位線相連的第二晶體管。
7.權(quán)利要求6中的存儲(chǔ)器陣列，其特征在于所述靜態(tài)反相器包括一個(gè)在電源和地之間與第四晶體管串行連接的第三晶體管，其中第三和第四晶體管各自的基極連接起來(lái)并形成所述靜態(tài)反相器的輸入，所述靜態(tài)反相器進(jìn)一步在串行連接的第三和第四晶體管的中間形成一個(gè)互補(bǔ)的存儲(chǔ)節(jié)點(diǎn)。
8.權(quán)利要求6中的存儲(chǔ)器陣列，其特征在于寫(xiě)入線接收由‘WRITE ENABLE’信號(hào)和譯碼的‘WORDLINE’信號(hào)邏輯與的上升沿產(chǎn)生的一個(gè)單脈沖信號(hào)。
9.權(quán)利要求6中的存儲(chǔ)器陣列，其特征在于所述靜態(tài)反相器包括一個(gè)在電源和地之間與第四晶體管串行連接的第三晶體管，其中第三和第四晶體管各自的基極連接起來(lái)并形成所述靜態(tài)反相器的輸入，這樣所述靜態(tài)反相器進(jìn)一步在串行連接的第三和第四晶體管的中間形成一個(gè)互補(bǔ)的存儲(chǔ)節(jié)點(diǎn)；并且寫(xiě)入線接收由‘WRITE ENABLE’信號(hào)和一個(gè)譯碼的‘WORDLINE’信號(hào)邏輯與的上升沿產(chǎn)生的一個(gè)單脈沖。
10.權(quán)利要求6中的存儲(chǔ)器陣列，其特征在于所述存儲(chǔ)器單元進(jìn)一步包括一個(gè)具有單獨(dú)一條位線的單端四晶體管靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器單元。
11.一個(gè)單端四器件靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器單元存儲(chǔ)器，包括一個(gè)輸入連接到存儲(chǔ)節(jié)點(diǎn)的靜態(tài)反相器，其中所述靜態(tài)反相器包括一個(gè)在電源和地之間與第二晶體管串行連接的第一晶體管，第一和第二晶體管各自的基極連接起來(lái)并形成所述靜態(tài)反相器的輸入，所述靜態(tài)反相器進(jìn)一步在串行連接的第一和第二晶體管的中間形成一個(gè)互補(bǔ)的存儲(chǔ)節(jié)點(diǎn)；一個(gè)將存儲(chǔ)節(jié)點(diǎn)與電源相連接的阻抗；輸入連接到所述靜態(tài)反相器輸出的第三晶體管，所述第三晶體管進(jìn)一步將存儲(chǔ)節(jié)點(diǎn)連接到一條寫(xiě)入線，寫(xiě)入線接收由‘WRITEENABLE’信號(hào)和譯碼的‘WORDLINE’信號(hào)邏輯與的上升沿產(chǎn)生的一個(gè)單脈沖信號(hào)；以及響應(yīng)字線訪問(wèn)信號(hào)將存儲(chǔ)節(jié)點(diǎn)連接到一條數(shù)據(jù)位線的第四晶體管。
全文摘要
一個(gè)存儲(chǔ)器單元包括一個(gè)輸入連接到存儲(chǔ)節(jié)點(diǎn)的靜態(tài)反相器。一個(gè)阻抗將存儲(chǔ)節(jié)點(diǎn)連接到電源上。輸入連接到靜態(tài)反相器輸出的第一晶體管將存儲(chǔ)節(jié)點(diǎn)連接到一條寫(xiě)入線。最后,響應(yīng)字線訪問(wèn)信號(hào)的第二晶體管將存儲(chǔ)節(jié)點(diǎn)連到一條單獨(dú)的數(shù)據(jù)位線。存儲(chǔ)器單元進(jìn)一步包括一個(gè)單端四晶體管CMOS SRAM單元。此外,還公開(kāi)了一個(gè)存儲(chǔ)器陣列,該陣列包括大量按行和列方式排列構(gòu)成矩陣的存儲(chǔ)器單元,每一個(gè)包括一個(gè)單端四晶體管CMOS SRAM單元。
文檔編號(hào)G11C11/41GK1187011SQ9712295
公開(kāi)日1998年7月8日 申請(qǐng)日期1997年11月26日 優(yōu)先權(quán)日1996年12月27日
發(fā)明者卡文·阿蘇·巴特森, 小羅伯特·安托尼·羅斯 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司