專利名稱：靜態(tài)型隨機(jī)存取存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器件。特別涉及在與時(shí)鐘信號(hào)同步地進(jìn)行存取操作的，在確定寫入地址后的下一個(gè)寫入周期寫入數(shù)據(jù)的延時(shí)寫入方式中的地址譯碼系統(tǒng)外圍電路。


圖12是以往的同步型SRAM(Static R andom Access Memory)電路構(gòu)成圖。在譯碼器100內(nèi)有寄存器(地址寄存器)101，接受外部時(shí)鐘信號(hào)，由在內(nèi)部產(chǎn)生的時(shí)鐘信號(hào)CK，存儲(chǔ)從外部給與的地址信號(hào)。即使對(duì)于芯片選擇信號(hào)/S、寫信號(hào)/W也同樣地設(shè)置寄存器102、103，以與時(shí)鐘信號(hào)CK同步地輸出控制。對(duì)于作為I/O(數(shù)據(jù)的輸入輸出)的DQ，設(shè)置了數(shù)據(jù)輸入用的寄存器104和數(shù)據(jù)輸出用的寄存器105，與時(shí)鐘信號(hào)CK同步地傳遞各自的信號(hào)。輸出緩沖器109由信號(hào)/G傳送控制，防止數(shù)據(jù)的沖突。
從輸入信號(hào)/S、/W的控制電路106，產(chǎn)生與寫和讀的各方式相應(yīng)地控制位線的負(fù)載電路的信號(hào)SWE、控制讀出放大器的信號(hào)SAE、控制寫晶體管的信號(hào)WP。地址寄存器101的構(gòu)成不只為了存儲(chǔ)1個(gè)地址信號(hào)，而且總隨著與此寄存器內(nèi)對(duì)應(yīng)的地址選擇單元。
圖13是展示以往的SRAM的讀和寫的周期的一例的時(shí)序圖。進(jìn)而將讀出動(dòng)作稱為讀、將寫入動(dòng)作稱為寫。對(duì)應(yīng)于由周期1讀出(R)的地址(Add)A1的讀出數(shù)據(jù)在周期2內(nèi)被讀出，作為與此對(duì)應(yīng)的I/O數(shù)據(jù)的DQ的輸出數(shù)據(jù)Q1例如在周期3的上升沿得到。在周期5中進(jìn)行寫。對(duì)應(yīng)地址A3寫入數(shù)據(jù)D3。在周期5中寫入結(jié)束。
在多位構(gòu)成的情況下，由于輸入輸出緩沖器多，采取共用輸入輸出緩沖器的I/O共用方式。在這種方式中，為了不使輸出數(shù)據(jù)Q2和輸入數(shù)據(jù)D3發(fā)生沖突，存在不指定地址的周期，即DEAD周期4。再者，由于DEAD周期3是周期2的讀(R)中的地址A2對(duì)應(yīng)的數(shù)據(jù)讀出周期，因此自然成為不指定地址的周期。同樣地，如果進(jìn)行讀和寫，則為了將數(shù)據(jù)D8寫入地址A8，需要周期12。
在以往的I/O共用方式中，需要每次從讀動(dòng)作變至寫動(dòng)作時(shí)為防止數(shù)據(jù)沖突的DEAD周期。由于此一周期份的浪費(fèi)的DEAD周期，從而使存儲(chǔ)器總體的處理時(shí)間增長。
這樣，以往由于DEAD周期，在每次從讀變到寫動(dòng)作時(shí)浪費(fèi)1周期的無用時(shí)間，因而有妨礙存儲(chǔ)器動(dòng)作高速化的問題。
本發(fā)明就是考慮上述那樣的問題而提出的，其目的是提供一種實(shí)現(xiàn)在寫入及讀出動(dòng)作時(shí)間上沒有浪費(fèi)的高速動(dòng)作的同步型靜態(tài)型隨機(jī)存取存儲(chǔ)器。
本發(fā)明的特征在于，在具有與時(shí)鐘信號(hào)同步地進(jìn)行存取動(dòng)作的，在確定寫入地址后的下一寫入周期寫入數(shù)據(jù)的延時(shí)寫入方式的靜態(tài)型隨機(jī)存取存儲(chǔ)器(SRAM)中，具有以下構(gòu)成將與時(shí)種脈沖信號(hào)同步取入的地址信號(hào)保持輸出的第1地址保持電路；在被保持于上述第1地址保持電路中的地址信號(hào)中，將與上述時(shí)鐘脈沖信號(hào)同步取入的寫入地址信號(hào)保持輸出的第2地址保持電路；選擇保存于上述第1地址保持電路中的地址信號(hào)和保持于上述第2地址保持電路中的地址信號(hào)的某一方的第1切換方法；在讀出周期和寫入周期的切換中，設(shè)置從寫入周期變成讀出周期時(shí)對(duì)讀出地址進(jìn)行高速譯碼那樣地與上述第1切換電路的控制協(xié)同成立的第1路徑，以及從讀出周期變成寫入周期時(shí)，在寫入地址譯碼中經(jīng)過延遲時(shí)間那樣地與上述第1切換電路的控制協(xié)同成立的第2路徑，控制此第1路徑及第2路徑的成立的第2切換方法。
在本發(fā)明中，由第1、第2切換方法利用延時(shí)寫入方式縮短了寫入需要的總時(shí)間，使寫入容限增大。而且，也可成為讀周期最小的電路構(gòu)成。
圖1是展示本發(fā)明的實(shí)施形態(tài)的延時(shí)寫入方式的同步型SRAM的主要部分構(gòu)成的電路圖。
圖2是表示在圖1的一部分電路中本發(fā)明的主要部分的電路圖。
圖3是在圖2的一部分電路中使用的第1信號(hào)發(fā)生電路。
圖4是圖2的一部分電路中使用的第2信號(hào)發(fā)生電路。
圖5是展示圖2的一部分電路的具體實(shí)例的電路圖。
圖6是展示圖5中的EXNOR門電路的第1具體實(shí)例的電路圖。
圖7是展示圖5中的EXNOR門電路的第2具體實(shí)例的電路圖。
圖8是展示圖2中的譯碼器內(nèi)的地址寄存器的具體實(shí)例的電路圖。
圖9是延時(shí)寫入方式的同步型SRAM的時(shí)序圖。
圖10是展示在適用本發(fā)明的延時(shí)寫入方式的SRAM與以往方式的SRAM中，為存取地址從字線激活到向位線的數(shù)據(jù)傳送的波形圖。
圖11是有問題的延時(shí)寫入方式的時(shí)序圖。
圖12是以往的同步型SRAM的主要部分的電路圖。
圖13是展示以往的SRAM的讀和寫周期的一例的時(shí)序圖。
在說明本發(fā)明前，首先說明成為本發(fā)明的前提的叫作延時(shí)寫入的寫入方式。所謂延時(shí)寫入是在輸入數(shù)據(jù)的前一個(gè)周期中確定寫入地址的方式。
圖9是延時(shí)寫入方式的時(shí)序圖，與上述圖13的時(shí)序圖對(duì)應(yīng)。在圖9中，I/O數(shù)據(jù)DQ的Q2的讀出和D3的寫入與圖13的安排時(shí)間相同。為了在周期4中輸入與寫入數(shù)據(jù)D3對(duì)應(yīng)的寫入地址A3，可以將DEAD周期去掉1周期而不發(fā)生數(shù)據(jù)沖突。再者，圖中的Astr、Dstr在以后敘述。這樣一來，與以往方式的圖13相比，延時(shí)寫入方式在周期11結(jié)束，可以比以往方式早1周期結(jié)束。
延時(shí)寫入的寫入周期就是如圖9那樣提出的，但在實(shí)現(xiàn)它的情況下，有幾個(gè)問題。為了搞清此問題，在此考察有關(guān)以往的同步型SRAM的寫入的問題。
圖10是展示在以往的方式中為存取地址的字線激活到向位線的數(shù)據(jù)傳送的波形圖，展示圖9的周期4、5、6。進(jìn)而，為了比較還展示了本發(fā)明的延時(shí)寫入方式的波形圖，但由于后述，因而現(xiàn)在不考慮。
以往方式在一個(gè)寫入周期中，選擇應(yīng)寫入的字線使其激活(SWL3、SWL4)，將數(shù)據(jù)(D3、D4)輸送至位線(BL)。在周期的初期，前面的周期的字線尚未激活，從周期的中途使正確的字線激活。此延遲時(shí)間用T0表示，是在時(shí)種信號(hào)CK的上升沿確定的地址信號(hào)經(jīng)譯碼器等至確定字線所需要的時(shí)間。為此，向?qū)懭霐?shù)據(jù)的位線的傳送就必須等到正確的字線確定。T1是字線的切換確定(SWL的確定)，和由此互補(bǔ)位線的電位差打開至開始向單元的寫入的為防止誤寫入的動(dòng)作容限，T2是從進(jìn)行向單元的寫入的位線的激活確定，到結(jié)束(使位線電位恢復(fù)原樣)的模擬動(dòng)作時(shí)間。因而，在地址確定的周期中，用于選擇字線的延遲時(shí)間T0可以說是使寫入周期加長的主要原因。
其要點(diǎn)是延時(shí)寫入方式用確定寫入數(shù)據(jù)的前面一個(gè)周期確定地址，將其地址保持到跨越下面的周期。下面邊參照?qǐng)D11的延時(shí)寫入方式的時(shí)序圖邊加以說明。在周期4內(nèi)確定的寫入地址A3的字線在周期4打開，并被保持至在周期5內(nèi)確定的地址A4的字線打開為止(T0)。在周期5內(nèi)，寫入到寫入地址A3上的數(shù)據(jù)D3的位線電位被確定。如上所述，在進(jìn)入周期5時(shí)，因?yàn)閷懭氲刂稟3的字線已經(jīng)打開，所以可以馬上在位線上傳送數(shù)據(jù)D3的對(duì)應(yīng)信號(hào)。即，有關(guān)向位線的數(shù)據(jù)傳送，可以不考慮延遲時(shí)間T0。T3是確定互補(bǔ)的位線的電位差前的延遲時(shí)間，T2是從位線的激活確定到結(jié)束(恢復(fù))的模擬性動(dòng)作時(shí)間。不考慮延遲時(shí)間T0的分額記錄周期變短。
但是，如果采用上述延時(shí)寫入方式的構(gòu)成，則在地址A3上寫入的時(shí)間被限制在T0-T3。例如，當(dāng)?shù)刂纷g碼的動(dòng)作快的情況下，也就是T0小的情況下，在未將D3寫入單元的時(shí)候，下一個(gè)字線激活(WL的4)，存在誤寫入的問題。另外，若為防止此錯(cuò)誤而使字線上升的延遲加大，則在讀出動(dòng)作的方面使周期增大。
此問題原因在于在讀動(dòng)作和寫動(dòng)作中，字線上升的譯碼延遲相同。著眼于此點(diǎn)，在本發(fā)明中，利用延時(shí)寫入方式，以縮小寫入所需要的總時(shí)間來增大寫入容限的同時(shí)，改善寫入恢復(fù)，并防止誤寫入，進(jìn)而提供讀周期為最小的電路構(gòu)成。
圖1是展示本發(fā)明的實(shí)施形態(tài)的延時(shí)寫入方式的同步型SRAM(Static Random Access Memory)的主要部分的電路圖。與上述圖12的譯碼器內(nèi)的地址寄存器101的區(qū)別在于，具有保持寫入地址的地址寄存器110。選擇被保持在寄存器101中的地址和被保持在寄存器110中的地址的哪一個(gè)，由總線門電路3控制。
在讀動(dòng)作時(shí)和在連續(xù)寫入的2個(gè)以內(nèi)的寫入周期(記錄周期中最初的記錄除外)中，隨著在總線門電路3的信號(hào)/SCON側(cè)的激活，在寄存器101的地址指定中選擇存儲(chǔ)器單元陣列108中的1個(gè)單元。在寫入單元中的最初的記錄隨著總線門電路3的信號(hào)SCON側(cè)的激活，在寄存器110的地址指定中選擇存儲(chǔ)單元陣列108中的1個(gè)單元。
在延時(shí)寫入方式中，寫入周期的最后的寫入不在其周期中進(jìn)行，其寫入地址預(yù)先保持在寄存器110中，寫入數(shù)據(jù)預(yù)先保持在寄存器104中，假如下一個(gè)寫入周期到來，則在最初的周期中實(shí)行。
讀地址的譯碼總線和在連續(xù)寫入的2個(gè)以內(nèi)的寫入周期中的寫入地址的譯碼總線的切換，由總線門電路10控制，由總線門電路10的/WRITE信號(hào)側(cè)產(chǎn)生的導(dǎo)通總線是在讀動(dòng)作中的總線。此寫入總線要經(jīng)過延時(shí)電路(4-1、4-2)，寫入的譯碼只延遲此延遲電路的延遲量。
寄存器110由取得內(nèi)部寫入信號(hào)*W和內(nèi)部時(shí)鐘脈沖信號(hào)CK的邏輯積的信號(hào)CK*W控制。內(nèi)部寫入信號(hào)*W是來自上部的芯片選擇信號(hào)/S和記錄信號(hào)/W的邏輯積的信號(hào)，從控制電路7產(chǎn)生。
比較器5在寄存器101和110的地址指定一致時(shí)，隨著由總線門電路6的信號(hào)FCMP側(cè)的激活，將保持寄存器104中的數(shù)據(jù)傳送至總線門電路6。此動(dòng)作使保持在寄存器104中的寫入周期的最后的寫入部分的數(shù)據(jù)，在下一讀周期中適合的情況下成為有效。即，未等到寫就從寄存器104中讀應(yīng)被寫入的數(shù)據(jù)。來自寄存器104的數(shù)據(jù)在時(shí)鐘脈沖信號(hào)CK的周期內(nèi)用寄存器105保持輸出，并從由信號(hào)/G傳送控制的輸出緩沖器109作為輸出數(shù)據(jù)送至作為I/O的DQ。
通常的讀動(dòng)作隨著總線門電路6的信號(hào)/FCMP一側(cè)的激活，選擇在寄存器101中被地址指定的存儲(chǔ)器單元陣列108中的1個(gè)單元，在時(shí)鐘脈沖信號(hào)CK的時(shí)刻，在寄存器105中保持輸出來自讀出放大器107的讀數(shù)據(jù)，并從由信號(hào)/G傳送控制的輸出緩沖器109，作為輸出數(shù)據(jù)向作為I/O的DQ送出。
寄存器8、與門9是為延時(shí)寫入的寄存器104的控制信號(hào)發(fā)生器。即，當(dāng)輸入芯片選擇信號(hào)/S、寫入信號(hào)/W的兩方信號(hào)激活時(shí)，來自控制電路7的信號(hào)*W成為“高”電平，在時(shí)鐘信號(hào)CK的下降沿，其“高”電平被保持輸出，在與門9中，在時(shí)鐘信號(hào)CK的上升沿輸出“高”電平，使寄存器104中的寫入數(shù)據(jù)保持輸出。
從輸入信號(hào)/S、/W的控制電路7，產(chǎn)生其余的作為內(nèi)部寫入信號(hào)*W的反轉(zhuǎn)信號(hào)的內(nèi)部讀信號(hào)*R、對(duì)應(yīng)各寫和讀的方式的控制位線的負(fù)載電路的信號(hào)SWE、分別控制讀出放大器和寫入晶體管107的信號(hào)SAE和信號(hào)WP。
圖2是展示圖1的延時(shí)寫入的譯碼調(diào)整電路120(框起的部分的電路)的例子的電路圖?？偩€門電路10和3是同樣的電路構(gòu)成，是P溝MOS晶體管和N溝MOS晶體管的源漏并聯(lián)連接的傳輸控制門。對(duì)作為控制信號(hào)的WRITE及SCON的生成電路分別在以后敘述。延遲電路4-1調(diào)節(jié)向寄存器110的鎖存時(shí)間。延遲電路4-2是為了地址信號(hào)經(jīng)譯碼器等至確定字線所需要的時(shí)間和選擇維持此確定的字線的時(shí)間的差而設(shè)置。可以考慮這些延遲電路4-1、4-2控制閾值的倒相器的串聯(lián)連接等的各種構(gòu)成。與延遲電路4-1、4-2繼續(xù)連接的倒相器的2個(gè)串聯(lián)電路43具有作為驅(qū)動(dòng)緩沖器的功能。如上所述，寫入的譯碼總線與讀的譯碼總線相比，只經(jīng)延遲電路4-1、4-2延遲字線的切換。
上述寄存器110取入經(jīng)延遲電路4-1的地址信號(hào)(節(jié)點(diǎn)51的信號(hào))。在圖2中，寄存器110用2個(gè)鎖存電路L1、L2串聯(lián)連接構(gòu)成。鎖存電路L1如下。時(shí)鐘脈沖倒相器IV1從P溝MOS晶體管11、N溝MOS晶體管12的公共柵輸入節(jié)點(diǎn)51的信號(hào)。在P通道MOS晶體管13、N溝MOS晶體管14的各柵極輸入上分別輸入前面敘述的信號(hào)CK*W以及/CK*W(信號(hào)CK*W的反轉(zhuǎn)信號(hào))，控制此倒相器IV1的輸出。時(shí)鐘脈沖倒相器IV1被激活時(shí)的輸出，在通過倒相器25反轉(zhuǎn)后，將節(jié)點(diǎn)51的信號(hào)和同相輸出作為時(shí)鐘脈沖倒相器IV2的輸出傳送至節(jié)點(diǎn)52，同時(shí)，輸入到P溝MOS晶體管21、N溝MOS晶體管22的共同柵極。在P溝MOS晶體管23、N溝MOS晶體管24的各柵極上分別輸入信號(hào)/CK*W及CK*W，控制此倒相器IV2。
鎖存電路L2除了信號(hào)控制和鎖存電路L1相反外其它與鎖存電路L1是同樣的構(gòu)成。時(shí)鐘脈沖倒相器IV3從P溝MOS晶體管11、N溝MOS晶體管12的共同柵極輸入節(jié)點(diǎn)52的信號(hào)。在P溝MOS晶體管13、N溝MOS晶體管14的各柵極上分別輸入上述的信號(hào)/CK*W以及CK*W，控制此倒相器IV3的輸出。時(shí)鐘脈沖倒相器IV3的有效時(shí)的輸出，在通過倒相器25反轉(zhuǎn)，將節(jié)點(diǎn)52的信號(hào)和同相輸出作為時(shí)鐘脈沖倒相器IV4的輸出傳送至節(jié)點(diǎn)53的同時(shí)，向P溝MOS晶體管21、N溝MOS晶體管22的共同柵極輸入。在P溝MOS晶體管23、N溝MOS晶體管24的各柵極上分別輸入信號(hào)CK*W及/CK*W，以控制此倒相器IV2的輸出。
如果采用上述寄存器110的構(gòu)成，則如果信號(hào)CK*W下降，則在鎖存電路L1中，倒相器IV1變?yōu)榧せ?，通過倒相器25將節(jié)點(diǎn)51的信號(hào)傳送至鎖存電路L2的輸入節(jié)點(diǎn)52。此時(shí)，在鎖存電路L2中，倒相器IV3的非激活，由倒相器IV4激活通過倒相器25輸出前面的周期節(jié)點(diǎn)52的信號(hào)，傳送維持在節(jié)點(diǎn)53上。如果信號(hào)CK*W上升，則在鎖存電路L1中，由于倒相器IV1變成非激活，因而阻斷了目前節(jié)點(diǎn)51的信號(hào)，另一方面，由于IV2成為激活，因而保持輸出已被傳送至52上的以前的節(jié)點(diǎn)51的信號(hào)。而且，由于在鎖存電路L2中的倒相器IV3的激活，因而通過倒相器25將上述被保持的節(jié)點(diǎn)52的信號(hào)傳送至節(jié)點(diǎn)53。
圖3是展示在圖2的總線門電路10中生成信號(hào)WRITE的信號(hào)發(fā)生電路的電路圖。例如是取代圖2所示的鎖存電路L2的時(shí)鐘脈沖倒相器IV3，構(gòu)成由多輸入取得邏輯的時(shí)鐘脈沖NAND門電路的電路圖。此電路的激活控制是時(shí)鐘信號(hào)/CK、CK。與鎖存選擇信號(hào)/S、寫入信號(hào)/W的各反轉(zhuǎn)信號(hào)S、W對(duì)應(yīng)的NAND門電路輸出，通過倒相器25成為與邏輯輸出，將其作為信號(hào)WRITE。
在圖3中，如果時(shí)鐘信號(hào)CK上升，則NAND柵極變?yōu)榧せ?，與現(xiàn)在的信號(hào)S、W對(duì)應(yīng)的與門輸出作為信號(hào)WRITE輸出。如果時(shí)鐘信號(hào)CK下降，則現(xiàn)在的信號(hào)S、W被阻斷，而將與以前的信號(hào)S、W對(duì)應(yīng)的與門輸出作為信號(hào)WRITE保持。
圖4是展示生成在圖2的總線門電路3中的信號(hào)SCON的信號(hào)發(fā)生電路的電路圖。構(gòu)成輸入鎖存電路選擇信號(hào)/S的反轉(zhuǎn)信號(hào)S的鎖存電路L5、輸入寫入信號(hào)/W的反轉(zhuǎn)信號(hào)W的鎖存電路L6。兩鎖存電路L5、L6的構(gòu)成，基本上與圖2的鎖存電路L2相同。而且與鎖存電路L5的倒相器251是并聯(lián)連接的關(guān)系，鎖存電路L6和輸出邏輯是反相的。鎖存電路L5對(duì)信號(hào)S作反轉(zhuǎn)輸出，激活控制電路60用鎖存電路L6的輸出“L”(低電平)構(gòu)成信號(hào)路徑SP1的激活，用鎖存電中L6的輸出的“H”構(gòu)成信號(hào)路徑SP2的激活。倒相器2個(gè)串聯(lián)的電路65具有作為防止浮動(dòng)用的功能，67是延遲電路，2個(gè)倒相器串聯(lián)的電路69具有驅(qū)動(dòng)用緩沖器的功能。
圖4電路動(dòng)作如下。當(dāng)從寫入變?yōu)樽x動(dòng)作(信號(hào)W為“L”)時(shí)，總線門電路62接通，總線門電路63斷開。同時(shí)，信號(hào)S從“H”變?yōu)椤癓”，信號(hào)SCON高速地變?yōu)椤癏”。另一方面，當(dāng)從讀變?yōu)閷憰r(shí)，總線門電路62關(guān)閉，總線門電路63接通。同時(shí)，信號(hào)S從“L”變?yōu)椤癏”，只延遲延遲電路67的延時(shí)時(shí)間，信號(hào)SCON變?yōu)椤癓”。這樣，信號(hào)SCON就成為在讀和寫的切換時(shí)，使讀地址時(shí)高速地譯碼，使寫地址時(shí)附加延遲譯碼的控制信號(hào)。
圖5是展示圖2中的比較器5的具體實(shí)例的電路圖。將EXNOR門的輸出連接于N溝MOS晶體管NM的柵極。與地址譯碼的輸入為N個(gè)相吻合地設(shè)置N溝MOS晶體管NM。在電源和輸出支路之間源極被連接的P溝MOS晶體管PM，具有在柵極上輸入預(yù)導(dǎo)電信號(hào)Pr作為激活化控制用的功能。
圖6是展示圖5中的EXNOR門電路的第1具體實(shí)例的電路圖。在電源和接地電位間，形成有將P溝MOS晶體管71、72，N溝MOS晶體管73、74串聯(lián)連接的第1電路；和將P溝MOS晶體管75、76，N溝MOS晶體管77、78串聯(lián)連接的第2電路。在晶體管71和75的柵極間、晶體管72和76的柵極間、晶體管73和77的極間、晶體管74和78的柵極間分別連接倒相器79、80、81、82的輸入輸出。輸入IN1連接在晶體管71和73的柵極。輸入IN2連接在倒相器83的輸入和晶體管74的柵極。倒相器83的輸出連接在晶體管72的柵極。晶體管72和73的連接點(diǎn)和晶體管76和77的連接點(diǎn)共同連接在倒相器84的輸入上。倒相器84的輸出成為EXNOR門電路的邏輯輸出。
圖7是展示圖5中的EXNOR門電路的第2具體實(shí)例的電路圖。在電源和接地電位間串聯(lián)連接P溝MOS晶體管85、N溝MOS晶體管86，并將柵極共同連接在輸入IN1上。在此晶體管85、86的共同柵極、共同漏極上串聯(lián)連接P溝MOS晶體管87、N溝MOS晶體管88。晶體管87和88的共同柵極與輸入IN2連接。此晶體管87和88的共同柵極、共同漏極間由總線門電路89耦合?？偩€門電路89的P溝側(cè)由輸入IN1控制?？偩€門電路89的N溝側(cè)由晶體管85、86的共同漏極輸出控制。晶體管87和88的共同漏極與倒相器90的輸入連接。倒相器90的輸出成為EXNOR門電路的邏輯輸出。
圖8是展示圖2(或圖1)中的譯碼器內(nèi)的地址寄存器101的具體實(shí)例的電路圖。展示譯碼器的輸入為4個(gè)的情況，作為基本構(gòu)成，由與上述圖3所示的電路相同的3個(gè)電路構(gòu)成，其寄存動(dòng)作如與時(shí)鐘信號(hào)CK或/CK同步地保持輸出那樣構(gòu)成。在用2個(gè)IN1、IN2或IN3、IN4的各輸入，構(gòu)成處理邏輯的時(shí)鐘脈沖門NAND30、31的電路中，附加分別由時(shí)鐘脈沖倒相器IV7、IV8產(chǎn)生的鎖存功能，得到“與”輸出。在將這2個(gè)“與”輸出信號(hào)ADIN1、ADIN2作為輸入構(gòu)成時(shí)鐘脈沖門NAND32的電路中，附加由時(shí)鐘脈沖倒相器IV9產(chǎn)生的鎖存功能，得到“與”輸出，它就成為譯碼信號(hào)輸出，被送至圖1的電路120中。
下面，用圖9的時(shí)序圖說明圖1的電路動(dòng)作。周期1～3是讀周期，讀出與地址A1、A2對(duì)應(yīng)的數(shù)據(jù)Q1、Q2。由于周期3不輸入地址，因此是DEAD周期?？偩€門電路3隨著由信號(hào)/SCON側(cè)產(chǎn)生的激活，總線門電路10隨著由信號(hào)/WRITE側(cè)產(chǎn)生的激活，在寄存器101的地址指定中，選擇存儲(chǔ)器單元陣列108內(nèi)的單元。
周期4、5是寫周期。在周期4中，地址A3被存儲(chǔ)于寄存器101。在周期4的前半周期中，隨著存儲(chǔ)節(jié)點(diǎn)Astr(地址)、Dstr(數(shù)據(jù))執(zhí)行前面的寫周期的最后的寫動(dòng)作。此時(shí)，總線門電路3隨著對(duì)信號(hào)SCON側(cè)的激活，對(duì)應(yīng)寄存器110側(cè)的內(nèi)容指定地址。在周期4的后半周期中，總線門電路3隨著由信號(hào)/SCON側(cè)產(chǎn)生的激活，總線門電路10隨著信號(hào)WRITE側(cè)產(chǎn)生的激活，選擇與寄存器101指定的地址A3對(duì)應(yīng)的存儲(chǔ)器單元陣列108內(nèi)的單元。在周期5的前半，選擇對(duì)應(yīng)地址A3的單元寫入數(shù)據(jù)D3。在寄存器110中存儲(chǔ)A3，在寄存器104中存儲(chǔ)D3。在周期5的后半，按照地址A4選擇單元。向周期5的A4地址進(jìn)行的數(shù)據(jù)D4的寫入，如果寫動(dòng)作在下一周期連續(xù)，則可以在周期6中進(jìn)行，但由于周期6是讀周期，因而不進(jìn)行向單元的寫入。至下一寫周期保持于寄存器110、104，在下一寫周期的最初的周期中，向?qū)?yīng)A4的地址的單元進(jìn)行寫入。
在讀出中，當(dāng)讀出最后的寫單元的數(shù)據(jù)時(shí)，如前所述，由于未向單元寫入，因此從存儲(chǔ)節(jié)點(diǎn)Dstr讀出。即，最后的寫地址被保持在存儲(chǔ)節(jié)點(diǎn)Astr。用比較器5檢測(cè)此Astr和從外部輸入的地址(寄存器101的輸出)一致否。當(dāng)一致的情況下，隨著由總線門電路6的信號(hào)FCMP一側(cè)產(chǎn)生的激活，將存儲(chǔ)節(jié)點(diǎn)Dstr的數(shù)據(jù)傳送至寄存器105，從由信號(hào)/G激活控制的輸出緩沖器109，讀出作為I/O的DQ。
圖10是將本發(fā)明的延時(shí)寫入方法中的SRAM的，通過為存取地址的字線激活而向位線傳送數(shù)據(jù)的方式與以往方式比較所顯示出的波形圖。在以往的同步型SRAM中，存在字線選擇、激活(SWL)的延遲時(shí)間T0；從SWL確定后至向單元開始寫入的為防止誤寫入的動(dòng)作容限T1；以及向單元寫入的位線的激活確定，至使位線電位恢復(fù)原樣的延遲時(shí)間T2。在最初的寫動(dòng)作需要T0＋T1＋T2的時(shí)間。在連續(xù)的寫動(dòng)作中的寫周期需要T1＋T2的時(shí)間。
在本發(fā)明的延遲記錄方法的SRAM中，與周期4中確定的地址A3對(duì)應(yīng)的字線的選擇、激活(SW3)具有T4的延遲，在周期4的后半實(shí)現(xiàn)。而且，在周期5中，SWL3維持激活至A4對(duì)應(yīng)的SWL4上升。在周期5中，在A3的地址上寫入數(shù)據(jù)D3。T3是與時(shí)鐘信號(hào)CK的上升沿同步，寫晶體管等寫入系列電路動(dòng)作，向位線傳送數(shù)據(jù)所需要的時(shí)間。另外，T1、T2與上述以往的SRAM的情況相同。
最初的寫動(dòng)作需要T3＋T2的時(shí)間。但是，如以往方式那樣不需要T1的容限。在連續(xù)寫動(dòng)作中的寫周期是T1＋T2。T4和位線進(jìn)行寫動(dòng)作后恢復(fù)至原電平的時(shí)間相等。在周期6的讀動(dòng)作中，用最小延遲時(shí)間T0切換SWL5。這是因?yàn)镾WL4在此周期中未被使用。寫周期的最后的寫動(dòng)作，即，與寫地址A4對(duì)應(yīng)的寫入不在此周期進(jìn)行，此寫地址A4和寫數(shù)據(jù)D4分別被保持在圖1所示的寄存器110、寄存器104中，若下一周期到來，則由于在其最初的周期中執(zhí)行，因而SWL4在周期6中沒關(guān)系。
如果采用上述構(gòu)成的延時(shí)寫入方法的SRAM，則與圖11所示的向非常短的單元的寫時(shí)間T0－T3相比，可以得到T2這個(gè)確實(shí)向單元寫入的寫入時(shí)間。
如果使周期時(shí)間進(jìn)一步高速化，則有T1＜T3＜T0＜T2的關(guān)系，本發(fā)明的第1特征是縮短寫動(dòng)作所需要的總時(shí)間?？s短的時(shí)間是(T0＋T1＋T2)－(T3＋T2)＝T0＋T1－T3。例如，若考慮T0＝1.1ms，T1＝0.4ms，T3＝0.8ms的情況，則T0＋T1－T3＝0.7ms。
另外，如果考慮從圖10的周期5至周期6那樣的動(dòng)作后的讀動(dòng)作，則當(dāng)使周期時(shí)間高速化的情況下，在以往方式中當(dāng)SWL5上升時(shí)，位線BL的電位恢復(fù)不充分。因此，在讀周期中的位線延遲增大，從而使存取時(shí)間增大。即，由于寫后的讀動(dòng)作使周期時(shí)間低速化，因而在以往方式中，動(dòng)作的高速化很困難。此點(diǎn)本申請(qǐng)如上所述，與以往相比，由于可以只用T0＋T1－T3高速地使寫結(jié)束，因而可以充分地得到位線電位的恢復(fù)時(shí)間。其結(jié)果，不存在寫動(dòng)作恢復(fù)的問題。另外，寫入的時(shí)間T2也增大。由此，本發(fā)明與位線容量有關(guān)，大容量且高速SRAM其效果顯著。
如上所述如果采用本發(fā)明，則與以往的同步型、非同步型SRAM向字線的存取延遲無論是讀動(dòng)作還是寫動(dòng)作都相同這一點(diǎn)不同，本發(fā)明的同步型SRAM利用延時(shí)寫入方法，在讀中使字線的存取延遲為最小，在寫中在規(guī)定的范圍內(nèi)使向字線的存取延遲增大，由此就可以快速地使寫動(dòng)作結(jié)束。由此就可以提供一種可以充分進(jìn)行位線的恢復(fù)，防止寫后的讀延遲，使寫容限增大的同步型靜態(tài)型隨機(jī)存取存儲(chǔ)器。
權(quán)利要求
1. 一種靜態(tài)型隨機(jī)存取存儲(chǔ)器，其特征在于在具有與時(shí)鐘信號(hào)同步進(jìn)行存取動(dòng)作的，在確定寫入地址后的下一個(gè)寫入周期寫入數(shù)據(jù)的延時(shí)寫入方式的靜態(tài)型隨機(jī)存取存儲(chǔ)器(SRAM)中，具有第1地址保持電路，將與時(shí)鐘信號(hào)同步取入的地址信號(hào)保持輸出；第2地址保持電路，在上述第1地址保持電路中保持的地址信號(hào)中，將與上述時(shí)鐘信號(hào)同步取入的寫入地址信號(hào)保持輸出；第1切換方法，選擇保持在上述第1地址保持電路中的地址信號(hào)和保持在上述第2地址保持電路中的地址信號(hào)的某一方的信號(hào)；第2切換方法，在讀出周期和寫入周期的切換中，設(shè)置從寫入周期變?yōu)樽x出周期時(shí)高速譯碼讀出地址的與第1切換方法的控制協(xié)同成立的第1路徑，和從讀出周期變?yōu)閷懭胫芷跁r(shí)寫入地址的譯碼經(jīng)延遲時(shí)間那樣的與上述第1切換電路的控制協(xié)同成立的第2路徑，由第2切換方法控制該第1及第2路徑的成立。
2.權(quán)利要求1的靜態(tài)型隨機(jī)存取存儲(chǔ)器，其特征在于上述第1切換方法，它由在鎖存電路內(nèi)部合成從上述靜態(tài)型隨機(jī)存取存儲(chǔ)器的外部給與的鎖存選擇信號(hào)和寫起動(dòng)信號(hào)的信號(hào)控制。
3.權(quán)利要求1的靜態(tài)型隨機(jī)存取存儲(chǔ)器，其特征在于上述第1切換方法是在鎖存電路內(nèi)使從外部給與的數(shù)據(jù)輸出控制信號(hào)和寫起動(dòng)信號(hào)合成的信號(hào)。
4.權(quán)利要求1的靜態(tài)型隨機(jī)存取存儲(chǔ)器，其特征在于上述第2切換方法，包括在從讀出單元變?yōu)閷懭雴卧獣r(shí)，為在現(xiàn)在的寫入單元的最初的周期寫入其前面的寫入周期中的最后的寫入數(shù)據(jù)的作為第2路徑的第3路徑。
5.一種靜態(tài)型隨機(jī)存取存儲(chǔ)器，在具有與時(shí)鐘信號(hào)同步進(jìn)行存取動(dòng)作的，在確定寫入地址后的下一寫入周期寫入數(shù)據(jù)的延時(shí)寫入方式的靜態(tài)型隨機(jī)存取存儲(chǔ)器中，具有與第1地址對(duì)應(yīng)的存儲(chǔ)器單元；在讀出時(shí)的讀出地址是上述第1地址時(shí)，與上述存儲(chǔ)器單元的存取有關(guān)的第1譯碼路徑；在寫入時(shí)的寫入地址是上述第1地址時(shí)，與上述存儲(chǔ)器單元的存取有關(guān)的與第1譯碼路徑不同的第2譯碼路徑；其特征在于第2譯碼路徑至少要比第1譯碼路徑附加延遲電路。
6.權(quán)利要求5的靜態(tài)型隨機(jī)存取存儲(chǔ)器，其特征在于上述第2譯碼路徑，與已經(jīng)在前一個(gè)寫入周期中確定的地址相對(duì)應(yīng)，將被激活的與上述存儲(chǔ)器單元有關(guān)的字線的選擇維持只調(diào)整規(guī)定時(shí)間，而不妨礙由上述第1譯碼路徑讀出時(shí)產(chǎn)生的高速存取動(dòng)作。
全文摘要
本發(fā)明利用延時(shí)寫入方式縮小寫入所需要的總時(shí)間，增大寫容限，在寫入及讀出動(dòng)作時(shí)間上無浪費(fèi)。具有譯碼器內(nèi)的地址寄存器101和與之不同的保持寫地址的地址寄存器110。由總線門電路3控制選擇保持在寄存器101中的地址，和保持在寄存器110中的地址的哪一方。在讀出周期和寫入周期的切換中，由總線門電路3及10控制譯碼路徑的成立，使得在從寫入周期變?yōu)樽x出周期時(shí)高速地譯碼地址，而在從讀出周期變?yōu)閷懭胫芷跁r(shí)寫入地址譯碼要經(jīng)延遲時(shí)間。
文檔編號(hào)G11C11/41GK1152176SQ9611125
公開日1997年6月18日 申請(qǐng)日期1996年8月30日 優(yōu)先權(quán)日1995年8月31日
發(fā)明者鈴木東 申請(qǐng)人:株式會(huì)社東芝