專利名稱：半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種減少半導(dǎo)體時鐘同步靜態(tài)RAM功耗的技術(shù)。
圖7示出了一種具有傳統(tǒng)結(jié)構(gòu)形式的半導(dǎo)體時鐘同步靜態(tài)RAM(以下稱為“SRAM”)的部分電路圖，為簡單起見，圖7只畫出了兩條字線WORD0和WORD1，以及兩對位線(BIT00，BIT01)和(BIT10，BIT11)。進(jìn)一步，也是為簡單起見，圖7為每條字線和每對位線也只畫出了兩個存儲單元。即MC00，MC01，MC10和MC11，實際上每條字線和每組位線上可放置有許多存儲單元。
每個存儲單元MCij(i0，1；j0，1)是由六個晶體管組成，即作為負(fù)載管的PMOS晶體管PMij0，PMij1，作為開關(guān)管的NMOS晶體管NAij0，Nij1，和作為驅(qū)動管的NMOS晶體管NDij0，NDij1。在圖7中，為說明簡單起見，只在存儲單元MC00中標(biāo)注了晶體管名和節(jié)點名。
電源電平VDD加在PMOS管PMij0，PMij1的源上，地電平GND加在NMOS晶體管NDij0，NDij1的源上。
負(fù)載管PMij0的柵，驅(qū)動管NDij0的柵，負(fù)載管PMij1的漏和驅(qū)動管NDij1的漏極共同連結(jié)在節(jié)點Aij上。負(fù)載管PMij1的柵極、驅(qū)動管NDij1的柵極、負(fù)載管PMij0的漏極和驅(qū)動管NDij0的漏極共同連結(jié)在節(jié)點Bij上。
當(dāng)節(jié)點Aij和Bij互為反邏輯時，數(shù)據(jù)就存儲在存儲單元MCij上。節(jié)點Aij通過開關(guān)管NAij0連結(jié)到位線BITj0上，節(jié)點Bij通過開關(guān)管NAij1連結(jié)到位線BITj1上。
圖8是關(guān)于從圖7存儲單元MC00中讀數(shù)據(jù)的時序圖。這里定義，“H”電平為電源電平VDD，“L”電平為地電平GND。
讀操作從時鐘信號CLK的前沿開始，從時鐘CLK的前沿開始經(jīng)過延遲時間tw后，最初的列選信號Y0開始上升，延遲時間tw是列選信號譯碼所必須的時間。列選信號Y0和時鐘信號CLK經(jīng)過NAND門G0與非后，列選信號YB0下降。這就使得PMOS晶體管，或叫門晶體管，PG00和PG01導(dǎo)通，以及使得一位線對中的位線BIT00和BIT01與靈敏放大器SA連通(位線選擇態(tài))。
而且，從時鐘信號CLK前沿開始經(jīng)過列選信號譯碼所必須的延遲時間tw后，字線WORD0上的電位開始上升(即字線WORD0選中)。
預(yù)充電信號PRC一直保持為低電平直至一條字線被選中，當(dāng)預(yù)充信號PRC控制的PMOS晶體管PRij導(dǎo)通時，每條位線都被預(yù)充到電源電平VDD。
現(xiàn)在假設(shè)存儲單元MC00中節(jié)點A00保持為“H”電平，B00保持為“L”電平，驅(qū)動管ND000和ND001分別為導(dǎo)通和不導(dǎo)通。
當(dāng)字線WORD0被選中，(即，當(dāng)字線WORD0電位升高時)，預(yù)充信號PRC升高同時預(yù)充結(jié)束，這時位線BIT01上的電荷通過開關(guān)管NA001由驅(qū)動管ND000放電。因此位線BIT01從“H”電平下降到“L”電平。另一方面，由于驅(qū)動管ND001不導(dǎo)通，開關(guān)管NA000中沒有電流，所以位線BIT00仍保持為“H”電平。
接著到選信號YB0為低電平，門管PG00和PG01導(dǎo)通。結(jié)果靈敏放大器SA檢測出位線對BIT00和BIT01上的電位差，從存儲單元MC00中讀出數(shù)據(jù)。
然后，由于時鐘信號CLK下降，字線和位線又處于不導(dǎo)通狀態(tài)。另外，預(yù)充信號PRC下降，PMOS管PRij又把所有位線初始化為“H”電平，這樣就完成了一次讀操作。
因為預(yù)充過程是對所有位線進(jìn)行的，所以當(dāng)字線WORD0的電平變?yōu)椤癏”電平時，在每個存儲單元MC0j中，電流是從開關(guān)管NA0j1流向驅(qū)動管ND0j0或者從開關(guān)管NA0j0流向驅(qū)動管ND0j1。
然而，為了從靈敏放大器SA中獲得數(shù)據(jù)，只能選擇一位線對，而不是選擇許多位線，例如在圖8所描述的例子中，列選信號YB0下降由此通過靈敏放大器SA可以獲得存儲單元MC00中的數(shù)據(jù)。這段時間內(nèi)列選信號YB1一直不會下降，也就是說，位線BIT10和BIT11上的電位差將不會被檢查到。
因為開關(guān)管和驅(qū)動管并不用于讀數(shù)據(jù)，因此這時存儲元件MC01中的電流是不必要的。也就是說，這種對有效操作無用的電流會增加電流的消耗，是不利的。
這種不必要的電流隨著同時使用同一靈敏放大器SA的列數(shù)(即位線對數(shù))的增加而增加，例如，讀一存儲單元所需電流為0.1mA，同時使用同一靈敏放大器的列數(shù)為64，那么雖然讀操作只需0.1mA的電流，但實際上電流為6.4mA。
本發(fā)明的一個方面是針對一種半導(dǎo)體存儲器件，包括(a)大量的存儲器單元，分布在行、列矩陣中，單元所屬行的有效由一條字線的選中決定，單元所屬列的有效是由初始列選信號引起的位線對的選中決定的，這些初始列選信號是互異有效的，每一存儲單元包括(a-1)接受互反邏輯的第一信息保持節(jié)點和第二信息保持節(jié)點；(a-2)一個電源輸入端；(a-3)一個第一開關(guān)，這個開關(guān)將根據(jù)對應(yīng)于存儲單元所屬行中字線的選中與否來決定位線對中第一位線與第一信息保持節(jié)點間導(dǎo)通或不導(dǎo)通；(a-4)一個第二開關(guān)，這個開關(guān)根據(jù)字線的選中與否決定位線對中第二位線與第二信息保持節(jié)點間導(dǎo)通與否；(a-5)第一負(fù)載，一端連接到第二信息保持節(jié)點上，另一端用于接收第一電位；(a-6)第二負(fù)載，一端連接到第一信息保持節(jié)點上，另一端用于接收第一電位；(a-7)第一驅(qū)動管，它的柵連接到第一信息保持節(jié)點上，漏端連接到第二信息保持節(jié)點上，源端連接到電源輸入端；以及(a-8)第二驅(qū)動管，柵極連接到第二信息保持節(jié)點上，漏極連接到第一信息保持節(jié)點上，源極連接到電源輸入端；(b-1)分別放置在對應(yīng)的列上的節(jié)能電路，每一電路包括(b-1)一個接收對應(yīng)于相關(guān)列的相關(guān)初始列選信號的輸入端；以及(b-2)一個輸出端，當(dāng)相關(guān)列選信號有效時，它輸出不同于第一電位的第二電位到屬于相應(yīng)列的每一存儲單元的電源輸入端，當(dāng)相關(guān)初始列選信號無效時，它輸出第一電位和第二電位之間的第三電位到屬于相應(yīng)列的存儲單元的電源輸入端。(c)一個靈敏放大器；以及(d)位線連接裝置，它們分別放置在相應(yīng)的列上，每一位線接收對應(yīng)于相關(guān)列的相應(yīng)的原始列選信號和時鐘信號，并且當(dāng)這兩信號都有效時，把靈敏放大器連通到位線對上，這里當(dāng)?shù)谝缓偷诙_關(guān)均不導(dǎo)通時，位線預(yù)充電到第一電位。
按照本發(fā)明的第二個方面，在上述的半導(dǎo)體存儲器中，第二電位提供第一驅(qū)動管和第二驅(qū)動管的背柵的電位。
按照本發(fā)明的第三個方面，在第一方面所述的半導(dǎo)體存儲器中，每一個節(jié)能電路進(jìn)一步包括(b-3)第一開關(guān)，一端用于接收第二電位，另一端接到節(jié)能電路的輸出端，當(dāng)初始列選信號有效時，第一開關(guān)將從一端到另一端導(dǎo)通；以及(b-4)第二開關(guān)，一端用于接收第三電位上，另一端接到節(jié)能電路的輸出端，當(dāng)原始列選信號無效時，第二開關(guān)的一端和另一端導(dǎo)通。
按照本發(fā)明的第四個方面，第五方面中的半導(dǎo)體存儲器進(jìn)一步包括(e)大量串聯(lián)在節(jié)能電路中第二開關(guān)的另一端和用于接收第二電位的第二電位點之間的MOS晶體管。這里，每一MOS晶體管的柵源是連接在一起的。
根據(jù)本發(fā)明中的第五方面，第四方面中所述的半導(dǎo)體存儲器進(jìn)一步包括(f)分別處于相關(guān)列中的連接線，都有寄生電容，并且連接相關(guān)節(jié)能電路的輸出端和屬于相關(guān)列的所有存儲單元的電源輸入端。
本發(fā)明的第六個方面是針對一種半導(dǎo)體存儲器，包括(a)大量的存儲單元，分布在行、列矩陣中，單元所屬行的有效由一條字線的選中決定，單元所屬列的有效是由初始列選信號引起的字線對的選中決定的，這些初始列選信號是互異有效的，每一存儲單元包括(a-1)接收互異邏輯的第一信息保持節(jié)點和第二信息保持節(jié)點；(a-2)一電源輸入端；(a-3)一個第一開關(guān)，此開關(guān)將根據(jù)對應(yīng)于存儲單元所屬行中字線的選中與否來決定位線對中第一位線與第一信息保持節(jié)點間的導(dǎo)通與否；(a-4)一個第二開關(guān)，此開關(guān)將根據(jù)字線的選中與否來決定位線對中第二位線與第二信息保持節(jié)點間的導(dǎo)通與否；(a-5)一個第一負(fù)載，一端連接到第二信息保持節(jié)點上，另一端用于接收第一電位；(a-6)一個第二負(fù)載，一端連接到第一信息保持節(jié)點上，另一端用于接收第一電位；(a-7)一個第一驅(qū)動管，柵連接到第一信息保持節(jié)點上，漏連接到第二信息保持節(jié)點上，源連接到電源輸入端；以及(a-8)一個第二驅(qū)動管，柵連接到第二信息保持節(jié)點上，漏連接到第一信息保持節(jié)點上，源連接到電源輸入端，(b)節(jié)能電路，分別放置在相應(yīng)的列上，每一個包括(b-1)用于接收相關(guān)列的相關(guān)初始列選信號的第一輸入端；(b-2)用于接收控制信號的第二輸入端；以及(b-3)一輸出端，當(dāng)控制信號無效但相關(guān)列選信號有效時，此輸出端輸出不同于第一電位的第二電位到屬于相關(guān)列的存儲單元的電源輸入端，當(dāng)控制信號無效且相關(guān)列選信號也無效時，此輸出端輸出介于第一電位與第二電位之間的第三電位到屬于相關(guān)列的存儲單元的電源輸入端，當(dāng)控制信號有效時，不論相關(guān)列選信號是否有效，此輸出端輸出第二電位到屬于相關(guān)列上存儲單元的電源輸入端，這里當(dāng)?shù)谝婚_關(guān)和第二開關(guān)不導(dǎo)通時，位線對預(yù)充電到第一電位。
按照本發(fā)明的第七方面，第六方面中所述半導(dǎo)體存儲器中的第二電位提供第一、第二驅(qū)動管的背柵電位。
按照本發(fā)明的第八方面，第六方面中所述的半導(dǎo)體存儲器的節(jié)能電路進(jìn)一步包括(b-4)一個第一開關(guān)，一端接收第二電位，另一端接到節(jié)能電路的輸出端，當(dāng)相關(guān)的初始列選信號或控制信號有效時，第一開關(guān)導(dǎo)通；以及(b-5)一個第二開關(guān)，一端接收第三電位，另一端接到節(jié)能電路的輸出端，當(dāng)相關(guān)初始列選信號和控制信號均無效時，第二開關(guān)從一端到另一端導(dǎo)通。
根據(jù)本發(fā)明的第九方面，第八方面中所述的半導(dǎo)體存儲器進(jìn)一步包括(c)大量MOS晶體管，串聯(lián)在節(jié)能電路中第二開關(guān)的另一端和用于接收第二電位的電位節(jié)點之間，這里，每一MOS晶體管的柵源是連接在一起的。
根據(jù)本發(fā)明的第十方面，第九方面中所述的半導(dǎo)體存儲器進(jìn)一步包括(d)分別處在相關(guān)列中的連接線，都有分布電容，且連接相關(guān)節(jié)能電路的輸出端和屬于相關(guān)列的所有存儲單元的電源輸入端。
根據(jù)本發(fā)明的第十一方面，第六方面中所述的半導(dǎo)體存儲器進(jìn)一步包括(c)一個靈敏放大器；和(d)位線連接裝置，分別放置在相應(yīng)的列上，每一個都接收相應(yīng)于相關(guān)列的相關(guān)初始列選信號和時鐘信號，并且僅當(dāng)兩信號均有效時，才把靈敏放大器連通到位線對上。
綜上所述，本發(fā)明的目的是使得那些屬于未選列中的存儲單元中的電流不容易發(fā)生，因此就可以減少電流的損耗，同時又不影響SRAM的工作速度。
本發(fā)明的這些及其它的目的、特性、觀點和優(yōu)越性都將從下述有關(guān)本發(fā)明的詳細(xì)闡述和圖示中變得更明確。


圖1是根據(jù)本發(fā)明第一優(yōu)選實施例結(jié)構(gòu)的電路圖。
圖2是根據(jù)本發(fā)明第一優(yōu)選實施例的工作時序圖。
圖3是根據(jù)本發(fā)明第一優(yōu)選實施例另一種結(jié)構(gòu)的電路圖。
圖4是根據(jù)本發(fā)明第二優(yōu)選實施例結(jié)構(gòu)的電路圖。
圖5是根據(jù)本發(fā)明第二優(yōu)選實施例的另一種結(jié)構(gòu)的電路圖。
圖6是根據(jù)本發(fā)明第三種優(yōu)選實施例結(jié)構(gòu)的電路圖。
圖7是根據(jù)傳統(tǒng)技術(shù)的結(jié)構(gòu)的電路圖。
圖8是傳統(tǒng)技術(shù)中的工作流圖。
第一優(yōu)選實施例圖1是關(guān)于本發(fā)明的第一優(yōu)選實施例的一種結(jié)構(gòu)的部分電路圖，下面，符號i、j都代表正整數(shù)。為圖示簡化起見，圖1只顯示了i，j為0或1時的部分情況。
存儲單元MCij位于字線WORDi和位線對BITj0、BITj1的交叉點。位線BITj0和BITj1分別通過PMOS管PRj0和PRj1連接到一個由電源電位VDD供電的電位點，而且，位線BITj0和BITj1分別通過作為門管的PMOS晶體管PGj0、PGj1連接到靈敏放大器SA的輸入端。
預(yù)充信號PRC同時被加到PMOS管PRj0、PRj1的柵上，而不管符號j為何值。列選信號YBj同時加到PMOS管PGj0、PGj1的柵上，列選信號YBj是由與非門Gj產(chǎn)生的，它是初始列選信號Yj和時鐘信號CLK的與非邏輯。
存儲單元MCij包括作為第一負(fù)載管和第二負(fù)載管的PMOS管PMij0和Pmij1，作為第一驅(qū)動管和第二驅(qū)動管的NMOS晶體管NDij0和NDij1，以及作為第一開關(guān)管和第二開關(guān)管的NMOS晶體管NAij0和Naij1。
電源VDD共同加到第一負(fù)載管PMij0和第二負(fù)載管PMij1的源上。
第一負(fù)載管PMij0的柵、第一驅(qū)動管NDij0的柵、第二負(fù)載管PMij1的漏以及第二驅(qū)動管NDij1的漏都連接在節(jié)點Aij上。第二負(fù)載管PMij1的柵、第二驅(qū)動管NDij1的柵、第一負(fù)載管PMij0的漏以及第一驅(qū)動管NDij0的漏都連接在節(jié)點Bij上。
節(jié)點Aij通過第一開關(guān)管NAij0連到位線BITj0上，節(jié)點Bij通過第二開關(guān)管NAij1連到位線BITj1上。第一、第二開關(guān)管NAij0、NAij1都連接到字線WDRDi上。
連接線CLMj共同連接到第一驅(qū)動管NDij0和第二驅(qū)動管NDij1的漏上，而不管符號i為何值。地電平GND加到第一驅(qū)動管NDij0和第二驅(qū)動管NDij1的背柵上。
節(jié)能電路Sj包括NMOS晶體管NVj0和NVj1。初始列選信號Yj和它的反相邏輯分別加到NMOS晶體管NVj0和NVj1的柵上。NMOS晶體管NVj0和NVj1的漏共同連接到連接線CLMj上。當(dāng)一中間電位Vp加到NMOS管NVj1的源上時，地電平GND加到NMOS管NVj0的源上。中間電平Vp高于地電平GND，但低于電源電平VDD。
圖2是讀存儲單元MC00的時序圖。水平軸表示時間，豎直方向的軸表示電位。讀操作從時鐘信號CLK的前沿開始，從時鐘信號CLK的前沿開始經(jīng)過tw時間的延遲后，初始列選信號Y0上升，tw延遲時間是列地址信號譯碼所必需的時間。對應(yīng)于非選列的初始列選信號Y1并不上升。通過與非門G0，列選信號Y0和時鐘信號CLK產(chǎn)生一與非邏輯，從而列選信號YB0下降。這使得PMOS晶體管，或叫門管，PG00和PG01導(dǎo)通，允許位線對中的位線BIT00和BIT01連接到靈敏放大器SA上(位線選擇狀態(tài))。
行地址信號譯碼，字線WORD0上的電位上升(即字線WORD0選中)。如果放置一個合適的延遲元件，字線WDRD0上的電位可以從時鐘信號CLK的上升開始延遲tw時間后開始上升。
除非有一字線被選中，否則預(yù)充信號PRC總是處于低電平。當(dāng)預(yù)充信號PRC控制的PMOS晶體管PRij導(dǎo)通時，每一位線都被預(yù)充到電源電位VDD。
NMOS管NV00和NV01總是分別處于導(dǎo)通與不導(dǎo)通狀態(tài)，除非列選信號Y0上升，中間電位Vp連接到連線CLM0上。中間電位Vp也以同樣的方式連接到CLM1上。
當(dāng)節(jié)點Aij和Bij接收了互異的邏輯，而第一和第二開關(guān)管NAij0和NAij1不導(dǎo)通(即當(dāng)字線WORDi)未選中時，數(shù)據(jù)保持在存儲單元MCij中，現(xiàn)在假設(shè)節(jié)點Aij的電位是電源電位VDD，因此節(jié)點Aij保存有“H”邏輯，在這樣的條件下，第一負(fù)載管PMij0和第一驅(qū)動管NDij0分別處于不導(dǎo)通和導(dǎo)通狀態(tài)，中間電位Vp通過第一驅(qū)動管NDij0加到節(jié)點Bij上。因為這樣使得中間電位Vp可以連接到第二驅(qū)動管NDij1的柵和源上，所以第二驅(qū)動管NDij1就進(jìn)入不導(dǎo)通狀態(tài)。也就是說由于中間地位Vp的作用，邏輯“L”就被加到節(jié)點Bij上。因此，如果電壓(VDD-Vp)大于第二負(fù)載管PMij1的開啟電壓VtM的絕對值，那么第二負(fù)載管PMij1保持導(dǎo)通，節(jié)點Aij保持為VDD電位，邏輯“H”就被保持。
初始列選信號Y0上升，因此，NMOS管NV00變?yōu)閷?dǎo)通，NMOS管NV01變?yōu)椴粚?dǎo)通，這樣就把地電位GND通過NMOS管NV00加到連接線CLM0上，這就使得用傳統(tǒng)的技術(shù)讀存儲單元MC00成為可能。換句話說，列選信號YB0下降，預(yù)充信號PRC上升，從而使得位線BIT00和BIT01分別通過門管PG00和PG01連接到靈敏放大器SA上。結(jié)果，隨著字線WORD0電位的上升，開關(guān)管導(dǎo)通，第一開關(guān)管NA00和第二開關(guān)管NA01中就有預(yù)充電荷流動。
這種電荷流在非選列中的存儲單元MC01內(nèi)是被抑制的，原因如下所述。
由于初始列選信號Y1保持為“L”電平，因此在節(jié)能電路S1中NMOS管NV11導(dǎo)通，NMOS管NV10不導(dǎo)通，中間電位Vp加到連接線CLM1上。
現(xiàn)在假設(shè)在存儲單元MC01中，節(jié)點A01和B01分別處于“H”電平與“L”電平。盡管第一驅(qū)動管ND010導(dǎo)通，但由于第一驅(qū)動管ND0l0的源處于中間電位Vp，故第一驅(qū)動管ND010中的柵源電位差為VDD-Vp。又由于地電位GND加到第一驅(qū)動管ND010的背柵上，受背柵效應(yīng)的影響，第一驅(qū)動管ND010的開啟電壓VtD上升。因此這就可能把第一驅(qū)動管ND010中的電流設(shè)置得比傳統(tǒng)技術(shù)的要小。
中間電位Vp越大，第一驅(qū)動管ND010的電流就越小，但如果中間電位Vp設(shè)置的太大，就使得(VDD-Vp)小于第二負(fù)載管PM011開啟電壓VtM的絕對值，結(jié)果就導(dǎo)致第二負(fù)載管PM011不可能導(dǎo)通，因此就不可能在節(jié)點Aij保持?jǐn)?shù)據(jù)“H”，雖然數(shù)據(jù)“H”需要保持在節(jié)點Aij上。例如，假設(shè)電源電位VDD為3V，如果中間電位Vp設(shè)置為1.5V，這時非選中存儲單元中的電流值與所選存儲單元中的電流值相比就變得足夠的小。結(jié)果就可能維持VDD電平(即“H”電平)，而幾乎不改變非選列上位線BIT10和BIT11上的電位。
預(yù)充信號是通過對時鐘信號CLK延遲一預(yù)定時間而產(chǎn)生的。圓滿完成預(yù)充需要多于時鐘信號CLK半個周期以上的時間。另一方面，列選信號由于時鐘信號CLK的下降而上升。因此，如果門管PGj0和PGj1在列選信號的控制下導(dǎo)通或不導(dǎo)通，這就防止了靈敏放大器SA的輸入線的預(yù)充，也因此而防止了對要被探測的數(shù)據(jù)的刪除。
然而，使用列選信號YBj控制節(jié)能電路Sj中NMOS管NVj0和NVj1的導(dǎo)通與否是不希望的。當(dāng)下一周期又選中原先的列，就不需要調(diào)整節(jié)能電路Sj中連接線CLMj上的電位(即調(diào)整中間電位Vp或地電平GND)，除非必需，否則加在連接線CLMj上的電位不應(yīng)該被改變。由于連接線CLMj一般連接在大量的存儲單元上，其寄生電容很大，由于這一點，為減少功耗，盡可能避免電位的變化是非常有利的。
介于這種原因，初始列選信號Yj被用于控制節(jié)能電路Sj。初始列選信號Tj在時鐘信號CLK的一個時鐘周期內(nèi)不變(雖然產(chǎn)生了與譯碼相關(guān)的延遲時間)，這是因為當(dāng)下一時鐘周期又選中同一列時，不需要改變初始列選信號Yj的值。
相反，如果用初始列選信號控制門管PGij0和PGij1的導(dǎo)通與否，就會造成一段對靈敏放大器SA的輸入線預(yù)充電的時間。這是不理想的，因為這會造成數(shù)據(jù)消失。
由于上述的原因，兩種類型的信號，即初始列選信號Yj和列選信號YBj，被用于列的選擇。
因此，根據(jù)本發(fā)明，大大減少非選列上存儲單元中的電流并抑制與讀操作不相關(guān)的電流的消耗是可能的。另外，由于與讀操作相關(guān)的存儲單元(屬于所選列上的單元)中的電流與傳統(tǒng)技術(shù)中的存儲單元中的電流相同，所以SRAM的速度并沒有降低。而且，當(dāng)屬于同一列中的其它存儲單元被接著選中時，就不需要改變中間電位Vp和地電平GND并施加其中的一個電位到存儲單元中去，這樣就進(jìn)一步減少了電流的損耗。
圖3是關(guān)于存儲單元MQij的電路圖，此單元中使用大電阻作為負(fù)載，存儲單元MQij包括電阻Rij0和Rij1，分別作為第一負(fù)載和第二負(fù)載；NMOS管NDij0和NDij1，分別作為第一驅(qū)動管和第二驅(qū)動管；NMOS管NAij0和NAij1，分別作為第一開關(guān)管和第二開關(guān)管。
電源VDD共同加到第一負(fù)載電阻Rij0的一端和第二負(fù)載Rij1的一端上。第二負(fù)載電阻Rij1的的另一端，第一驅(qū)動管NDij0的柵，以及第二驅(qū)動管NDij1的漏一起連接在節(jié)點Aij上。第一負(fù)載電阻Rij0的另一端、第二驅(qū)動管NDij1的柵以及第一驅(qū)動管NDij0的漏一起連接在節(jié)點Bij上。
節(jié)點Aij通過開關(guān)管NAij0連接到位線BITj0上，節(jié)點Bij通過開關(guān)管NAij1連接到位線BITj1上。開關(guān)管NAij0和NAij1的柵都連接到字線WORDi上。
不論i為何值，連接線CLMj共同連接到第一驅(qū)動管NDij0和第二驅(qū)動管NDij1的源上。地電位GND加到第一驅(qū)動管和第二驅(qū)動管NDij0和NDij1的背柵上。很明顯，本發(fā)明適用于具有這種結(jié)構(gòu)的存儲單元。
第二種優(yōu)選實施例在包含SRAMS的系統(tǒng)中，為了減少系統(tǒng)的功耗，供給SRAM的電源VDD在SRAM暫時不用時其電位會降低(休眠模式)。在第一種優(yōu)選實施例中，非選列中存儲單元的工作電壓大致上為VDD-Vp。因此，如果電源電壓VDD降低，也許就不可能維持存儲單元的數(shù)據(jù)。第二種優(yōu)選實施例使用控制信號HOLD以保持每一存儲單元的工作電壓為VDD。
圖4是關(guān)于本發(fā)明中第二優(yōu)選實施例的SRAM的部分結(jié)構(gòu)電路圖。第二優(yōu)選實施例與第一優(yōu)選實施例的不同是節(jié)能電路Sj被節(jié)能電路Tj所代替。
除了額外增加一或門Lj，節(jié)能電路Tj與節(jié)能電路Sj等效。也就是，或門輸出控制信號HOLD與初始列選信號Yj的邏輯和，并把這個邏輯和加到NMOS管NVj0的柵上。與加到NMOS管NVj0柵上的邏輯互補的邏輯被加到列NMOS管NVj1的柵上。
當(dāng)控制信號HOLD為“L”電平時，圖4中的電路與本發(fā)明第一優(yōu)選方案圖1中所示的電路工作方式相類似。另一方面，當(dāng)控制信號HOLD為“H”電平時，不管初始列選信號Yj為何值，NMOS管NVj0導(dǎo)通，NMOS管NVj1不導(dǎo)通。因此，地電位GND加到每一條連接線CLMj上。
因此，當(dāng)供給SRAM的電源VDD在休眠模式中降低時，控制信號HOLD保持為“H”電平，使地電位GND加到存儲單元MCij上，所以存儲單元MCij上的數(shù)據(jù)不會被破壞。
如果SRAM的工作不需要與時鐘信號CLK保持同步，門Gj可以省去。圖5是一種遵照第二優(yōu)選實施例的SRAM的經(jīng)調(diào)整的結(jié)構(gòu)的部分電路圖。圖4中的節(jié)能電路Tj被節(jié)能電路Uj所代替，額外增加了一反相器，此反相器反相初始列選信號Yj，并把此反相信號加到門管PGj0，PGj1的柵上。而且，還用了一反相器來反相控制信號HOLD，并把此反相信號加到節(jié)能電路Uj中。
除了用一NAND門Mj代替或門Lj外，節(jié)能電路Uj的結(jié)構(gòu)與節(jié)能電路Tj相同。由于與非門Mj產(chǎn)生一個反相初始列選信號Yj的反相值(即初始列選信號本身)和反相控制信號HOLD的反相值(即控制信號HOLD本身)的邏輯和，并如圖4所示的情況，輸出邏輯和。即使供給SRAM的電源VDD在休眠模式時降低，存儲單元MCij中的數(shù)據(jù)也不會被破壞。
第三種優(yōu)選實施例當(dāng)然，中間電位Vp可以由SRAM外部提供，也可以由SRAM內(nèi)部產(chǎn)生。后一種方法可以省去提供中間電位Vp所需的外部管腳，這也就減少了外部管腳的數(shù)目。
按照本發(fā)明的第三種優(yōu)選方案，圖6顯示了產(chǎn)生中間電位Vp的電路結(jié)構(gòu)圖。通過節(jié)能電路Sj(或Tj，Uj)中NMOS管NVj1，柵漏短接的NMOS管N1和N2互相串聯(lián)在連接線CLMj和地之間。假設(shè)NMOS管的開啟電壓為Vth，產(chǎn)生的中間電位Vp大約為2Vth，如果Vth＝0.6V，Vp＝1.2V。
產(chǎn)生中間電位Vp的前提是NMOS管N1和N2都有電流。然而，一旦電流通過連接線CLMj從位線BITj0或BITj1流向NMOS管N1和N2，除非地電位GND通過NMOS管NVj0加到連接線CLMj上，用這種方式產(chǎn)生的中間電位Vp由于連接線CLMj上寄生電容的作用而得以保持。因此，即使當(dāng)NMOS管N1和N2中沒有電流，也就是說，即使位線不提供電流，由于中間電位Vp加到連接線CLMj上，存儲單元MCij上的數(shù)據(jù)可得以保持。
本發(fā)明已經(jīng)得到了詳細(xì)的描述。然而所有上述的描述在各方面都是說明性的而非限定性的。很明顯在不脫離本發(fā)明的范圍內(nèi)還可以有大量的調(diào)整和變化。
權(quán)利要求
1.一種半導(dǎo)體存儲器，包括(a)大量安排于行列組成的矩陣中的存儲單元，某條字線的選中將決定一條一個存儲單元所屬行的有效，某對位線對的選中將決定一條所述一個存儲單元所屬列的有效，位線對的選中否是由互異有效的初始列選信號決定。每一所述存儲單元包括(a-1)接收互反邏輯的第一信息保持節(jié)點和第二信保持節(jié)點；(a-2)一個電源輸入端；(a-3)一個第一開關(guān)，它將根據(jù)所述每一存儲單元所屬的相關(guān)行的字線的選中與否來決定所述位線對中第一位線與所述第一信息保持節(jié)點之間導(dǎo)通與否；(a-4)一個第二開關(guān)，它將根據(jù)所述字線選中與否來決定所述位線對中第二位線與所述第二信息保持節(jié)點之間導(dǎo)通與否；(a-5)一第一負(fù)載，一端連接到第二信息保持節(jié)點上，另一端用于接收第一電位；(a-6)一第二負(fù)載，一端連接到第一信息保持節(jié)點上，另一端用于接收第一電位；(a-7)一第一驅(qū)動管，柵極連接到所述第一信息保持節(jié)點上，漏極連接到所述第二信息保持節(jié)點上，源極連接到電源輸入端；以及(a-8)一第二驅(qū)動管，柵極連接到所述第二信息保持節(jié)點上，漏極連接到所述第一信息保持節(jié)點，源極連接到電源輸入端；(b)分別位于所述相應(yīng)列上的節(jié)能電路，每一電路包括(b-1)一個接收對應(yīng)于所述相關(guān)列的相關(guān)初始列選信號的輸入端；以及(b-2)一個輸出端，當(dāng)所述相關(guān)初始列選信號有效時，輸出端輸出第二電位到屬于所述相關(guān)列的存儲單元的電源輸入端，此第二電位不同于第一電位，當(dāng)所述相關(guān)初始列選信號無效時，此輸出端輸出第三電位到屬于所述相關(guān)列的存儲單元的電源輸入端，第三電位介于所述第一電位和第二電位之間；(c)一個靈敏放大器；以及(d)分別位于對應(yīng)所述列的位線連接裝置，接收對應(yīng)于所述相關(guān)列的所述初始列選信號和時鐘信號，并且僅當(dāng)兩信號都有效時，連接靈敏放大器到位線對上去，這里，當(dāng)所述第一和第二開關(guān)都不導(dǎo)通時，位線預(yù)充到所述第一電位。
2.權(quán)利要求1中所述的半導(dǎo)體存儲器，其特征是所述的第一開關(guān)是指第一開關(guān)管，其柵連接到所述一字線上，包括兩個電極的一電極對，一極連接到所述第一位線上，另一極連接到所述第一信息保持節(jié)點上，以及所述的第二開關(guān)是指第二開關(guān)管，其柵連接到所述一字線上，包括兩個電極的電極對，一極連接到所述第二位線上，另一極連接到所述第二信息保持節(jié)點上。
3.權(quán)利要求1中所述的半導(dǎo)體存儲器，其特征是所述第一負(fù)載是指與所述第一驅(qū)動管和所述第一開關(guān)管有相反導(dǎo)電特性的第一負(fù)載管，以及所述的第一負(fù)載管的漏連接到所述第二信息保持節(jié)點，其源用于接收所述第一電位，柵連接到所述第一信息保持節(jié)點，以及所述第二負(fù)載是指與所述第二驅(qū)動管和所述第二開關(guān)管有相反導(dǎo)電特性的第二負(fù)載管，以及所述第二負(fù)載管的漏連接到所述第一信息保持節(jié)點，其源連接到所述第一電位，柵連接到第二信息保持節(jié)點。
4.權(quán)利要求1中所述的半導(dǎo)體存儲器，其特征是所述第二電位加到所述第一驅(qū)動管和所述第二驅(qū)動管的背柵上。
5.權(quán)利要求1中所述的半導(dǎo)體存儲器，每一所述節(jié)能電路包括(b-3)第一開關(guān)，其一端用于接收第二電位，另一端連接到所述節(jié)能電路的所述輸出端，當(dāng)所述相關(guān)初始列選信號有效時，所述第一開關(guān)的所述一端和所述另一端之間導(dǎo)通；以及(b-4)第二開關(guān)，一端連接到第三電位上，另一端連接到所述節(jié)能電路的所述輸出端，當(dāng)所述相關(guān)初始列選信號有效時，所述第二開關(guān)的所述一端和所述另一端之間導(dǎo)通。
6.權(quán)利要求5中所述的半導(dǎo)體存儲器，其特征是每一所述節(jié)能電路包括(b-5)一反相器，其輸入端連接到所述節(jié)能電路的所述輸入端，其輸出端反相并輸出加到所述反相器輸入端的邏輯，每一所述節(jié)能電路的所述第一開關(guān)是第一晶體管，其控制電極連接到所述節(jié)能電路的輸入端，第一電極連接到所述節(jié)能電路的輸出端，第二電極接收所述第二電位，以及，每一所述節(jié)能電路的所述第二開關(guān)是一個第二晶體管，其控制電極連接到所述反相器的輸出端，第一電極連接到所述節(jié)能電路的輸出端，第二電極用于接收所述第三電位。
7.權(quán)利要求5中所述半導(dǎo)體存儲器，進(jìn)一步包括(e)大量的MOS管，串聯(lián)在所述節(jié)能電路中所述第二開關(guān)的所述另一端與接收所述第二電位的電位點之間，其特征是每一所述MOS管中的柵漏連接在一起。
8.權(quán)利要求7中所述的半導(dǎo)體存儲器，進(jìn)一步包括(f)分別位于相應(yīng)所述列上的連接線，每條都有寄生電容，每一條都連接在所述相關(guān)節(jié)能電路的輸出端與屬于相關(guān)所述列的所有存儲單元的電源輸入端之間。
9.一種半導(dǎo)體存儲器，包括(a)大量的存儲單元，分布在行列構(gòu)成的矩陣中，當(dāng)大量字線中的一行被選定時，那么所述存儲單元中的一個所屬的所述行中的一行被確定，當(dāng)大量位線對中的一對依據(jù)互異有效的初始列選信號被選定時，那么每一所述大量存儲單元所屬的所述列中的一列被確定，每一所述存儲單元包括(a-1)接收互異邏輯的第一信息保持節(jié)點和第二信息保持節(jié)點；(a-2)一電源輸入端；(a-3)一第一開關(guān)，它根據(jù)每一所述存儲單元所屬的所述行的相應(yīng)字線的選中與否來決定所述位線對中第一位線與所述第一信息保持節(jié)點之間導(dǎo)通與否；(a-4)一第二開關(guān)，它根據(jù)所述字線選中與否來決定所述位線對中第二位線與所述第二信息保持節(jié)點之間導(dǎo)通與否；(a-5)一第一負(fù)載，一端連接到所述第二信息保持節(jié)點，另一端用于接收一個第一電位；(a-6)一第二負(fù)載，一端連接到所述第一信息保持節(jié)點，另一端用于接收所述第一電位；(a-7)一第一驅(qū)動管，柵極連接到所述第一信息保持節(jié)點，漏極連接到所述第二信息保持節(jié)點上，源極連接到所述電源輸入端；以及(a-8)一第二驅(qū)動管，柵極連接到所述第二信息保持節(jié)點，漏極連接到所述第一信息保持節(jié)點上，源極連接到所述電源輸入端；(b)分別位于所述相應(yīng)列上的節(jié)能電路，每一電路包括(b-1)一接收對應(yīng)于所述相關(guān)列的相關(guān)初始列選信號的第一輸入端；(b-2)一接收控制信號的第二輸入端；以及(b-3)一輸出端，當(dāng)所述控制信號無效但所述相關(guān)初始列選信號有效時，此輸出端輸出不同于所述第一電位的第二電位到屬于所述相關(guān)列的存儲單元的電源輸入端，當(dāng)所述控制信號無效，所述相關(guān)初始列選信號也無效時，此輸出端輸出介于所述第一電位與所述第二電位之間的第三電位到屬于所述相應(yīng)列上存儲單元的電源輸入端，當(dāng)所述控制信號有效時，無論所述相關(guān)初始列選信號是否有效，此輸出端輸出所述第二電位到屬于所述相關(guān)列上存儲單元的電源輸入端，這里，當(dāng)所述第一和所述第二開關(guān)不導(dǎo)通時，位線對預(yù)充電到所述第一電位。
10.權(quán)利要求9中所述的半導(dǎo)體存儲器，其特征是所述第一開關(guān)是指第一開關(guān)管，它有一連接到所述字線上的柵和包含兩個電極的一電極對，一電極連接到所述第一位線上，另一電極連接到所述第一信息保持節(jié)點上，以及第二開關(guān)是一個第二開關(guān)管，它有一連接到所述字線上的柵和包含兩個電極的電極對，一電極連接到所述第二位線上，另一電極連接到所述第二信息保持節(jié)點上。
11.權(quán)利要求9中所述的半導(dǎo)體存儲器，其特征是所述第一負(fù)載是指與所述第一驅(qū)動管有相反導(dǎo)電特性的第一負(fù)載管，所述第一負(fù)載管的漏連接到所述第二信息保持節(jié)點，源接收所述第一電位，柵極連接到所述第一信息保持節(jié)點；以及所述的第二負(fù)載是指與所述第二驅(qū)動管有相反導(dǎo)電特性的第二負(fù)載管，第二負(fù)載管的漏端連接到所述第一信息保持節(jié)點，源端接收所述第一電位，柵極連到所述第二信息保持節(jié)點上。
12.權(quán)利要求9所述的半導(dǎo)體存儲器，其特征是第二電位加到所述第一驅(qū)動管和所述第二驅(qū)動管的背柵上。
13.權(quán)利要求9所述的半導(dǎo)體存儲器，其中每一個所述的節(jié)能電路進(jìn)一步包括(b-4)一第一開關(guān)，一端接收所述第二電位，另一端連接到所述節(jié)能電路的輸出端，當(dāng)所述相關(guān)初始列選信號或所述控制信號有效時，所述第一開關(guān)從一端向另一端導(dǎo)通，以及(b-5)一第二開關(guān)，一端接收所述第三電位，另一端連接到所述節(jié)能電路的輸出端，當(dāng)所述相關(guān)初始列選信號和控制信號均無效時，所述第二開關(guān)從一端向另一端導(dǎo)通。
14.權(quán)利要求9所述的半導(dǎo)體存儲器，其特征是其所述節(jié)能電路還包括(b-6)一邏輯門，用于輸出加到所述第一輸入端的邏輯與加到所述第二輸入端的邏輯的邏輯和；以及(b-7)一反相器，輸入端接收所述邏輯門的輸出信號，輸出端用于反相并輸出加到所述反相器輸入端的邏輯；這里所述的節(jié)能電路的所述第一開關(guān)是指一個第一晶體管，其控制極接收所述邏輯門的輸出信號，第一電極接到所述節(jié)能電路的所述輸出端，第二電極接收所述第二電位；以及這里所述節(jié)能電路的所述第二開關(guān)是指一第二晶體管，其控制極連接到所述反相器的所述輸出端，第一電極連接到所述節(jié)能電路的所述輸出，第二電極接收所述第三電位。
15.權(quán)利要求13所述半導(dǎo)體存儲器，還包括(c)大量MOS晶體管，串接在所述節(jié)能電路的第二開關(guān)的另一端與接收所述第二電位的電位點之間，這里每一所述MOS管的柵、漏都連接在一起。
16.權(quán)利要求15所述半導(dǎo)體存儲器，還包括(d)分別放置在所述相應(yīng)列中的連接線，每一連接線都有寄生電容，并且每一連接線都連接在所述相關(guān)節(jié)能電路的輸出端和屬于所述相關(guān)列的所有存儲單元的電源輸入端之間。
17.權(quán)利要求9所述的半導(dǎo)體存儲器，還包括(c)一靈敏放大器；以及(d)分別放置在所述相應(yīng)列中的位線連接裝置，每一都接收對應(yīng)于所述相關(guān)列的相關(guān)所述初始列選信號和時鐘信號，并且僅當(dāng)兩信號都有效時，連接所述靈敏放大器到一所述位線對上。
全文摘要
一種減少半導(dǎo)體時鐘同步靜態(tài)RAM功耗的技術(shù)，電源電位VDD和地電位GND加到屬于所選列的存儲單元上，電源電位VDD和中間電位Vp加到屬于非選列中的存儲單元上，即使屬于所選字線和非選列的存儲單元的開關(guān)管導(dǎo)通，驅(qū)動管中的電流仍然被抑制。
文檔編號G11C11/412GK1148720SQ9611021
公開日1997年4月30日 申請日期1996年6月28日 優(yōu)先權(quán)日1995年10月24日
發(fā)明者中瀨泰伸 申請人:三菱電機株式會社