本公開(kāi)涉及半導(dǎo)體存儲(chǔ)器，尤其涉及一種測(cè)試電路及存儲(chǔ)器。

背景技術(shù)：

1、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dynamic?random?access?memory，dram)作為一種半導(dǎo)體存儲(chǔ)器，尤其是第5代ddr(5th?double?data?rate，ddr5)，因具有高效能和低成本的特性被廣泛應(yīng)用在各種電子產(chǎn)品上。目前存儲(chǔ)器最常用的測(cè)試方法是存儲(chǔ)器內(nèi)建自測(cè)試(memorybuild?in?self?test，mbist)方法，mbist電路以存儲(chǔ)器為目標(biāo)，自動(dòng)生成存儲(chǔ)器的測(cè)試電路，通過(guò)執(zhí)行特定的測(cè)試算法，來(lái)檢測(cè)存儲(chǔ)器中存在的某些缺陷。

技術(shù)實(shí)現(xiàn)思路

1、本公開(kāi)提供了一種測(cè)試電路及存儲(chǔ)器。

2、本公開(kāi)的技術(shù)方案是這樣實(shí)現(xiàn)的：

3、第一方面，本公開(kāi)實(shí)施例提供了一種測(cè)試電路，所述測(cè)試電路利用多個(gè)預(yù)設(shè)數(shù)據(jù)拓?fù)鋵?duì)存儲(chǔ)陣列進(jìn)行讀寫(xiě)測(cè)試；所述測(cè)試電路包括：

4、第一控制模塊，配置為基于接收到的地址跳轉(zhuǎn)脈沖，產(chǎn)生并輸出奇偶指示信號(hào)、翻轉(zhuǎn)指示信號(hào)和拓?fù)渲甘拘盘?hào)；其中，所述地址跳轉(zhuǎn)脈沖指示已執(zhí)行目標(biāo)操作的行地址的計(jì)數(shù)值達(dá)到偶數(shù)最高位或奇數(shù)最高位，所述目標(biāo)操作是指讀操作或?qū)懖僮鳎?/p>

5、狀態(tài)譯碼模塊，與所述第一控制模塊連接，配置為對(duì)所述拓?fù)渲甘拘盘?hào)進(jìn)行計(jì)數(shù)和譯碼，得到中間譯碼信號(hào)；

6、第二控制模塊，與所述第一控制模塊和所述狀態(tài)譯碼模塊連接，配置為基于所述奇偶指示信號(hào)、所述翻轉(zhuǎn)指示信號(hào)和所述中間譯碼信號(hào)，生成并輸出第一狀態(tài)信號(hào)和第二狀態(tài)信號(hào)；

7、其中，所述第一狀態(tài)信號(hào)用于將第一數(shù)據(jù)序列和第二數(shù)據(jù)序列的兩者之一選中為目標(biāo)數(shù)據(jù)序列，所述第二狀態(tài)信號(hào)指示所述目標(biāo)數(shù)據(jù)序列的每一數(shù)據(jù)是否翻轉(zhuǎn)，所述目標(biāo)數(shù)據(jù)序列或翻轉(zhuǎn)后的所述目標(biāo)數(shù)據(jù)序列用于構(gòu)成所述預(yù)設(shè)數(shù)據(jù)拓?fù)洹?/p>

8、在一些實(shí)施例中，所述預(yù)設(shè)數(shù)據(jù)拓?fù)渚哂衋組，每一組所述預(yù)設(shè)數(shù)據(jù)拓?fù)浒ǖ谝粩?shù)據(jù)拓?fù)浜偷诙?shù)據(jù)拓?fù)洌恳粋€(gè)所述第一數(shù)據(jù)拓?fù)浜退龅诙?shù)據(jù)拓?fù)渚ㄆ鏀?shù)據(jù)拓?fù)浜团紨?shù)據(jù)拓?fù)洌?/p>

9、所述奇偶指示信號(hào)指示執(zhí)行所述目標(biāo)操作對(duì)應(yīng)的存儲(chǔ)單元的行地址為奇數(shù)行地址或偶數(shù)行地址，并生成對(duì)應(yīng)的所述奇數(shù)據(jù)拓?fù)浠蛩雠紨?shù)據(jù)拓?fù)洌?/p>

10、所述拓?fù)渲甘拘盘?hào)指示執(zhí)行所述目標(biāo)操作對(duì)應(yīng)的所述預(yù)設(shè)數(shù)據(jù)拓?fù)涞慕M編號(hào)；所述翻轉(zhuǎn)指示信號(hào)指示執(zhí)行所述目標(biāo)操作對(duì)應(yīng)的所述第一數(shù)據(jù)拓?fù)浠蛩龅诙?shù)據(jù)拓?fù)洹?/p>

11、在一些實(shí)施例中，所述第一控制模塊，還配置為基于接收到所述地址跳轉(zhuǎn)脈沖，產(chǎn)生并輸出讀寫(xiě)指示信號(hào)；其中，所述讀寫(xiě)指示信號(hào)指示讀操作或?qū)懖僮鳌?/p>

12、在一些實(shí)施例中，所述測(cè)試電路還包括測(cè)試模塊；

13、所述測(cè)試模塊，與所述第一控制模塊和所述第二控制模塊均連接，配置為接收所述讀寫(xiě)指示信號(hào)、所述第一狀態(tài)信號(hào)和所述第二狀態(tài)信號(hào)；在所述讀寫(xiě)指示信號(hào)指示寫(xiě)操作時(shí)，基于所述第一狀態(tài)信號(hào)和所述第二狀態(tài)信號(hào)向所述存儲(chǔ)陣列寫(xiě)入對(duì)應(yīng)的所述預(yù)設(shè)數(shù)據(jù)拓?fù)洌换蛘撸谒鲎x寫(xiě)指示信號(hào)指示讀操作時(shí)，讀取所述存儲(chǔ)陣列的數(shù)據(jù)，并基于所述第一狀態(tài)信號(hào)和所述第二狀態(tài)信號(hào)對(duì)讀取到的數(shù)據(jù)進(jìn)行比對(duì)處理。

14、在一些實(shí)施例中，所述第一控制模塊，具體配置為每接收到1個(gè)所述地址跳轉(zhuǎn)脈沖，控制所述奇偶指示信號(hào)的電平狀態(tài)發(fā)生一次翻轉(zhuǎn)；每接收到2個(gè)所述地址跳轉(zhuǎn)脈沖，控制所述讀寫(xiě)指示信號(hào)的電平狀態(tài)發(fā)生一次翻轉(zhuǎn)，每接收到4個(gè)所述地址跳轉(zhuǎn)脈沖，控制所述翻轉(zhuǎn)指示信號(hào)的電平狀態(tài)發(fā)生一次翻轉(zhuǎn)，每接收到8個(gè)所述地址跳轉(zhuǎn)脈沖，產(chǎn)生1個(gè)所述拓?fù)渲甘拘盘?hào)。

15、在一些實(shí)施例中，所述第一控制模塊包括：

16、第一信號(hào)單元，配置為利用所述地址跳轉(zhuǎn)脈沖對(duì)所述奇偶指示信號(hào)的反相信號(hào)進(jìn)行采樣處理，產(chǎn)生新的所述奇偶指示信號(hào)；

17、第二信號(hào)單元，與所述第一信號(hào)單元連接，配置為對(duì)所述奇偶指示信號(hào)和所述讀寫(xiě)指示信號(hào)進(jìn)行邏輯處理產(chǎn)生第一中間信號(hào)；以及，基于所述地址跳轉(zhuǎn)脈沖對(duì)所述第一中間信號(hào)進(jìn)行采樣，產(chǎn)生新的所述讀寫(xiě)指示信號(hào)；

18、第三信號(hào)單元，與所述第二信號(hào)單元連接，配置為對(duì)所述奇偶指示信號(hào)、所述讀寫(xiě)指示信號(hào)和所述翻轉(zhuǎn)指示信號(hào)進(jìn)行邏輯處理產(chǎn)生第二中間信號(hào)；以及，基于所述地址跳轉(zhuǎn)脈沖對(duì)所述第二中間信號(hào)進(jìn)行采樣，產(chǎn)生新的所述翻轉(zhuǎn)指示信號(hào)；

19、第四信號(hào)單元，與所述第三信號(hào)單元連接，配置為對(duì)所述奇偶指示信號(hào)、所述讀寫(xiě)指示信號(hào)和所述翻轉(zhuǎn)指示信號(hào)進(jìn)行邏輯處理得到第三中間信號(hào)；基于所述第三中間信號(hào)、所述地址跳轉(zhuǎn)脈沖和預(yù)設(shè)系統(tǒng)時(shí)鐘信號(hào)，產(chǎn)生所述拓?fù)渲甘拘盘?hào)。

20、在一些實(shí)施例中，所述狀態(tài)譯碼模塊包括計(jì)數(shù)單元和c個(gè)譯碼單元，所述中間譯碼信號(hào)的數(shù)量為c個(gè)；

21、所述計(jì)數(shù)單元，與所述第一控制模塊連接，配置為對(duì)所述拓?fù)渲甘拘盘?hào)的脈沖進(jìn)行計(jì)數(shù)，產(chǎn)生第一計(jì)數(shù)值；

22、第j個(gè)所述譯碼單元，與所述計(jì)數(shù)單元連接，配置為在所述第一計(jì)數(shù)值符合第j個(gè)譯碼條件時(shí)，控制第j個(gè)所述中間譯碼信號(hào)處于第一狀態(tài)；在所述第一計(jì)數(shù)值不符合第j個(gè)譯碼條件時(shí)，控制第j個(gè)所述中間譯碼信號(hào)處于第二狀態(tài)；其中，j為大于等于1且小于等于c的整數(shù)；c≤a；所述第一計(jì)數(shù)值包括b位子參數(shù)，2b≥a。

23、在一些實(shí)施例中，所述第二控制模塊包括：

24、第一邏輯單元，配置為對(duì)c個(gè)所述中間譯碼信號(hào)進(jìn)行邏輯處理，輸出第一狀態(tài)偶信號(hào)、第一狀態(tài)奇信號(hào)、第二狀態(tài)偶信號(hào)和第二狀態(tài)奇信號(hào)；

25、第二邏輯單元，配置為基于所述奇偶指示信號(hào)，將所述第一狀態(tài)偶信號(hào)和所述第一狀態(tài)奇信號(hào)的二者之一輸出為第一預(yù)選信號(hào)；以及，基于所述奇偶指示信號(hào)將所述第二狀態(tài)偶信號(hào)和所述第二狀態(tài)奇信號(hào)的二者之一輸出為第二預(yù)選信號(hào)；

26、輸出單元，配置為將所述第一預(yù)選信號(hào)輸出為所述第一狀態(tài)信號(hào)；以及，基于所述翻轉(zhuǎn)指示信號(hào)，將所述第二預(yù)選信號(hào)和所述第二預(yù)選信號(hào)的反相信號(hào)的二者之一輸出為所述第二狀態(tài)信號(hào)。

27、在一些實(shí)施例中，所述第一邏輯單元包括：

28、預(yù)處理單元，配置為對(duì)c個(gè)所述中間譯碼信號(hào)進(jìn)行邏輯處理，輸出第一選擇偶信號(hào)、第一選擇奇信號(hào)、第二選擇偶信號(hào)和第二選擇奇信號(hào)；

29、選擇單元，配置為基于所述第一選擇偶信號(hào)，將標(biāo)準(zhǔn)0信號(hào)和標(biāo)準(zhǔn)1信號(hào)的二者之一輸出為所述第一狀態(tài)偶信號(hào)；

30、基于所述第一選擇奇信號(hào)，將標(biāo)準(zhǔn)0信號(hào)和標(biāo)準(zhǔn)1信號(hào)的二者之一輸出為所述第一狀態(tài)奇信號(hào)；

31、基于所述第二選擇偶信號(hào)，將標(biāo)準(zhǔn)0信號(hào)和標(biāo)準(zhǔn)1信號(hào)的二者之一輸出為所述第二狀態(tài)偶信號(hào)；

32、基于所述第二選擇奇信號(hào)，將標(biāo)準(zhǔn)0信號(hào)和標(biāo)準(zhǔn)1信號(hào)的二者之一輸出為所述第二狀態(tài)奇信號(hào)。

33、在一些實(shí)施例中，所述第一信號(hào)單元包括第一觸發(fā)器：所述第一觸發(fā)器的時(shí)鐘端接收所述地址跳轉(zhuǎn)脈沖，所述第一觸發(fā)器的輸入端與其反相輸出端連接，所述第一觸發(fā)器的正相輸出端輸出所述奇偶指示信號(hào)；

34、所述第二信號(hào)單元包括第一異或門(mén)和第二觸發(fā)器；所述第一異或門(mén)的第一輸入端接收所述奇偶指示信號(hào)，所述第一異或門(mén)的第二輸入端與所述第二觸發(fā)器的正相輸出端連接，所述第一異或門(mén)的輸出端輸出所述第一中間信號(hào)，所述第二觸發(fā)器的輸入端接收所述第一中間信號(hào)，所述第二觸發(fā)器的時(shí)鐘端接收所述地址跳轉(zhuǎn)脈沖，所述第二觸發(fā)器的正相輸出端輸出所述讀寫(xiě)指示信號(hào)；

35、所述第三信號(hào)單元包括第一與門(mén)、第二異或門(mén)和第三觸發(fā)器；所述第一與門(mén)的第一輸入端接收所述讀寫(xiě)指示信號(hào)，所述第一與門(mén)的第二輸入端接收所述奇偶指示信號(hào)，所述第一與門(mén)的輸出端與所述第二異或門(mén)的第一輸入端連接，所述第二異或門(mén)的第二輸入端與所述第三觸發(fā)器的正相輸出端連接，所述第二異或門(mén)的輸出端輸出所述第二中間信號(hào)，所述第三觸發(fā)器的輸入端接收所述第二中間信號(hào)，所述第三觸發(fā)器的時(shí)鐘端接收所述地址跳轉(zhuǎn)脈沖，所述第三觸發(fā)器的正相輸出端輸出所述翻轉(zhuǎn)指示信號(hào)；

36、所述第四信號(hào)單元包括第二與門(mén)、第三異或門(mén)、第四觸發(fā)器、第五觸發(fā)器和第四異或門(mén)；所述第二與門(mén)的第一輸入端與所述第一與門(mén)的輸出端連接，所述第二與門(mén)的第二輸入端接收所述翻轉(zhuǎn)指示信號(hào)，所述第二與門(mén)的輸出端與所述第三異或門(mén)的第一輸入端連接，所述第三異或門(mén)的第二輸入端與所述第四觸發(fā)器的正相輸出端連接，所述第三異或門(mén)的輸出端輸出所述第三中間信號(hào)，所述第四觸發(fā)器的輸入端接收所述第三中間信號(hào)，所述第四觸發(fā)器的時(shí)鐘端接收所述地址跳轉(zhuǎn)脈沖，所述第四觸發(fā)器的正相輸出端與所述第五觸發(fā)器的輸入端連接，所述第五觸發(fā)器的時(shí)鐘端接收所述預(yù)設(shè)系統(tǒng)時(shí)鐘信號(hào)，所述第五觸發(fā)器的正相輸出端與所述第四異或門(mén)的第一輸入端連接，所述第四異或門(mén)的第二輸入端與所述第四觸發(fā)器的正相輸出端連接，所述第四異或門(mén)的輸出端輸出所述拓?fù)渲甘拘盘?hào)。

37、在一些實(shí)施例中，在2a＝12的情況下，b＝3，c＝5；

38、相應(yīng)的，所述計(jì)數(shù)單元包括第六觸發(fā)器、第五異或門(mén)、第七觸發(fā)器、第三與門(mén)、第六異或門(mén)和第八觸發(fā)器；

39、所述第六觸發(fā)器、所述第七觸發(fā)器和所述第八觸發(fā)器的時(shí)鐘端接收所述拓?fù)渲甘拘盘?hào)，所述第六觸發(fā)器的輸入端與其反相輸出端連接，所述第六觸發(fā)器的正相輸出端與所述第五異或門(mén)的第一輸入端連接，所述第五異或門(mén)的第二輸入端與所述第七觸發(fā)器的正相輸出端連接，所述第五異或門(mén)的輸出端與所述第七觸發(fā)器的輸入端連接，所述第七觸發(fā)器的正相輸出端與所述第三與門(mén)的第一輸入端連接，所述第三與門(mén)的第二輸入端與所述第六觸發(fā)器的正相輸出端連接，所述第三與門(mén)的輸出端輸出與所述第六異或門(mén)的第一輸入端連接，所述第六異或門(mén)的第二輸入端與所述第八觸發(fā)器的正相輸出端連接，所述第六異或門(mén)的輸出端與所述第八觸發(fā)器的輸入端連接；所述第六觸發(fā)器的正相輸出端輸出所述第一計(jì)數(shù)值的第1位子參數(shù)，所述第七觸發(fā)器的正相輸出端輸出所述第一計(jì)數(shù)值的第2位子參數(shù)，所述第八觸發(fā)器的正相輸出端輸出所述第一計(jì)數(shù)值的第3位子參數(shù)。

40、在一些實(shí)施例中，所述預(yù)處理單元包括第一邏輯器、第二邏輯器、第三邏輯器和第四邏輯器；

41、所述第一邏輯器的輸入端接收c個(gè)所述中間譯碼信號(hào)的部分信號(hào)，所述第一邏輯器的輸出端輸出所述第一選擇偶信號(hào)；

42、所述第二邏輯器的輸入端接收c個(gè)所述中間譯碼信號(hào)的部分信號(hào)，所述第二邏輯器的輸出端輸出所述第一選擇奇信號(hào)；

43、所述第三邏輯器的輸入端接收c個(gè)所述中間譯碼信號(hào)的部分信號(hào)，所述第三邏輯器的輸出端輸出所述第二選擇偶信號(hào)；

44、所述第四邏輯器的輸入端接收c個(gè)所述中間譯碼信號(hào)的部分信號(hào)，所述第四邏輯器的輸出端輸出所述第二選擇奇信號(hào)；

45、其中，當(dāng)所述中間譯碼信號(hào)不同時(shí)，所述第一選擇偶信號(hào)、所述第一選擇奇信號(hào)、所述第二選擇偶信號(hào)和所述第二選擇偶信號(hào)不完全相同。

46、在一些實(shí)施例中，所述選擇單元包括第一選擇器、第二選擇器、第三選擇器和第四選擇器；

47、所述第一選擇器的第一輸入端接收所述標(biāo)準(zhǔn)1信號(hào)，所述第一選擇器的第二輸入端接收所述標(biāo)準(zhǔn)0信號(hào)，所述第一選擇器的控制端接收所述第一選擇偶信號(hào)，所述第一選擇器的輸出端輸出所述第一狀態(tài)偶信號(hào)；

48、所述第二選擇器的第一輸入端接收所述標(biāo)準(zhǔn)1信號(hào)，所述第二選擇器的第二輸入端接收所述標(biāo)準(zhǔn)0信號(hào)，所述第二選擇器的控制端接收所述第一選擇奇信號(hào)，所述第二選擇器的輸出端輸出所述第一狀態(tài)奇信號(hào)；

49、所述第三選擇器的第一輸入端接收所述標(biāo)準(zhǔn)0信號(hào)，所述第一選擇器的第二輸入端接收所述標(biāo)準(zhǔn)1信號(hào)，所述第三選擇器的控制端接收所述第二選擇偶信號(hào)，所述第三選擇器的輸出端輸出所述第二狀態(tài)偶信號(hào)；

50、所述第四選擇器的第一輸入端接收所述標(biāo)準(zhǔn)0信號(hào)，所述第四選擇器的第二輸入端接收所述標(biāo)準(zhǔn)1信號(hào)，所述第四選擇器的控制端接收所述第二選擇奇信號(hào)，所述第四選擇器的輸出端輸出所述第二狀態(tài)奇信號(hào)。

51、在一些實(shí)施例中，

52、所述第二邏輯單元包括第五選擇器和第六選擇器；所述第五選擇器的第一輸入端接收所述第一狀態(tài)偶信號(hào)，所述第五選擇器的第二輸入端接收所述第一狀態(tài)奇信號(hào)，所述第五選擇器的控制端接收所述奇偶指示信號(hào)，所述第五選擇器的輸出端輸出所述第一預(yù)選信號(hào)；所述第六選擇器的第一輸入端接收所述第二狀態(tài)偶信號(hào)，所述第六選擇器的第二輸入端接收所述第二狀態(tài)奇信號(hào)，所述第六選擇器的控制端接收所述奇偶指示信號(hào)，所述第六選擇器的輸出端輸出所述第二預(yù)選信號(hào)；

53、所述輸出單元包括緩沖器、第三非門(mén)和第七選擇器；所述緩沖器的輸入端接收所述第一預(yù)選信號(hào)，所述緩沖器的輸出端輸出所述第一狀態(tài)信號(hào)；所述第三非門(mén)的輸入端接收所述第二預(yù)選信號(hào)，所述第三非門(mén)的輸出端與所述第七選擇器的第一輸入端連接，所述第七選擇器的第二輸入端接收所述第二預(yù)選信號(hào)，所述第七選擇器的控制端接收所述翻轉(zhuǎn)指示信號(hào)，所述第七選擇器的輸出端輸出所述第二狀態(tài)信號(hào)。

54、在一些實(shí)施例中，所述第一觸發(fā)器至所述第八觸發(fā)器所有的復(fù)位端均接收啟動(dòng)信號(hào)；其中，若所述啟動(dòng)信號(hào)指示所述測(cè)試電路開(kāi)始工作，則所述第一觸發(fā)器至所述第八觸發(fā)器均執(zhí)行復(fù)位操作。

55、第二方面，本公開(kāi)實(shí)施例提供了一種存儲(chǔ)器，該存儲(chǔ)器包括如第一方面任一項(xiàng)所述的測(cè)試電路。

56、本公開(kāi)實(shí)施例提供了一種測(cè)試電路及存儲(chǔ)器，該測(cè)試電路能夠在接收到地址跳轉(zhuǎn)脈沖、奇偶指示信號(hào)、翻轉(zhuǎn)指示信號(hào)和拓?fù)渲甘拘盘?hào)后能夠自動(dòng)完成預(yù)設(shè)數(shù)據(jù)拓?fù)涞淖x寫(xiě)操作；而且，該測(cè)試電路可以在奇數(shù)或偶數(shù)計(jì)數(shù)達(dá)到最高位時(shí)改變輸入數(shù)據(jù)，在地址遍歷完改變讀寫(xiě)狀態(tài)，在做完一個(gè)預(yù)設(shè)數(shù)據(jù)拓?fù)涞臏y(cè)試后通過(guò)翻轉(zhuǎn)測(cè)試數(shù)據(jù)實(shí)現(xiàn)另一個(gè)預(yù)設(shè)數(shù)據(jù)拓?fù)涞臏y(cè)試，循環(huán)控制，直至所有的預(yù)設(shè)數(shù)據(jù)拓?fù)錅y(cè)試完。