本發(fā)明涉及半導(dǎo)體，特別是涉及一種用于sram寫輔助模塊的負(fù)壓位線控制電路。

背景技術(shù)：

1、隨著半導(dǎo)體器件制程發(fā)展，sram存儲(chǔ)單元的面積逐漸微縮，導(dǎo)致npg、npd器件尺寸大幅減小；同時(shí)，為了提高存儲(chǔ)單元的噪聲容限來保證數(shù)據(jù)可靠，ppu管的電流能力相對(duì)npd管得到了加強(qiáng)，導(dǎo)致存儲(chǔ)單元在寫入時(shí)，qb節(jié)點(diǎn)電位受pppu0和nnpg0管競(jìng)爭(zhēng)，無法很快降到低電位使qt/qb節(jié)點(diǎn)電位翻轉(zhuǎn)，如圖1(a)所示。因此需要更長的寫入時(shí)間保證存儲(chǔ)單元內(nèi)數(shù)據(jù)電位翻轉(zhuǎn)，在工藝波動(dòng)時(shí)甚至無法寫入導(dǎo)致sram失敗。

2、為了提高存儲(chǔ)單元的寫入速度，降低寫入失敗率，針對(duì)這些存儲(chǔ)單元的存儲(chǔ)器架構(gòu)中會(huì)加入寫輔助(wa)模塊，最常用的策略是在位線寫驅(qū)動(dòng)模塊中接入負(fù)壓位線(nbl)模塊，如圖1(b)所示，使“0”位線在寫周期降至負(fù)壓，增大nnpg0管通過的電流，從而加快數(shù)據(jù)寫入。

3、為了節(jié)省存儲(chǔ)器的面積，nbl往往通過電容壓差效應(yīng)產(chǎn)生一個(gè)脈寬很窄的負(fù)壓脈沖，這個(gè)脈沖在存儲(chǔ)單元的字線開啟后一定時(shí)間內(nèi)生效，保證負(fù)壓位線能在存儲(chǔ)單元的字線開啟后施加在存儲(chǔ)單元的位線上，使qb節(jié)點(diǎn)電位降得更低，從而加快存儲(chǔ)單元內(nèi)部qt/qb節(jié)點(diǎn)電位翻轉(zhuǎn)。

4、目前常用架構(gòu)為圖2所示，在位線的多路選擇器(mux)模塊前一級(jí)的位線驅(qū)動(dòng)反相器的nmos源極接到nbl模塊，控制nbl產(chǎn)生的寫輔助時(shí)鐘waclk由控制模塊產(chǎn)生，在wpass信號(hào)選通后一定延遲后waclk開啟nbl模塊產(chǎn)生負(fù)壓。

5、為解決上述問題，需要提出一種新型的用于sram寫輔助模塊的負(fù)壓位線控制電路。

技術(shù)實(shí)現(xiàn)思路

1、鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種用于sram寫輔助模塊的負(fù)壓位線控制電路，用于解決現(xiàn)有技術(shù)中不同容量sram負(fù)壓產(chǎn)生時(shí)間與寫周期控制時(shí)序不匹配的問題。

2、為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種用于sram寫輔助模塊的負(fù)壓位線控制電路，包括：

3、存儲(chǔ)器單元陣列，其中每個(gè)存儲(chǔ)器單元被連接到一對(duì)字線wl、一對(duì)位線blt/blb和一電源線上；

4、預(yù)充電模塊，其在寫周期且寫輔助功能開啟狀態(tài)下寫輔助使能信號(hào)的反信號(hào)waeb＝0，由時(shí)鐘clk上升沿觸發(fā)的預(yù)充電模塊關(guān)閉，所有位線blt/blb預(yù)充電至高后懸??；

5、選通器(mux)模塊，在所有位線blt/blb預(yù)充電至高后懸浮后，由寫驅(qū)動(dòng)模塊產(chǎn)生的控制信號(hào)通過列譯碼地址選通一對(duì)字線傳入以寫入數(shù)據(jù)；

6、負(fù)壓位線模塊，使“0”位線在寫周期降至負(fù)壓，以加快數(shù)據(jù)寫入；

7、控制電路，其用于通過位線控制產(chǎn)生負(fù)壓位線模塊觸發(fā)的寫輔助時(shí)鐘waclk，在選通字線后一定延遲后寫輔助時(shí)鐘waclk開啟負(fù)壓位線模塊產(chǎn)生負(fù)壓脈沖，使負(fù)壓脈沖在“0”位線降到0后生成。

8、優(yōu)選地，所述存儲(chǔ)器單元為6晶體管存儲(chǔ)器，其包括：2個(gè)pmos晶體管ppu0、ppu1和4個(gè)nmos晶體管npd0、npd1、npg0、npg1；其中，npd0、npd1為下拉管，ppu0、ppu1為上升管，npg0和npg1為傳輸管；ppu0、ppu1的源極連接存儲(chǔ)單元工作電源vdd，ppu0、ppu1的漏極分別連接npd0、npd1的漏極；ppu0的柵極連接npd0的柵極形成第一存儲(chǔ)節(jié)點(diǎn)qb，ppu1的柵極連接npd1的柵極形成第二存儲(chǔ)節(jié)點(diǎn)qt；npd0、npd1的源極連接地線；npg0的源極連接信號(hào)blt，漏極連接第一存儲(chǔ)節(jié)點(diǎn)qt，柵極連接字線wl；npg1的源極連接信號(hào)blb，漏極連接第二存儲(chǔ)節(jié)點(diǎn)qb，柵極連接位線wl。

9、優(yōu)選地，所述控制電路包括：由寫輔助使能信號(hào)的反信號(hào)waeb控制的第一pmos管和第一nmos管；由位線預(yù)充電信號(hào)prch控制的第二nmos管；2*n個(gè)由位線控制柵極的第二pmos管，其中n為位線選通器mux的譯碼位數(shù)；其中，第一pmos管的襯底端和源端短接后接電源電壓vdd，第一mos管的柵極接寫輔助使能信號(hào)的反信號(hào)waeb，第一pmos管的漏極接每個(gè)第二pmos管的源極；在兩組n個(gè)的第二pmos管中，第二pmos管的柵極分別依次接第n列的位線blt和第n列的位線blb；第一nmos管的柵極接寫輔助使能信號(hào)的反信號(hào)waeb，第一nmos管的襯底端和源端短接后接地端vss，第一nmos的漏端和每個(gè)第二pmos管的漏極連接；第二nmos管的柵極接位線預(yù)充電信號(hào)prch，第一nmos管的襯底端和源端短接后接地端vss，第二nmos的漏端和每個(gè)第二pmos管的漏極連接。

10、優(yōu)選地，在所述寫輔助使能且位線未充電時(shí)，2*n個(gè)位線中有一條位線寫“0”，控制2*n個(gè)第二pmos中一個(gè)pmos導(dǎo)通，以上拉寫輔助時(shí)鐘waclk，開啟寫輔助負(fù)壓位線模塊。

11、優(yōu)選地，所述位線blt/blb的負(fù)載大小與掛載的存儲(chǔ)單元數(shù)量線性相關(guān)，隨著存儲(chǔ)器容量增大“0”位線的下降時(shí)間延長，寫輔助時(shí)鐘waclk上升沿更晚生成。

12、優(yōu)選地，在所述位線的選通器模塊前一級(jí)的位線驅(qū)動(dòng)反相器的nmos源極接到負(fù)壓位線模塊。

13、優(yōu)選地，在所述寫周期且寫輔助功能開啟的條件下，寫輔助使能信號(hào)的反信號(hào)waeb＝0，第一pmos管導(dǎo)通，第一nmos管截止；其他情況下寫輔助使能信號(hào)的反信號(hào)waeb＝1，第一pmos管截止，第一nmos管導(dǎo)通。

14、優(yōu)選地，在進(jìn)入寫周期后，所述預(yù)充電信號(hào)prch＝0，第二nmos管截止。

15、優(yōu)選地，退出寫周期后，所述預(yù)充電信號(hào)prch＝1，第二nmos管導(dǎo)通，寫輔助時(shí)鐘waclk被拉低關(guān)閉負(fù)壓位線模塊。

16、優(yōu)選地，所述其他情況為讀周期，寫輔助使能信號(hào)的反信號(hào)waeb置高，寫輔助時(shí)鐘waclk一直拉低，不會(huì)觸發(fā)寫輔助負(fù)壓位線模塊工作，避免寫驅(qū)動(dòng)管的負(fù)壓影響讀出靈敏放大器工作。

17、優(yōu)選地，所述寫輔助時(shí)鐘waclk信號(hào)之后可接任意級(jí)數(shù)的延遲模塊來微調(diào)負(fù)壓脈沖的產(chǎn)生時(shí)間。

18、優(yōu)選地，所述負(fù)壓脈沖在單個(gè)選通器模塊中局部使用。

19、優(yōu)選地，所述負(fù)壓脈沖在多個(gè)互聯(lián)的選通器模塊作為全局電位使用。

20、優(yōu)選地，所述寫輔助時(shí)鐘waclk為每個(gè)選通器模塊模塊中的局部信號(hào)。

21、如上所述，本發(fā)明的用于sram寫輔助模塊的負(fù)壓位線控制電路，具有以下有益效果：

22、本發(fā)明在應(yīng)用于sram寫輔助模塊的設(shè)計(jì)中，克服了不同容量sram負(fù)壓產(chǎn)生時(shí)間與寫周期控制時(shí)序不匹配的問題，可通過位線的電位自適應(yīng)開啟負(fù)壓模塊，對(duì)于容量靈活調(diào)整的sram編譯器設(shè)計(jì)尤為有利。

技術(shù)特征：

1.一種用于sram寫輔助模塊的負(fù)壓位線控制電路，其特征在于，包括：

2.根據(jù)權(quán)利要求1所述的用于sram寫輔助模塊的負(fù)壓位線控制電路，其特征在于：所述存儲(chǔ)器存儲(chǔ)器單元為6晶體管存儲(chǔ)器，其包括：2個(gè)pmos晶體管ppu0、ppu1和4個(gè)nmos晶體管npd0、npd1、npg0、npg1；其中，npd0、npd1為下拉管，ppu0、ppu1為上升管，npg0和npg1為傳輸管；ppu0、ppu1的源極連接存儲(chǔ)單元工作電源vdd，ppu0、ppu1的漏極分別連接npd0、npd1的漏極；ppu0的柵極連接npd0的柵極形成第一存儲(chǔ)節(jié)點(diǎn)qb，ppu1的柵極連接npd1的柵極形成第二存儲(chǔ)節(jié)點(diǎn)qt；npd0、npd1的源極連接地線；npg0的源極連接信號(hào)blt，漏極連接第一存儲(chǔ)節(jié)點(diǎn)qt，柵極連接字線wl；npg1的源極連接信號(hào)blb，漏極連接第二存儲(chǔ)節(jié)點(diǎn)qb，柵極連接位線wl。

3.根據(jù)權(quán)利要求1所述的用于sram寫輔助模塊的負(fù)壓位線控制電路，其特征在于：所述控制電路包括：由寫輔助使能信號(hào)的反信號(hào)waeb控制的第一pmos管和第一nmos管；由位線預(yù)充電信號(hào)prch控制的第二nmos管；2*n個(gè)由位線控制柵極的第二pmos管，其中n為位線選通器mux的譯碼位數(shù)；其中，第一pmos管的襯底端和源端短接后接電源電壓vdd，第一mos管的柵極接寫輔助使能信號(hào)的反信號(hào)waeb，第一pmos管的漏極接每個(gè)第二pmos管的源極；在兩組n個(gè)的第二pmos管中，第二pmos管的柵極分別依次接第n列的位線blt和第n列的位線blb；第一nmos管的柵極接寫輔助使能信號(hào)的反信號(hào)waeb，第一nmos管的襯底端和源端短接后接地端vss，第一nmos的漏端和每個(gè)第二pmos管的漏極連接；第二nmos管的柵極接位線預(yù)充電信號(hào)prch，第一nmos管的襯底端和源端短接后接地端vss，第二nmos的漏端和每個(gè)第二pmos管的漏極連接。

4.根據(jù)權(quán)利要求3所述的用于sram寫輔助模塊的負(fù)壓位線控制電路，其特征在于：在所述寫輔助使能且位線未充電時(shí)，2*n個(gè)位線中有一條位線寫“0”，控制2*n個(gè)第二pmos中一個(gè)pmos導(dǎo)通，以上拉寫輔助時(shí)鐘waclk，開啟寫輔助負(fù)壓位線模塊。

5.根據(jù)權(quán)利要求1所述的用于sram寫輔助模塊的負(fù)壓位線控制電路，其特征在于：所述位線blt/blb的負(fù)載大小與掛載的存儲(chǔ)單元數(shù)量線性相關(guān)，隨著存儲(chǔ)器容量增大“0”位線的下降時(shí)間延長，寫輔助時(shí)鐘waclk上升沿更晚生成。

6.根據(jù)權(quán)利要求1所述的用于sram寫輔助模塊的負(fù)壓位線控制電路，其特征在于：在所述位線的選通器模塊前一級(jí)的位線驅(qū)動(dòng)反相器的nmos源極接到負(fù)壓位線模塊。

7.根據(jù)權(quán)利要求3所述的用于sram寫輔助模塊的負(fù)壓位線控制電路，其特征在于：在所述寫周期且寫輔助功能開啟的條件下，寫輔助使能信號(hào)的反信號(hào)waeb＝0，第一pmos管導(dǎo)通，第一nmos管截止；其他情況下寫輔助使能信號(hào)的反信號(hào)waeb＝1，第一pmos管截止，第一nmos管導(dǎo)通。

8.根據(jù)權(quán)利要求7所述的用于sram寫輔助模塊的負(fù)壓位線控制電路，其特征在于：在進(jìn)入寫周期后，所述預(yù)充電信號(hào)prch＝0，第二nmos管截止。

9.根據(jù)權(quán)利要求8所述的用于sram寫輔助模塊的負(fù)壓位線控制電路，其特征在于：退出寫周期后，所述預(yù)充電信號(hào)prch＝1，第二nmos管導(dǎo)通，寫輔助時(shí)鐘waclk被拉低關(guān)閉負(fù)壓位線模塊。

10.根據(jù)權(quán)利要求9所述的用于sram寫輔助模塊的負(fù)壓位線控制電路，其特征在于：所述其他情況為讀周期，寫輔助使能信號(hào)的反信號(hào)waeb置高，寫輔助時(shí)鐘waclk一直拉低，不會(huì)觸發(fā)寫輔助負(fù)壓位線模塊工作，避免寫驅(qū)動(dòng)管的負(fù)壓影響讀出靈敏放大器工作。

11.根據(jù)權(quán)利要求1所述的用于sram寫輔助模塊的負(fù)壓位線控制電路，其特征在于：所述寫輔助時(shí)鐘waclk信號(hào)之后可接任意級(jí)數(shù)的延遲模塊來微調(diào)負(fù)壓脈沖的產(chǎn)生時(shí)間。

12.根據(jù)權(quán)利要求1所述的用于sram寫輔助模塊的負(fù)壓位線控制電路，其特征在于：所述負(fù)壓脈沖在單個(gè)選通器模塊中局部使用。

13.根據(jù)權(quán)利要求1所述的用于sram寫輔助模塊的負(fù)壓位線控制電路，其特征在于：所述負(fù)壓脈沖在多個(gè)互聯(lián)的選通器模塊作為全局電位使用。

14.根據(jù)權(quán)利要求1所述的用于sram寫輔助模塊的負(fù)壓位線控制電路，其特征在于：所述寫輔助時(shí)鐘waclk為每個(gè)選通器模塊中的局部信號(hào)。

技術(shù)總結(jié)
本發(fā)明提供一種用于SRAM寫輔助模塊的負(fù)壓位線控制電路，包括存儲(chǔ)器單元陣列；預(yù)充電模塊，其在寫周期且寫輔助功能開啟狀態(tài)下寫輔助使能信號(hào)的反信號(hào)WAEB＝0，由時(shí)鐘CLK上升沿觸發(fā)的預(yù)充電模塊關(guān)閉，所有位線BLT/BLB預(yù)充電至高后懸??；選通器模塊，在所有位線BLT/BLB預(yù)充電至高后懸浮后，由寫驅(qū)動(dòng)模塊產(chǎn)生的控制信號(hào)通過列譯碼地址選通一對(duì)字線傳入以寫入數(shù)據(jù)；負(fù)壓位線模塊，使“0”位線在寫周期降至負(fù)壓，以加快數(shù)據(jù)寫入；控制電路，其用于通過位線控制產(chǎn)生負(fù)壓位線模塊觸發(fā)的寫輔助時(shí)鐘WACLK，在選通字線后一定延遲后寫輔助時(shí)鐘WACLK開啟負(fù)壓位線模塊產(chǎn)生負(fù)壓脈沖，使負(fù)壓脈沖在“0”位線降到0后生成。本發(fā)明可通過位線的電位自適應(yīng)開啟負(fù)壓模塊。

技術(shù)研發(fā)人員：黃礎(chǔ)熠
受保護(hù)的技術(shù)使用者：上海華力集成電路制造有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/23