相關(guān)申請案的交叉參考

本申請案根據(jù)35u.s.c.§119(e)主張2015年12月18日申請的第62/269,737號臨時申請案的優(yōu)先權(quán)，所述臨時申請案以引用方式并入本文中。

關(guān)于聯(lián)邦政府資助的研究或開發(fā)的聲明

不適用。

本發(fā)明涉及固態(tài)存儲器的領(lǐng)域。更具體來說，本發(fā)明的實施例涉及對單次可編程非易失性存儲器中所存儲的數(shù)據(jù)狀態(tài)的感測。

背景技術(shù)：

非易失性固態(tài)讀取/寫入存儲器裝置在許多現(xiàn)代電子系統(tǒng)中是常見的，尤其是在便攜式電子裝置及系統(tǒng)中。常規(guī)類型的非易失性固態(tài)存儲器裝置包含被稱為電可編程只讀存儲器(eprom)裝置的存儲器裝置?，F(xiàn)代eprom存儲器單元包含存儲數(shù)據(jù)狀態(tài)的一或多個“浮動?xùn)艠O”晶體管。在一般意義上，通過施加偏壓來對這些浮動?xùn)艠O晶體管進(jìn)行“編程”，所述偏壓使電洞或電子隧穿或通過較薄電介質(zhì)膜被注入到作為晶體管的浮動?xùn)艠O的電隔離的晶體管柵極元件上。與在浮動?xùn)艠O上未俘獲電荷的情況下的閾值電壓相比，浮動?xùn)艠O上所俘獲的此電荷將調(diào)制存儲器單元晶體管的表觀閾值電壓?？赏ㄟ^在正常晶體管偏置條件下感測經(jīng)編程的狀態(tài)與未經(jīng)編程的狀態(tài)之間的源極-漏極傳導(dǎo)的所得差值來檢測閾值電壓的此差值。一些eprom裝置是“可擦除的”，其中：可(例如)通過將存儲器單元曝露到紫外光(此類存儲器被稱為“uveprom”)或通過施加實現(xiàn)來自浮動?xùn)艠O的電荷的隧穿的特定電偏置條件(此類存儲器被稱為電可擦除或電可更改，即，分別是eeprom或eaprom)從浮動?xùn)艠O移除所俘獲的電荷。通常由eeprom存儲器陣列實現(xiàn)“快閃”存儲器裝置，其中擦除操作被同時施加于存儲器單元的“塊”。

因為現(xiàn)代eprom及eeprom功能的方便性及效率，現(xiàn)在通常將非易失性存儲器陣列嵌入于較大型的集成電路內(nèi)，例如現(xiàn)代復(fù)雜微處理器、數(shù)字信號處理器及其它大型邏輯電路。此類嵌入式非易失性存儲器可用作存儲可由處理器執(zhí)行的軟件例程的非易失性程序存儲器，且也可用作非易失性數(shù)據(jù)存儲裝置。在更小規(guī)模上，非易失性存儲器單元可實現(xiàn)控制寄存器，可通過所述控制寄存器配置較大型的邏輯電路，或可將其用于在電測量之后“修整”模擬電平。

如所屬領(lǐng)域已知，“單次可編程”(“otp”)存儲器也是流行的，尤其是在如上所述的嵌入式非易失性存儲器應(yīng)用中。otp存儲器的存儲器單元與uveprom單元類似或相同地構(gòu)造，且因而其不可被電擦除。但當(dāng)安裝于不具有窗(存儲器可通過所述窗被曝露于紫外光)的不透明封裝中時，uveprom單元可被編程一次，且僅可被編程一次。在嵌入式應(yīng)用中，otp存儲器可用于存儲待由嵌入式微控制器或微處理器執(zhí)行的程序代碼。

在任何類型的固態(tài)半導(dǎo)體存儲器中，讀取操作的數(shù)據(jù)路徑時序在存儲器裝置的性能中是關(guān)鍵的。作為所屬領(lǐng)域的基礎(chǔ)，通常通過根據(jù)行地址選擇陣列中的一行單元、將那些單元中的每一者中的存儲裝置耦合到對應(yīng)的位線以根據(jù)其對應(yīng)的單元中所存儲的數(shù)據(jù)狀態(tài)在每一位線上建立電壓或電流，對常規(guī)otp及其它固態(tài)存儲器中的存儲器單元進(jìn)行存取。感測放大器感測位線的狀態(tài)以確定所存取的單元的數(shù)據(jù)狀態(tài)，且接著，鎖存感測到的這些數(shù)據(jù)狀態(tài)并沿著存儲器的輸出數(shù)據(jù)路徑傳送所述數(shù)據(jù)狀態(tài)。必須在變化的電壓及溫度條件下、在制造參數(shù)的變化的情況下及在存在系統(tǒng)噪聲的情況下維持對所存儲的存儲器單元狀態(tài)的準(zhǔn)確感測。如所屬領(lǐng)域已知，取決于讀取電路中的時序精度的讀取操作的噪聲容限在很大程度上確定用于提供必要的讀取電流所需的最小存儲器單元大小，且因此確定每單元“芯片”面積中以位為單位的存儲器密度。

感測電路的此精度在很大程度上歸因于感測放大器以其進(jìn)行操作以放大及鎖存由位線信號所表示的數(shù)據(jù)狀態(tài)的時序。在每一循環(huán)中，在允許將位線電平放大及鎖存為從所存取的存儲器單元讀取的數(shù)據(jù)狀態(tài)之前，必須提供時間以允許所存取的單元在那些位線上產(chǎn)生電壓或電流。一方面，如果在循環(huán)中過早鎖存數(shù)據(jù)，那么在已完全產(chǎn)生位線信號之前，所讀取的數(shù)據(jù)易受來自噪聲的誤差影響。另一方面，比可靠感測所需更晚鎖存數(shù)據(jù)將過度地延長讀取循環(huán)時間，且因此限制裝置的性能。

已觀察到，在現(xiàn)代存儲器架構(gòu)中優(yōu)化讀取循環(huán)的數(shù)據(jù)路徑時序可為相當(dāng)困難的。用于設(shè)置讀取路徑時序的一種常規(guī)技術(shù)是從選通(gate)字線驅(qū)動器的行啟用控制信號產(chǎn)生感測放大器啟用信號，但運用延遲元件(例如，邏輯反相器鏈)在所選擇的字線的驅(qū)動之后在啟用感測放大器或鎖存感測到的數(shù)據(jù)之前建立所期望的延遲時間。然而，已觀察到，存儲器單元晶體管的構(gòu)造及因此電特性通常不同于組成延遲元件的邏輯晶體管的的構(gòu)造及電特性。顯著的裝置不匹配連同這些最小大小單元晶體管的裝置行為的局部變化一起可導(dǎo)致使將額外設(shè)計容限(即，字線驅(qū)動與感測放大器啟用信號之間的延長的延遲)構(gòu)建到時序電路中成為必要。此額外容限不利地影響讀取循環(huán)時間。

用于確定現(xiàn)代固態(tài)存儲器中的感測放大器時序的另一常規(guī)方法使用基于使用與單元晶體管相同的晶體管大小所構(gòu)造的副本或“虛設(shè)”存儲器單元的“跟蹤”電路。此方法在副本單元可緊密匹配主陣列中的單元晶體管的那些存儲器技術(shù)(例如，靜態(tài)隨機(jī)存取存儲器(sram))中是尤其常見的。定制集成電路大會(customintegratedcircuitsconference)(ieee，2008)第415到418頁阿爾斯蘭(arslan)等人所著的“使用可配置副本位線的耐變化性sram感測放大器時序(variation-tolerantsramsense-amplifiertimingusingconfigurablereplicabitlines)”描述被實施于主存儲器陣列中或鄰近于主存儲器陣列實施的存儲器單元的副本列的并入，其中由可配置數(shù)目個虛設(shè)存儲器單元對副本位線進(jìn)行放電，其中列驅(qū)動感測放大器啟用信號。《固態(tài)電路雜志(j.solidstatecircuits)》第33卷，第8期(ieee，1998)第1208到1219頁亞瑟(amrutur)等人所著的“用于低電力sram中的字線及感測控制的副本技術(shù)(areplicatechniqueforwordlineandsensecontrolinlow-powersram’s)”描述被實施于主存儲器陣列中或鄰近于主存儲器陣列實施的一行副本單元，其中連同用于主陣列的全局字線一起驅(qū)動虛設(shè)全局字線。

在一些存儲器架構(gòu)中，例如常規(guī)單次可編程(otp)存儲器中所使用的架構(gòu)，跟蹤電路確定啟用接收感測放大器的輸出的數(shù)據(jù)鎖存器的時間。在一種常規(guī)otp架構(gòu)中，感測放大器異步響應(yīng)于位線電平以產(chǎn)生輸出電平，所述輸出電平在由跟蹤電路確定的循環(huán)中的點處被鎖存到讀取數(shù)據(jù)鎖存器中。

圖1說明包含用于對由感測放大器感測到的數(shù)據(jù)的鎖存進(jìn)行定時的跟蹤電路的常規(guī)otp存儲器的功能架構(gòu)。在此常規(guī)架構(gòu)中，otp位單元被布置為主陣列2中的行及列，其中相同行中的單元共享字線，且相同列中的單元共享位線bl，主陣列2耦合到主感測放大器4中的對應(yīng)的一者?？刂七壿?表示產(chǎn)生字線啟用信號wl_en的時序邏輯電路，所述啟用信號wl_en選通行解碼器及字線驅(qū)動器(未展示)以在(由讀取啟用信號read所指示的)讀取循環(huán)中在適當(dāng)?shù)臅r間響應(yīng)于時鐘信號clk使主陣列2中的所選擇的字線通電。主感測放大器4以上文所論述的方式異步感測位線bl的狀態(tài)且將指示感測到的數(shù)據(jù)狀態(tài)的對應(yīng)的輸出信號呈現(xiàn)到讀取數(shù)據(jù)鎖存器6。在此常規(guī)otp架構(gòu)中，讀取數(shù)據(jù)鎖存器6響應(yīng)于latch_data信號鎖存由主感測放大器4所呈現(xiàn)的輸出數(shù)據(jù)d_out。跟蹤電路8還在此時產(chǎn)生復(fù)位信號reset到控制邏輯5以允許存儲器在輸出數(shù)據(jù)以間隔t2-t1從讀取數(shù)據(jù)鎖存器6鎖存之后立即準(zhǔn)備下一循環(huán)。

根據(jù)此常規(guī)otp架構(gòu)，latch_data信號的時序來源于跟蹤電路8，跟蹤電路8在使字線啟用信號wl_en通電之后跟蹤對一或多個副本存儲器單元2r處所存儲的數(shù)據(jù)電平的感測。每一副本單元2r通常被硬接線到特定數(shù)據(jù)狀態(tài)，且在字線啟用信號wl_en被通電時耦合到副本位線rbl。如果使用了多個副本單元2r，那么這些單元2r通常沿著一或多個副本位線rbl被集合在一起以最小化局部裝置變化的影響。副本感測放大器4r響應(yīng)于副本位線rbl處的轉(zhuǎn)變將信號發(fā)布到跟蹤電路8。跟蹤電路8又產(chǎn)生latch_data信號，這(理論上)在副本感測放大器4r根據(jù)副本位線rbl處的電平產(chǎn)生穩(wěn)定的d_out狀態(tài)的時間處(加上額外時間容限以允許主陣列2內(nèi)的變化)。出于上文所論述的原因，此latch_data信號的時序在此otp存儲器的整體性能中是關(guān)鍵的。如果latch_data信號在循環(huán)中被過早施加于鎖存器6，那么讀取操作的噪聲容限較差；如果其在循環(huán)中其被過晚施加過晚，那么存儲器的循環(huán)時間降級。

然而，已觀察到，常規(guī)跟蹤電路方法在可在單次可編程(otp)存儲器中獲得感測放大器或數(shù)據(jù)鎖存器時序所使用的精度方面受限。如所屬領(lǐng)域已知，otp存儲器單元的電行為在裝置的壽命內(nèi)改變，例如，這是因為位單元晶體管的浮動?xùn)艠O處所存儲的電荷泄漏或以其它方式被削弱。此行為改變通常在經(jīng)編程的(即，“1”數(shù)據(jù)狀態(tài))單元的讀取性能隨著時間的降級中得到反映。不幸的是，參考圖1，副本otp單元2r將以與主陣列2中的平均單元不同的方式隨著時間降級，(如果無其它原因)這是因為副本單元2r在每一個讀取循環(huán)中都被存取，而主陣列2中的單元平均來說被存取的頻率要低得多。

為避免讀取性能隨著時間的所得變化，許多常規(guī)otp存儲器實現(xiàn)副本單元2r作為非可編程晶體管，例如，作為p溝道m(xù)os負(fù)載晶體管，使得ltch_data信號的時序在裝置壽命內(nèi)不變。然而，使用與主陣列2中的單元的晶體管類型及布置不同的副本單元2r的晶體管類型及布置，導(dǎo)致跟蹤電路及實際數(shù)據(jù)路徑隨著電力供應(yīng)器電壓、溫度、及過程參數(shù)中的變化而展現(xiàn)不同行為。圖2a定性地說明這些參數(shù)的變化對圖1的otp存儲器中的時序確定的影響。在圖2a的此實例中，標(biāo)繪圖vblbc針對電力供應(yīng)器電壓、溫度及過程參數(shù)的“最佳情況”條件展現(xiàn)用于在使主陣列2中的所選擇的字線通電之后的“0”到“1”轉(zhuǎn)變的位線電壓vblbc。如圖2a中所展示，此位線電壓vblbc在時間t0處達(dá)到跳變電壓vtrip，在時間t0處，可將latch_data信號發(fā)布到讀取數(shù)據(jù)鎖存器6以準(zhǔn)確地鎖存感測放大器4的輸出d_out。由標(biāo)繪圖vblwc展示關(guān)于在此otp存儲器中產(chǎn)生位線電壓的電壓、溫度及過程的“最壞情況”條件，標(biāo)繪圖vblwc在稍后的時間t1處達(dá)到跳變電壓vtrip。

雖然跟蹤電路可經(jīng)布置以在最壞情況時間t1之后的任何時間發(fā)布latch_data信號，但考慮到主陣列單元在系統(tǒng)壽命內(nèi)的最終降級，來自與主陣列2中的存儲器單元裝置不同的晶體管的副本單元2r的構(gòu)造使某種時序容限的實施成為必要。因此，此常規(guī)otp存儲器中的副本單元2r、副本感測放大器4r及跟蹤電路8的布置通常經(jīng)布置，使得參考位線電壓vrbl達(dá)到跳變電壓vtrip的時間晚于針對主陣列2最壞情況時間t1。圖2a展示參考位線電壓vrbl的此較慢產(chǎn)生的實例，其在時間t2處達(dá)到跳變電壓vtrip。

由間隔t2-t1所提供的此容限直接影響存儲器的循環(huán)時間。圖2b說明在將時鐘信號clk發(fā)布到在此架構(gòu)中的控制邏輯5之后在感測放大器4的輸出d_out處產(chǎn)生穩(wěn)定的“1”電平。在最壞情況時間(此時，參考位線電壓vrbl達(dá)到跳變電壓vtrip)之后由時間間隔t2-t1所指示的時序容限考慮到了主陣列單元在裝置壽命內(nèi)的降級。在當(dāng)前otp存儲器中，此t2-t1容限可取決于存儲器大小從30nsec變化到差不多100nsec。此容限間隔t2-t1可為存儲器的整個循環(huán)時間tcyc的重要部分，且因此可影響裝置的整體性能。

技術(shù)實現(xiàn)要素：

所揭示的實施例提供一種用于單次可編程(otp)存儲器中的讀取數(shù)據(jù)路徑的時序架構(gòu)，在所述時序架構(gòu)中存儲器循環(huán)時間被最小化。

所揭示的實施例提供此存儲器架構(gòu)，其中讀取數(shù)據(jù)路徑的時序在存儲器的操作壽命內(nèi)隨著位單元性能的變化而調(diào)整。

所揭示的實施例提供需要最小時序容限以將單元降級考慮在內(nèi)的此存儲器架構(gòu)。

所揭示的實施例提供其中讀取電力消耗被減小的此存儲器架構(gòu)。

所揭示的實施例提供可由比常規(guī)存儲器中更簡單的電路實現(xiàn)的此存儲器架構(gòu)。

所屬領(lǐng)域的一般技術(shù)人員參考以下說明連同其圖式將明白所揭示的實施例的其它目的及優(yōu)點。

根據(jù)某些實施例，一種可編程存儲器包含：讀取數(shù)據(jù)路徑，其中所述數(shù)據(jù)路徑本身中的轉(zhuǎn)變用于鎖存從所存取的存儲器單元感測到的數(shù)據(jù)狀態(tài)。提供鎖存器設(shè)置復(fù)位邏輯，使得在讀取操作中，感測放大器的輸出處由存儲經(jīng)編程的單元狀態(tài)的所選擇的存儲器單元引起的轉(zhuǎn)變對數(shù)據(jù)鎖存器進(jìn)行定時以存儲那個數(shù)據(jù)狀態(tài)并將其輸入與所述感測放大器隔離。所述鎖存器設(shè)置復(fù)位邏輯在下一讀取循環(huán)的開始處復(fù)位所述數(shù)據(jù)鎖存器。在一些實施例中，提供定時器，使得所述鎖存器在其中無數(shù)據(jù)轉(zhuǎn)變發(fā)生的較長讀取循環(huán)中在超時周期之后復(fù)位。

附圖說明

圖1是呈框圖形式的常規(guī)單次可編程(otp)存儲器的功能架構(gòu)的電路圖。

圖2a是說明常規(guī)otp存儲器中感測放大器響應(yīng)于位線電壓的標(biāo)繪圖。

圖2b是說明常規(guī)otp存儲器中的感測放大器及數(shù)據(jù)鎖存器時序的時序圖。

圖3是呈框圖形式的包含根據(jù)實施例所構(gòu)造的otp存儲器的大型集成電路的電路圖。

圖4是呈框圖形式的根據(jù)實施例所構(gòu)造的圖3的集成電路中的otp存儲器的電路圖。

圖5是根據(jù)那個實施例的呈框圖形式的圖4的otp存儲器的功能架構(gòu)的電路圖。

圖6是根據(jù)那個實施例的呈框圖及示意圖形式的圖5的otp存儲器中的數(shù)據(jù)路徑的電路圖。

圖7a及7b是根據(jù)實施例的呈示意圖形式的圖5的otp存儲器中的感測放大器、數(shù)據(jù)鎖存器及邏輯電路的電路圖。

圖8是根據(jù)實施例的說明圖5的otp存儲器的感測放大器及數(shù)據(jù)鎖存器時序的時序圖。

具體實施方式

此說明書中所描述的一或多個實施例被實施到單次可編程(otp)、電可編程只讀存儲器中，例如，其可被實施到微控制器或其它大型集成電路中，如所預(yù)期，此實施方案在那種背景下尤其有利。然而，還應(yīng)預(yù)期，本發(fā)明的概念可有益地被應(yīng)用于其它應(yīng)用，例如獨立式otp存儲器裝置，以及其它存儲器技術(shù)，尤其是跟蹤單元可能在電特性及性能方面不匹配主存儲器單元的那些存儲器裝置。因此，應(yīng)理解，僅通過實例提供以下描述，且所述描述不希望限制如所主張的本發(fā)明的真正范圍。

圖3說明呈如現(xiàn)在在許多電子系統(tǒng)中流行的所謂的“芯片上系統(tǒng)”(“soc”)的形式的大型集成電路10的實例。集成電路10是整個計算機(jī)架構(gòu)被實現(xiàn)到其中的單芯片集成電路。因而，在此實例中，集成電路10包含微處理器12，其連接到系統(tǒng)總線sbus且用作裝置的中央處理單元。包含隨機(jī)存取存儲器(ram)18及單次可編程只讀存儲器(otp)19的各種存儲器資源駐存于系統(tǒng)總線sbus上且因此微處理器12可對其進(jìn)行存取。

在此實例中，otp19是可通過曝露于紫外光而被擦除的類型，即為uveprom。在此實例中，如果集成電路10被封裝于常規(guī)不透明的封裝中，那么一旦otp19已被封裝就可對其進(jìn)行編程但不能將其擦除。替代地，如下文將提及，如果集成電路10被封裝有窗(通過所述窗，otp19的存儲器陣列為可見的)，那么otp19可用作uveprom。預(yù)期在圖3中展示為otp19的此非易失性存儲器的其它實施方案，其包含電可擦除及快閃實施方案。在任何情況中，應(yīng)預(yù)期圖3中的otp19通常用作存儲可由微處理器12執(zhí)行的程序指令的程序存儲器，而ram18用作數(shù)據(jù)存儲器。在一些情況中，程序指令可駐存于ram18中以用于由微處理器12重新調(diào)用并執(zhí)行。通過系統(tǒng)控制件14及輸入/輸出接口17在一般意義上展示集成電路10中的其它系統(tǒng)功能。

所屬領(lǐng)域的技術(shù)人員參考此說明書將認(rèn)識到，集成電路10可包含除圖3中所展示的那些功能外或替代圖3中所展示的功能的功能，或可使其功能根據(jù)與圖3中所展示的架構(gòu)不同的架構(gòu)而布置。因此，僅通過實例提供集成電路10的架構(gòu)及功能性，且不希望限制權(quán)利要求書的范圍。

圖4說明根據(jù)本發(fā)明的實施例的otp19的架構(gòu)的實例。雖然圖2將otp19說明為較大型的集成電路10內(nèi)的嵌入式存儲器，但otp19可替代地對應(yīng)于獨立式存儲器集成電路。所屬領(lǐng)域的技術(shù)人員參考此說明書也將理解，僅通過實例提供圖3中的otp19的存儲器架構(gòu)，且其它實施例的存儲器架構(gòu)可與圖3中所展示的架構(gòu)顯著不同。

在此實例中，otp19包含含有被布置于行及列中的可編程只讀存儲器單元的存儲器陣列20。雖然在圖3中展示存儲器陣列20的單個實例，但應(yīng)理解，otp19可包含多個存儲器陣列20，其各自對應(yīng)于otp19的地址空間內(nèi)的存儲器塊。在圖3中所展示的實例中，存儲器陣列20包含m行及n列的浮動?xùn)艠O存儲器單元，其中每一者存儲一個數(shù)據(jù)位。在這些實施例中，相同列中的單元共享單個位線bl[n-1:0]，且相同行中的單元共享字線wl[m-1:0]中的一者。存儲器陣列20可取決于尋址空間或存儲器架構(gòu)替代地經(jīng)布置以包含多個單元陣列塊或子陣列。預(yù)解碼器及控制邏輯塊25包含解碼器邏輯及用于控制對存儲器陣列20中所選擇的單元的存取的其它控制邏輯。在此實施例中，預(yù)解碼器及控制邏輯塊25從otp19外接收存儲器地址，例如經(jīng)由總線sbus(圖3)從微處理器12接收存儲器地址連同時鐘信號clk，以及分別指示將執(zhí)行讀取操作還是編程操作的啟用信號read或prog中的一者。可由集成電路10中的時鐘產(chǎn)生器電路(未展示)提供時鐘信號clk，而通常由集成電路10中對otp19進(jìn)行存取的特定功能(例如，微處理器12)提供可適用的read及prog信號。在一般意義上，預(yù)解碼器及控制邏輯塊25在接收到時鐘信號clk的實例之后進(jìn)行操作以至少部分解碼所接收到的存儲器地址的行及列部分，且將控制otp19內(nèi)的各種功能以實行所期望的讀取或編程功能。

在讀取循環(huán)中，字線驅(qū)動器24從預(yù)解碼器及控制邏輯塊25接收行地址信號，所述信號連同適當(dāng)?shù)臅r序信號一起指示待存取的存儲器陣列20的特定行。作為響應(yīng)，字線驅(qū)動器24使字線wl[m-1:0]中對應(yīng)于經(jīng)解碼的行地址值的一者通電，這致使那個對應(yīng)的行中的單元將取決于那些單元中的每一者中所存儲的數(shù)據(jù)狀態(tài)將電壓或電流呈現(xiàn)到其列的其對應(yīng)的位線bl[n-1:0]。

在圖4的架構(gòu)中，列選擇電路26實質(zhì)上構(gòu)造為多路復(fù)用器以響應(yīng)于列地址(如可由預(yù)解碼器及控制邏輯塊25至少部分解碼)選擇位線bl[n-1:0]中的一或多者用于耦合到感測放大器28。感測放大器28的數(shù)目通常對應(yīng)于輸出數(shù)據(jù)字的寬度。感測放大器28基本上數(shù)字化所選擇的位線bl[n-1:0]上的電壓或電流，并將結(jié)果轉(zhuǎn)發(fā)到數(shù)據(jù)鎖存器30，以最終用于緩存且呈現(xiàn)于數(shù)據(jù)輸出線q_out上。如下文將進(jìn)一步詳細(xì)描述，感測放大器28及數(shù)據(jù)鎖存器30的啟用及時序?qū)⒃诤艽蟪潭壬匣谘刂鴶?shù)據(jù)路徑本身的數(shù)據(jù)轉(zhuǎn)變。

還將在otp19中提供寫入電路(未展示)，以按常規(guī)方式使用數(shù)據(jù)輸入總線d_in上所呈現(xiàn)的數(shù)據(jù)對所選擇的存儲器單元進(jìn)行編程，具體來說通過選擇性地將適當(dāng)?shù)木幊屉妷菏┘佑谒x擇的位線bl[n-1:0]。應(yīng)預(yù)期，可以如所屬領(lǐng)域已知的用于電可編程存儲器的數(shù)個常規(guī)技術(shù)中的任一者實施此寫入電路及編程操作。如所屬領(lǐng)域的技術(shù)人員參考本說明書將理解，包含用于對位線bl[n-1:0]預(yù)充電及偏置位線bl[n-1:0]、產(chǎn)生編程電壓、控制信號及類似物的預(yù)充電及偏置電路的其它電路將被包含于otp19內(nèi)，這對于電可編程存儲器來說是典型的情況。

圖5說明結(jié)合鎖存在其讀取數(shù)據(jù)路徑中所感測到的數(shù)據(jù)的時序的otp19的功能架構(gòu)。根據(jù)這些實施例，otp位單元以常規(guī)方式被布置為主陣列22中的行及列，其中相同行中的單元共享字線，且相同列中的單元共享位線bl。在每一讀取循環(huán)的開始處，位線bl被初始化到特定邏輯電平，例如，由處于其未經(jīng)編程的狀態(tài)的位單元所展現(xiàn)的邏輯電平。控制邏輯25表示時序邏輯電路，所述時序邏輯電路在(由讀取啟用信號read所指示的)讀取循環(huán)中的適當(dāng)時間處且響應(yīng)于時鐘信號clk產(chǎn)生字線啟用信號wl_en的，所述字線啟用信號wl-en又致使使主陣列22中的所選擇的字線通電。所選擇的行中的單元以常規(guī)方式將其數(shù)據(jù)狀態(tài)施加于對應(yīng)位線bl，其中所選擇的一者被施加于對應(yīng)感測放大器28。感測放大器28感測所選擇的位線bl處的電平，并在線sa_out上將感測到的數(shù)據(jù)狀態(tài)呈現(xiàn)到對應(yīng)的數(shù)據(jù)鎖存器30。根據(jù)此實施例，每一數(shù)據(jù)鎖存器30響應(yīng)于其輸出d_out處的轉(zhuǎn)變(例如，指示對應(yīng)的單元被編程到“1”數(shù)據(jù)狀態(tài)的低到高轉(zhuǎn)變)鎖存感測到的數(shù)據(jù)狀態(tài)。另外，根據(jù)這些實施例，每一數(shù)據(jù)鎖存器30的輸出處的相同轉(zhuǎn)變也進(jìn)行操作以將其輸入與其對應(yīng)的感測放大器28隔離。相應(yīng)輸出線d_out上的輸出數(shù)據(jù)狀態(tài)(例如)經(jīng)由輸出緩存器被轉(zhuǎn)發(fā)到目的地。

相反地，根據(jù)這些實施例，如果在輸出d_out處未發(fā)生轉(zhuǎn)變(即，在主陣列22中所選擇的對應(yīng)的存儲器單元處于其未經(jīng)編程的狀態(tài))，那么數(shù)據(jù)鎖存器30不鎖存其數(shù)據(jù)狀態(tài)，但仍處于其初始化條件中。在任何情況中，控制邏輯25在下一讀取操作之前(例如)在下一循環(huán)的開始處響應(yīng)于時鐘信號clk的上升沿復(fù)位感測放大器28及數(shù)據(jù)鎖存器30。在其中在讀取循環(huán)中所選擇的單元處于其未經(jīng)編程的狀態(tài)使得在感測放大器28的輸出處未發(fā)生轉(zhuǎn)變的那些實例中，泄漏電流可從位單元流動通過其感測放大器28。根據(jù)這些實施例中的一些實施例，在otp存儲器19中提供定時器27，以測量從先前循環(huán)的初始化的超時周期且在未開始新的循環(huán)情況下到達(dá)那個周期的末尾之后，致使控制邏輯25在線sa_rst上發(fā)布感測放大器復(fù)位信號，且還將復(fù)位信號發(fā)布到數(shù)據(jù)鎖存器30；此超時確保在先前循環(huán)中未感測到數(shù)據(jù)電平轉(zhuǎn)變的那些感測放大器28的復(fù)位，從而消除此泄漏路徑及非所要的電力消耗。

作為此操作的結(jié)果，讀取數(shù)據(jù)路徑中的數(shù)據(jù)的鎖存在數(shù)據(jù)路徑本身中的數(shù)據(jù)轉(zhuǎn)變對輸出數(shù)據(jù)的鎖存進(jìn)行定時的意義上實質(zhì)上是“自定時”的。無需跟蹤電路或副本單元，從而避免單次可編程存儲器中的時序不準(zhǔn)確性，其中副本單元在制造時的電特性方面與實際單元不匹配，或在裝置的操作壽命內(nèi)與實際單元不同地降級。事實上，考慮到不需要副本單元中的差異所必需的額外時序容限(圖2b中的t2-t1容限)，數(shù)據(jù)路徑的自定時導(dǎo)致比利用跟蹤電路的常規(guī)存儲器更快的讀取循環(huán)時間。

現(xiàn)將針對陣列22中的四個代表性位單元32(即，如圖6中所展示的位單元320,0、320,1、321,0、321,1)的實例參考圖6進(jìn)一步詳細(xì)描述根據(jù)實施例的otp19的構(gòu)造。當(dāng)然應(yīng)預(yù)期，陣列22的給定實例中通常將包含更多個位單元32，這對于集成電路10中的那個存儲器資源的程序代碼或其它內(nèi)容來說是適當(dāng)?shù)?。另外，雖然圖6的布置通過實例說明此讀取數(shù)據(jù)路徑中的感測放大器28及數(shù)據(jù)鎖存器30的單個實例，但當(dāng)然應(yīng)預(yù)期，多個感測放大器28及數(shù)據(jù)鎖存器30將同時以相同方式在其中數(shù)據(jù)字寬度大于單個位的那些存儲器中進(jìn)行操作。所屬領(lǐng)域的技術(shù)人員參考此說明書將理解，圖6中所展示的構(gòu)造將表示那個電路的多個實例中的每一者的構(gòu)造。

在此實施例中，每一位單元32j,k包含p溝道浮動?xùn)艠Omos晶體管31，其中其源極/漏極路徑與p溝道m(xù)os選擇晶體管33的源極/漏極路徑串聯(lián)連接于電力供應(yīng)器電壓(例如，vdd電力供應(yīng)器電壓)與其對應(yīng)的位線blk之間。每一位單元32j,k中的選擇晶體管33的柵極接收針對其行的字線wlj；在此實例中，因為選擇晶體管33是p溝道m(xù)os裝置，所以當(dāng)由字線驅(qū)動器24將字線wlj驅(qū)動到低邏輯電平時，將使字線wlj通電。字線驅(qū)動器24響應(yīng)于行地址信號x_dec使所選擇的字線wlj通電，已由預(yù)解碼器37至少部分解碼行地址信號x_dec。

給定位單元32j,k的數(shù)據(jù)狀態(tài)取決于其浮動?xùn)艠O晶體管31是否經(jīng)編程以具有其浮動?xùn)艠O電極上所俘獲的電荷。在此實施例中，位單元32j,k的未經(jīng)編程的狀態(tài)是其中其浮動?xùn)艠O晶體管31不導(dǎo)電的那個狀態(tài)，且經(jīng)編程的狀態(tài)是其中在浮動?xùn)艠O電極上俘獲足夠電子以使晶體管31在施加充足的源極-漏極電壓之后呈現(xiàn)為導(dǎo)電的狀態(tài)。因此，位單元32j,k的浮動?xùn)艠O晶體管31的狀態(tài)確定當(dāng)其字線wlj被通電以便接通選擇晶體管33時位線blk處的電壓。如果單元32j,k被編程，那么通過晶體管31的傳導(dǎo)會在字線wlj被通電且其選擇晶體管33接通時將高電壓(vcc)施加于位線blj。相反地，如果單元32j,k未經(jīng)編程且因此在選擇晶體管33由字線wlj接通時不導(dǎo)電，那么vcc電壓將不會被施加于那個位線blj。在此未經(jīng)編程的狀態(tài)中，所選擇的位單元32j,k因此將不會消耗除起因于泄漏電流的電力外的任何電力；在此實施例中，使用此效果是有利的。

位線blk耦合到列選擇電路26，其從預(yù)解碼器37接收經(jīng)解碼的列地址信號y_dec并選擇那些位線blk中的一者以用于經(jīng)由線bl_out施加于感測放大器28。感測放大器28比較所選擇的位線bl_out處的電壓或讀取電流與參考電平，并將線sa_out上的對應(yīng)的數(shù)據(jù)狀態(tài)呈現(xiàn)到如上文關(guān)于圖5所描述的數(shù)據(jù)鎖存器30。在此實施例中，數(shù)據(jù)鎖存器30在經(jīng)尋址的存儲器單元32j,k的感測期間是透明的，且因而，在線sa_out處感測到的數(shù)據(jù)電平通過數(shù)據(jù)鎖存器30被傳送到線d_out上的其輸出。輸出緩存器38又在其輸出q_out處呈現(xiàn)那個數(shù)據(jù)狀態(tài)以用于傳送到集成電路10中適當(dāng)?shù)哪康牡亍?/p>

如圖6中所展示，預(yù)解碼器及控制邏輯25包含時鐘產(chǎn)生器36，其根據(jù)時鐘信號clk產(chǎn)生用于otp19的內(nèi)部時鐘信號。時鐘信號clk可由集成電路10中的別的地方處的時鐘電路(未展示)產(chǎn)生。在根據(jù)此實施例的otp19的讀取電路中，由時鐘產(chǎn)生器36所產(chǎn)生的內(nèi)部時鐘信號包含被施加于預(yù)解碼器37及控制邏輯35的時鐘信號aclk，及被施加于定時器27的復(fù)位信號reset，這兩者都是(例如)在時鐘信號clk的上升沿之后的適合的時間產(chǎn)生。如上所述，預(yù)解碼器37(例如，經(jīng)由圖3的總線sbus)且響應(yīng)于來自時鐘產(chǎn)生器36的時鐘信號aclk從集成電路10中的請求功能接收所期望的存儲器地址，至少部分解碼那個存儲器地址以由字線驅(qū)動器24及列選擇電路26使用。

在此實施例中，定時器27是在循環(huán)的開始處測量從來自時鐘產(chǎn)生器36的復(fù)位信號reset開始的最大循環(huán)時間的常規(guī)的定時器電路。如下文將結(jié)合其操作進(jìn)行描述，根據(jù)這些實施例的otp19在讀取循環(huán)的開始處而非在如可由常規(guī)存儲器中的跟蹤電路所指示的讀取循環(huán)的結(jié)束處被初始化。因為數(shù)據(jù)鎖存器定時是根據(jù)自定時操作基于讀取路徑中的單向轉(zhuǎn)變，所以復(fù)位將不會另外發(fā)生于未檢測到數(shù)據(jù)轉(zhuǎn)變的讀取循環(huán)中，尤其是在那個循環(huán)并非由另一讀取操作緊隨的情況中。因此，定時器27的操作保證在某一指定的最大超時周期之后感測放大器28的復(fù)位及陣列22中的位線bl的初始化。舉例來說，如果otp19的正常讀取循環(huán)周期是大約50nsec，那么由定時器27所測量的適合的超時周期可為大約200nsec或更長。在超時周期到期之后，定時器27將信號eoc發(fā)布到控制邏輯35。

控制邏輯35被構(gòu)造為根據(jù)這些實施例的將控制信號發(fā)布到讀取路徑中的各種電路的邏輯電路。如上所述，控制邏輯35從時鐘產(chǎn)生器36接收內(nèi)部時鐘信號aclk，從定時器27接收循環(huán)結(jié)束信號eoc，及從微處理器12或集成電路10中的另一功能接收分別指示待由otp19執(zhí)行的循環(huán)的類型的讀取控制信號read及編程控制信號prgm。根據(jù)圖6的實施例，控制邏輯35響應(yīng)于(如由read控制信號所指示的)讀取循環(huán)的開始處的內(nèi)部時鐘信號aclk將啟用信號ensaz發(fā)布到鎖存器設(shè)置復(fù)位邏輯34及感測放大器28；也由控制邏輯35響應(yīng)于來自定時器27的循環(huán)結(jié)束信號eoc發(fā)布啟用信號ensaz。根據(jù)此實施例，且如下文將進(jìn)一步詳細(xì)描述，啟用信號ensaz進(jìn)行操作以復(fù)位感測放大器28并初始化數(shù)據(jù)鎖存器30的復(fù)位。

除啟用信號ensaz外，還將來自數(shù)據(jù)鎖存器30的輸出的線d_out傳送到鎖存器設(shè)置復(fù)位邏輯34。如上文所論述，且如下文將進(jìn)一步詳細(xì)描述，鎖存器設(shè)置復(fù)位邏輯34響應(yīng)于線d_out處的轉(zhuǎn)變將鎖存器信號lat發(fā)布到數(shù)據(jù)鎖存器30，從而將那個數(shù)據(jù)狀態(tài)鎖存到數(shù)據(jù)鎖存器30中，以允許感測放大器28及上游電路的剩余部分可在下一循環(huán)內(nèi)被復(fù)位。如圖6中所展示，鎖存器信號lat也被施加于感測放大器28以響應(yīng)于線d_out處的轉(zhuǎn)變停用感測放大器28。

圖7a及7b進(jìn)一步詳細(xì)說明根據(jù)圖6的實施例的otp19的數(shù)據(jù)路徑電路。在圖7a中，出于清晰起見說明單個位單元32j,k；當(dāng)然應(yīng)理解，耦合到感測放大器28的此實例的特定位單元32j,k將是對應(yīng)于經(jīng)解碼的存儲器地址的位單元。如圖7a中所展示，位線blk與對應(yīng)的預(yù)充電晶體管42k相關(guān)聯(lián)，預(yù)充電晶體管42k使其源極/漏極路徑連接于位線blk與接地之間，且其柵極從控制邏輯35或otp19中的其它適當(dāng)?shù)碾娐方邮湛匦盘朾ldis。根據(jù)此實施例，每一位線blk在讀取操作的初始化之前將由其相關(guān)聯(lián)的預(yù)充電晶體管42k初始化到對應(yīng)于位單元32的未經(jīng)編程的狀態(tài)的電壓。因而，如果針對位線blk的所選擇的位單元32j,k處于未經(jīng)編程的狀態(tài)，那么在位線blk處將無轉(zhuǎn)變發(fā)生。相反地，如果所選擇的位單元32j,k處于其經(jīng)編程的狀態(tài)，那么位線blk將根據(jù)其經(jīng)預(yù)充電的電平做出轉(zhuǎn)變，在此實施例中，從接地轉(zhuǎn)變到高電壓(例如，接近vcc)。

列選擇晶體管26k使其源極/漏極路徑連接于位線blk與其相關(guān)聯(lián)的感測放大器28之間，且在其柵極處接收經(jīng)解碼的列選擇信號cselk。如果位線blk對應(yīng)于由所接收到的列地址指示的列，那么使經(jīng)解碼的信號cselk通電，從而接通晶體管26k以在感測節(jié)點sn處將位線blk連接到感測放大器28。

在此實施例中，感測放大器28本質(zhì)上是電流比較器，其比較從位線blk傳導(dǎo)的電流與參考電流。感測放大器28中的參考電流由參考晶體管45建立，參考晶體管45使其源極/漏極路徑與晶體管46的源極/漏極路徑串聯(lián)連接于感測節(jié)點sn與接地之間。參考晶體管45的柵極從otp19或集成電路10中的別的地方的參考電路接收偏置電壓nbias，而晶體管46從鎖存器設(shè)置復(fù)位邏輯34接收鎖存器信號lat，如下文將描述。偏置電壓nbias在讀取循環(huán)中建立由晶體管45及46傳導(dǎo)的參考電流，使得感測節(jié)點sn處的電壓取決于來自所選擇的單元32j,k的經(jīng)由位線blk的電流是否超過參考電流。針對處于未經(jīng)編程的狀態(tài)的位單元32j,k，位線blk將傳導(dǎo)最多的泄漏電流，且晶體管45及46將把感測節(jié)點sn拉到接地。針對處于其經(jīng)編程的(即，導(dǎo)電)狀態(tài)的位單元32j,k，位線電流將足以克服由參考晶體管45建立的較小的參考電流，且感測節(jié)點sn的電壓將朝向vcc上升。串聯(lián)連接于感測節(jié)點sn與數(shù)據(jù)鎖存器30之間的反相器40a、40b在感測放大器28的輸出sa_out處產(chǎn)生對應(yīng)于感測節(jié)點sn處的電壓且其因此對應(yīng)于所選擇的位單元32j,k的狀態(tài)的邏輯電平。

根據(jù)此實施例，數(shù)據(jù)鎖存器30包含第一傳輸門50a，其耦合到感測放大器28的輸出sa_out且由來自鎖存器設(shè)置復(fù)位邏輯34的鎖存器信號lat控制。傳輸門50a可被構(gòu)造為一對互補(bǔ)mos晶體管，其中如所屬領(lǐng)域已知，其源極/漏極路徑并聯(lián)且在其相應(yīng)柵極處接收互補(bǔ)信號(即，在此實例中為鎖存器信號lat及其互補(bǔ)latz)，或替代地，傳輸門50a可為單個傳遞晶體管傳輸晶體管。傳輸門50a的相對側(cè)被連接到反相器52a的輸入，反相器52a使其輸出連接到反相器52b、52c中的每一者的輸入。傳輸門50b將反相器52b的輸出連接到反相器52a的輸入以在傳輸門50b導(dǎo)電時形成鎖存器。在此實施例中，傳輸門50b接收由反相器49根據(jù)鎖存器信號lat產(chǎn)生的互補(bǔ)鎖存器信號latz。因而，傳輸門50b在傳輸門50a接通時斷開(其中鎖存器信號lat處于高邏輯電平)，且傳輸門50a在傳輸門50b接通時斷開(其中鎖存器信號lat處于低邏輯電平)。反相器52c的輸出處的鎖存器輸出d_out被施加于輸出緩存器38及鎖存器設(shè)置復(fù)位邏輯34。

圖7b說明根據(jù)此實施例的鎖存器設(shè)置復(fù)位邏輯34的構(gòu)造。鎖存器設(shè)置復(fù)位邏輯34包含一對交叉耦合nand門54a、54b，其各自具有接收另一者的輸出的輸入。nand門54a的其它輸入(經(jīng)由反相器55a)從控制邏輯35(圖6)接收啟用信號ensaz的邏輯補(bǔ)碼。nand門54b的另一輸入(經(jīng)由反相器55b)接收鎖存器輸出d_out的邏輯補(bǔ)碼。因此，鎖存器設(shè)置復(fù)位邏輯34可進(jìn)行操作以響應(yīng)于啟用信號ensaz或鎖存器輸出d_out處的高邏輯電平斷言鎖存器信號lat。

當(dāng)然，可由其它邏輯電路布置實現(xiàn)鎖存器設(shè)置復(fù)位邏輯34以執(zhí)行根據(jù)這些實施例的控制邏輯25的功能。舉例來說，在圖7a中所展示的實施例中，來自鎖存器設(shè)置復(fù)位邏輯34的鎖存器信號lat被施加于感測放大器28中的晶體管46的柵極，從而放大此電路的邏輯布置以用于有效實施。替代地，控制邏輯25可經(jīng)布置以與數(shù)據(jù)鎖存器30的設(shè)置及復(fù)位分離地停用感測放大器28(例如，通過斷開其晶體管46)。應(yīng)預(yù)期，所屬領(lǐng)域的技術(shù)人員將能夠容易地以這些實施例的每一特定實施方案所期望的方式實現(xiàn)包含鎖存器設(shè)置復(fù)位邏輯34的控制邏輯25的特定布置。

現(xiàn)參考圖8，現(xiàn)將具體針對otp19單元32j,k被編程到“1”數(shù)據(jù)狀態(tài)(即，具有在晶體管31的浮動?xùn)艠O處所俘獲的電荷以將其呈現(xiàn)為導(dǎo)電)的情況描述根據(jù)圖6、7a及7b的實施例的otp19的讀取路徑架構(gòu)在執(zhí)行讀取循環(huán)中的操作的實例。如從此描述將明白，在先前讀取循環(huán)中，且因此在時間t0處開始讀取循環(huán)之前，鎖存器設(shè)置復(fù)位邏輯34已以邏輯低電平發(fā)布鎖存器信號lat。在數(shù)據(jù)鎖存器30中，傳輸晶體管50a因此斷開，且傳輸晶體管50b接通，使得數(shù)據(jù)鎖存器30留存先前數(shù)據(jù)狀態(tài)d_out且在其輸出d_out處呈現(xiàn)對應(yīng)邏輯電平。

在此實例中，讀取循環(huán)以將時鐘信號clk的上升沿施加于時鐘產(chǎn)生器36(圖6)開始，響應(yīng)于所述施加，時鐘產(chǎn)生器36將內(nèi)部時鐘信號aclk的后沿發(fā)布到預(yù)解碼器37及控制邏輯35以初始化循環(huán)。如上文關(guān)于圖7a所描述，將位線blk各自預(yù)充電到接地，(例如)通過控制電路響應(yīng)于內(nèi)部時鐘信號aclk的此轉(zhuǎn)變簡要地斷言信號bldis以接通晶體管42k。內(nèi)部時鐘信號aclk的高到低轉(zhuǎn)變還致使預(yù)解碼器37開始解碼(例如)從系統(tǒng)總線sbus接收到的行及列地址以用于施加于字線驅(qū)動器24及列選擇電路26，字線驅(qū)動器24及列選擇電路26又分別初始化對單元的所選擇的行的存取及對待感測的那些位線blk的選擇。在此實例中，行j及列k中的所選擇的單元32j,k處于其經(jīng)編程的(“1”)狀態(tài)，且因而將其所選擇的位線blk拉到用于感測的高電壓。

在讀取循環(huán)中(即，在讀取信號read被斷言的情況下)且響應(yīng)于內(nèi)部時鐘信號aclk，控制邏輯35將啟用信號ensaz的脈沖發(fā)布到感測放大器28及鎖存器設(shè)置復(fù)位邏輯34。在本發(fā)明的此實施例中，此啟用信號ensaz脈沖通過接通每一感測放大器28中的晶體管44將每一感測節(jié)點sn初始化到低電平。另外，根據(jù)此實施例，如圖8中所展示，ensaz脈沖的上升沿致使鎖存器設(shè)置復(fù)位邏輯34將鎖存器信號lat的上升沿發(fā)布到感測放大器28及數(shù)據(jù)鎖存器30。鎖存器信號lat的高電平接通感測放大器28中的晶體管46，從而允許來自感測節(jié)點sn的參考電流在偏置電壓nbias的控制下通過晶體管45傳導(dǎo)。另外，鎖存器信號lat通過接通其傳輸門50a并斷開其傳輸門50b“復(fù)位”數(shù)據(jù)鎖存器30。在此“復(fù)位”狀態(tài)中，數(shù)據(jù)鎖存器30中所存儲的先前狀態(tài)不再被鎖存，且感測放大器輸出sa_out處的電流電平經(jīng)由反相器50a、50c傳遞通過數(shù)據(jù)鎖存器30。

在如由控制邏輯35所確定的啟用信號ensaz的脈沖結(jié)束處，晶體管44斷開，使得感測節(jié)點sn不再被保持于接地除非通過參考晶體管45。因此，如由所選擇的單元32j,k的數(shù)據(jù)狀態(tài)所確定的所選擇的位線blk處的電壓將在某種程度上在感測節(jié)點sn處反映：通過所選擇的單元32j,k的讀取電流超過通過晶體管45的參考電流。針對“1”狀態(tài)，如上文所描述，讀取電流將超過參考電流，且將運用位線blk將感測節(jié)點sn提高到高電平。參考圖8，響應(yīng)于位線blk(且因此感測節(jié)點sn)達(dá)到感測放大器28的反相器40a的跳變電壓vtrip，感測放大器輸出sa_out如由反相器40b驅(qū)動那樣做出到高邏輯電平的轉(zhuǎn)變。在數(shù)據(jù)鎖存器30中的傳輸門50a接通的情況下(此時，鎖存器信號lat為高)，感測放大器sa_out處的高邏輯電平在通過反相器52a、52c傳播延遲之后反映在鎖存器輸出d_out處。圖8中所展示的存取時間tacc是指時鐘信號clk的上升沿與鎖存器輸出d_out處的低到高轉(zhuǎn)變之間的時間間隔。因為數(shù)據(jù)鎖存器30在感測操作期間是透明的，所以此存取時間tacc基本上是取決于由所尋址的處于其“1”數(shù)據(jù)狀態(tài)中的存儲器單元32j,k所供應(yīng)的讀取電流。接著，緩存器38在otp19的數(shù)據(jù)路徑中的線q_out上呈現(xiàn)那個高邏輯電平。

根據(jù)此實施例，鎖存器設(shè)置復(fù)位邏輯34響應(yīng)于鎖存器輸出d_out處的低到高轉(zhuǎn)變終止鎖存器信號lat的脈沖。具體來說，鎖存器信號lat的后沿通過斷開傳輸門50a并接通傳輸門50b來“設(shè)置”數(shù)據(jù)鎖存器30，使得反相器52b的輸出耦合到反相器52a的輸入。將感測到的“1”數(shù)據(jù)狀態(tài)鎖存到處于此“設(shè)置”狀態(tài)的數(shù)據(jù)鎖存器30中并由數(shù)據(jù)鎖存器30留存所述“1”數(shù)據(jù)狀態(tài)，且所述“1”數(shù)據(jù)狀態(tài)不再受感測放大器輸出sa_out處的電平影響。另外，也根據(jù)此實施例，感測放大器28中的晶體管46斷開，從而結(jié)束此循環(huán)的感測操作。

在此狀態(tài)中，如上文所描述，鎖存器信號lat的低電平維持感測放大器28斷開且維持?jǐn)?shù)據(jù)鎖存器30從感測放大器sa_out解耦。預(yù)充電晶體管42k經(jīng)接通以在下一循環(huán)中初始化位線blk，且因而，所選擇的經(jīng)編程的單元32j,k不汲取除泄流電流外的電流。數(shù)據(jù)鎖存器30在循環(huán)的剩余部分內(nèi)維持?jǐn)?shù)據(jù)輸出線q處的“1”數(shù)據(jù)狀態(tài)。維持此狀態(tài)直到時鐘信號clk的下一上升沿為止，其為otp19開始下一循環(huán)。

針對未經(jīng)編程的(“0”)單元32j,k的情況，otp19的操作類似于上文關(guān)于圖8所描述的操作，除在感測放大器輸出sa_out處無轉(zhuǎn)變發(fā)生外，且因此在鎖存器輸出d_out處無轉(zhuǎn)變發(fā)生。因此，鎖存器設(shè)置復(fù)位邏輯34不產(chǎn)生鎖存器信號lat的脈沖。在此情況中，數(shù)據(jù)鎖存器30保持未經(jīng)鎖存(傳輸門50b保持?jǐn)嚅_)，且數(shù)據(jù)鎖存器30僅將感測放大器輸出sa_out處的低邏輯電平傳遞到緩存器38以用于在數(shù)據(jù)輸出q_out處呈現(xiàn)。因為針對此“0”數(shù)據(jù)狀態(tài)情況未終止鎖存器信號lat的脈沖，所以晶體管46保持接通且因此感測放大器28在循環(huán)的持續(xù)時間內(nèi)保持接通。因此，通過“0”狀態(tài)單元32j,k的任何泄漏電流將沿著位線blk傳導(dǎo)，且通過晶體管45及46到接地。然而，因為運用硬柵極電壓未將所選擇的單元32j,k中的浮動?xùn)艠O晶體管33保持為斷開，應(yīng)預(yù)期，可出現(xiàn)來自陣列22中的一些單元32的一些泄漏電流。雖然此泄漏在相對較短的循環(huán)時間內(nèi)(即，圖8中被展示為tcyc的時鐘信號clk的上升沿之間)可能較不明顯，但所消耗的泄漏電力在較長的循環(huán)時間中可能較明顯，鑒于其靜態(tài)性質(zhì)，這對于otp19來說可能會頻繁地發(fā)生。舉例來說，otp19的突發(fā)讀取中的最后循環(huán)可能相當(dāng)長，從而從一個突發(fā)的結(jié)束延伸直到下一突發(fā)的開始。

根據(jù)此實施例，在控制邏輯25內(nèi)提供定時器27以在最大容許循環(huán)時間間隔過去之后未響應(yīng)于數(shù)據(jù)轉(zhuǎn)變發(fā)生感測放大器28及數(shù)據(jù)鎖存器30的復(fù)位的情況下，初始化感測放大器28及數(shù)據(jù)鎖存器30的復(fù)位。定時器27可以常規(guī)方式構(gòu)造，例如，作為使其所存儲的內(nèi)容隨著周期時鐘信號的每一循環(huán)前進(jìn)的遞減計數(shù)(或遞增計數(shù))定時器。在圖6的實施例中，定時器27響應(yīng)于時鐘信號clk的每一上升沿從時鐘產(chǎn)生器36接收復(fù)位時鐘reset。復(fù)位時鐘reset的此轉(zhuǎn)變致使定時器27開始(例如)通過執(zhí)行時鐘脈沖的遞減計數(shù)(或遞增計數(shù))測量對應(yīng)于最大循環(huán)時間的時間間隔。最大循環(huán)時間的實例可為大約200nsec；otp的正常操作中的典型的循環(huán)時間通常是大于50nsec或更少。通常，將由(例如)如可由時鐘產(chǎn)生器36所產(chǎn)生的較高頻率的時鐘對定時器27進(jìn)行定時。在達(dá)到經(jīng)預(yù)先編程或所選擇的最大時間間隔之后，接著，定時器27將循環(huán)結(jié)束信號eoc發(fā)布到控制邏輯35，控制邏輯35又將啟用信號ensaz的脈沖發(fā)布到鎖存器設(shè)置復(fù)位邏輯34。響應(yīng)于ensaz脈沖，如上文所描述，鎖存器設(shè)置復(fù)位邏輯34發(fā)布鎖存器信號lat的脈沖，從而設(shè)置數(shù)據(jù)鎖存器30以存儲感測放大器輸出sa_out處的“0”數(shù)據(jù)狀態(tài)，及通過斷開晶體管46來斷開感測放大器28。在以此方式停用感測放大器28的情況下，將由斷開狀態(tài)晶體管46阻擋通過未經(jīng)編程的“0”單元32j,k的任何泄漏電流傳送到接地，且額外電力消耗將被最小化。

因此，這些實施例進(jìn)行操作以按對應(yīng)于感測到的數(shù)據(jù)狀態(tài)本身的轉(zhuǎn)變的時序“自鎖存”所感測到的所選擇的otp單元的數(shù)據(jù)狀態(tài)。如在常規(guī)otp存儲器中，無需用于控制數(shù)據(jù)鎖存器的時序的跟蹤電路或副本單元。因此，數(shù)據(jù)鎖存器的自定時可基本上與存儲器本身的操作一樣快，無需包含必須允許副本單元或具有otp單元的性能的其它延遲電路之間在裝置的操作壽命內(nèi)的變化的常規(guī)跟蹤電路的額外時序容限。而是，隨著otp單元性能可在操作壽命內(nèi)降級，根據(jù)這些實施例的自鎖存操作將精確地跟隨任何此降級。參考圖2a，可最小化根據(jù)這些實施例的otp19的循環(huán)時間tcyc，這是因為根據(jù)這些實施例消除了對包含如圖2a及2b中所展示的“t2-t1容限”的需要。另外，這些實施例以最小化額外電力消耗的方式實施自鎖存讀取數(shù)據(jù)路徑，且從芯片面積及電路復(fù)雜性的觀點來看這可在現(xiàn)代集成電路中有效地實現(xiàn)。

雖然在此說明書中已描述一或多個實施例，但當(dāng)然，應(yīng)預(yù)期，所屬領(lǐng)域的一般技術(shù)人員參考此說明書及其圖式將明白這些實施例的修改及對這些實施例的替代，此類修改及替代能夠獲得本發(fā)明的一或多個優(yōu)點及益處。應(yīng)預(yù)期，此類修改及替代在如本文隨后所主張的本發(fā)明的范圍內(nèi)。