本申請享有以日本專利申請2015-175763號(申請日：2015年9月7日)為基礎申請的優(yōu)先權。本申請通過參照該基礎申請而包含基礎申請的全部內(nèi)容。

技術領域

本發(fā)明的實施方式涉及一種半導體存儲裝置及存儲器系統(tǒng)。

背景技術：

作為半導體存儲裝置，已知NAND(Not AND，與非)型閃速存儲器。

技術實現(xiàn)要素：

本發(fā)明的實施方式提供一種能夠抑制存儲單元晶體管的劣化的半導體存儲裝置及存儲器系統(tǒng)。

實施方式的半導體存儲裝置具有第1動作模式及第2動作模式，且具備存儲單元晶體管、及連接于存儲單元晶體管的字線。在刪除存儲單元晶體管的數(shù)據(jù)的情況下，向存儲單元晶體管施加刪除脈沖。在向存儲單元晶體管寫入數(shù)據(jù)的情況下，向存儲單元晶體管施加編程脈沖。在處于第1動作模式時，施加第1期間的刪除脈沖或編程脈沖。在處于第2動作模式時，施加比第1期間長的第2期間的刪除脈沖或編程脈沖。

附圖說明

圖1是第1實施方式的存儲器系統(tǒng)的框圖。

圖2是第1實施方式的半導體存儲裝置的框圖。

圖3是第1實施方式的存儲器系統(tǒng)中的、普通擦除模式時的各種信號的時序圖。

圖4是第1實施方式的存儲器系統(tǒng)中的、慢速擦除模式時的各種信號的時序圖。

圖5是表示第1實施方式的半導體存儲裝置中的刪除動作的流程圖。

圖6是表示第1實施方式的半導體存儲裝置中的、施加刪除脈沖時的各配線的電壓的時序圖。

圖7是表示第2實施方式的半導體存儲裝置中的、刪除動作時的刪除循環(huán)次數(shù)與刪除脈沖的關系的曲線圖。

圖8是第3實施方式的存儲器系統(tǒng)中的、普通編程模式時的各種信號的時序圖。

圖9是第3實施方式的存儲器系統(tǒng)中的、慢速編程模式時的各種信號的時序圖。

圖10是表示第3實施方式的半導體存儲裝置中的寫入動作的流程圖。

圖11是表示第3實施方式的半導體存儲裝置中的、普通編程模式時的各配線的電壓的時序圖。

圖12是表示第3實施方式的半導體存儲裝置中的、慢速編程模式時的各配線的電壓的時序圖。

圖13是表示第4實施方式的半導體存儲裝置中的、寫入動作時的編程循環(huán)次數(shù)與編程脈沖的關系的曲線圖。

圖14是表示第5實施方式的第1例的、存儲器系統(tǒng)中的暫停擦除時的存儲器系統(tǒng)的動作的流程圖。

圖15是表示第5實施方式的第1例的、存儲器系統(tǒng)中的暫停擦除時的信號的收發(fā)與刪除動作的關系的時序圖。

圖16是表示第5實施方式的第2例的、存儲器系統(tǒng)中的暫停擦除時的信號的收發(fā)與刪除動作的關系的時序圖。

圖17是表示第6實施方式的半導體存儲裝置中的、虛擬數(shù)據(jù)寫入動作時的頁面狀態(tài)的圖。

圖18是表示第6實施方式的存儲器系統(tǒng)中的、虛擬數(shù)據(jù)寫入動作時的信號的收發(fā)與寫入動作的關系的時序圖。

圖19是表示第7實施方式的第1例的、存儲器系統(tǒng)中的刪除動作時的控制器的動作的流程圖。

圖20是表示第7實施方式的第2例的、存儲器系統(tǒng)中的寫入動作時的控制器的動作的流程圖。

具體實施方式

以下，一面參照附圖一面對實施方式進行說明。當進行該說明時，在所有附圖中， 對于相同的部分標注相同的參照符號。

1.第1實施方式

對第1實施方式的半導體存儲裝置及存儲器系統(tǒng)進行說明。以下，作為半導體存儲裝置，列舉在半導體襯底上二維配置有存儲單元晶體管的平面式NAND型閃速存儲器為例而進行說明。

1.1關于構(gòu)成

1.1.1關于存儲器系統(tǒng)的整體構(gòu)成

首先，使用圖1，對本實施方式的存儲器系統(tǒng)的整體構(gòu)成進行說明。

如圖示般，存儲器系統(tǒng)1具備NAND型閃速存儲器100及控制器200。也可通過例如控制器200與NAND型閃速存儲器100的組合而構(gòu)成一個半導體存儲裝置，作為其例子，可列舉如SD^TM卡的存儲卡、或SSD(solid state drive，固態(tài)驅(qū)動器)等。

NAND型閃速存儲器100具備多個存儲單元晶體管，非易失地存儲數(shù)據(jù)。NAND型閃速存儲器100利用NAND總線與控制器200連接，基于來自控制器200的命令進行動作。也就是，NAND型閃速存儲器100經(jīng)由數(shù)據(jù)線DQ0～DQ7，與控制器200進行例如8比特的輸入輸出信號I/O的收發(fā)。輸入輸出信號I/O例如為數(shù)據(jù)、地址信號、及指令信號。另外，NAND型閃速存儲器100從控制器200，接收例如芯片使能信號CEn、指令鎖存使能信號CLE、地址鎖存使能信號ALE、寫入使能信號WEn、及讀出使能信號REn。而且，NAND型閃速存儲器100向控制器200，發(fā)送待命/忙碌信號R/Bn。

芯片使能信號CEn是用來啟動NAND型閃速存儲器100的信號，在low電平下得到確證。指令鎖存使能信號CLE是表示輸入輸出信號I/O為指令的信號，在high電平下得到確證。地址鎖存使能信號ALE是表示輸入輸出信號I/O為地址的信號，在high電平下得到確證。寫入使能信號WEn是用來將所接收到的信號向NAND型閃速存儲器100內(nèi)擷取的信號，每次從控制器200接收指令、地址、及數(shù)據(jù)等時，均在low電平下得到確證。因此，每次觸發(fā)WEn，信號均被擷取到NAND型閃速存儲器100中。讀出使能信號REn是用來讓控制器200從NAND型閃速存儲器100讀出各數(shù)據(jù)的信號。例如讀出使能信號REn是在low電平下得到確證。待命/忙碌信號R/Bn是表示NAND型閃速存儲器100是否為忙碌狀態(tài)(是不能從控制器200接收指令的狀態(tài)還是能從控制器200接收指令的狀態(tài))的信號，在為忙碌狀態(tài)時成為low電平。

控制器200響應來自主機設備的命令，對NAND型閃速存儲器100下達數(shù)據(jù)的讀出、寫入、刪除等命令。另外，管理NAND型閃速存儲器100的存儲空間。

控制器200具備主機接口電路210、內(nèi)置存儲器(RAM：Random-Access Memory， 隨機訪問存儲器)220、處理器(CPU：Central Processing Unit，中央處理器)230、緩沖存儲器240、NAND接口電路250、及ECC電路260。

主機接口電路210經(jīng)由控制器總線與主機設備連接，負責與主機設備的通訊。而且，將從主機設備接收到的命令及數(shù)據(jù)分別傳送到處理器230及緩沖存儲器240。另外，響應處理器230的命令，將緩沖存儲器240內(nèi)的數(shù)據(jù)傳送到主機設備。

NAND接口電路250經(jīng)由NAND總線與NAND型閃速存儲器100連接，負責與NAND型閃速存儲器100的通訊。而且，將從處理器230接收到的命令傳送到NAND型閃速存儲器100，另外，在寫入時將緩沖存儲器240內(nèi)的寫入數(shù)據(jù)傳送到NAND型閃速存儲器100。進而，在讀出時，將從NAND型閃速存儲器100讀出的數(shù)據(jù)傳送到緩沖存儲器240。

處理器230對控制器200整體的動作進行控制。例如，在從主機設備接收到寫入命令時，響應該命令，向NAND型閃速存儲器100輸出寫入命令。在讀出及刪除時也相同。而且，處理器230執(zhí)行耗損均衡等用來管理NAND型閃速存儲器100的各種處理。進而，處理器230執(zhí)行各種運算。例如，執(zhí)行數(shù)據(jù)的加密處理或隨機化處理等。

ECC電路260執(zhí)行數(shù)據(jù)的錯誤校正(ECC：Error Checking and Correcting，錯誤檢查與校正)處理。

內(nèi)置存儲器220例如為DRAM(Dynamic Random Access Memory，動態(tài)隨機訪問存儲器)等半導體存儲器，作為處理器230的作業(yè)區(qū)域而使用。而且，內(nèi)置存儲器220保存用來管理NAND型閃速存儲器100的固件、及各種管理表等。

1.1.2關于半導體存儲裝置的整體構(gòu)成

其次，使用圖2，對半導體存儲裝置的整體構(gòu)成進行說明。如圖示般，NAND型閃速存儲器100大體具備核心部110及周邊電路部120。

核心部110具備存儲單元陣列111、行解碼器112、感測放大器113、源極線驅(qū)動器114、及阱驅(qū)動器115。

存儲單元陣列111具備多個非易失性存儲單元晶體管的集合即多個區(qū)塊BLK(BLK0、BLK1、…)。同一區(qū)塊BLK內(nèi)的數(shù)據(jù)例如被一次性刪除。

各個區(qū)塊BLK具備串聯(lián)連接有存儲單元晶體管的多個NAND串116。各個NAND串116例如包含16個存儲單元晶體管MT(MT0～MT15)、以及選擇晶體管ST1及ST2。存儲單元晶體管MT具備控制柵極與電荷存儲層，而非易失地保存數(shù)據(jù)。此外，存儲單元晶體管MT既可為在電荷存儲層中使用絕緣膜的MONOS(Metal Oxide Nitride OxideSilicon，金屬-氧化氮-氧化硅)型，也可為在電荷存儲層中使用導電膜的FG(Floating Gate， 浮柵)型。進而，存儲單元晶體管MT的個數(shù)并不限于16個，也可為8個、32個、64個、或128個等，其數(shù)量不受限定。

存儲單元晶體管MT0～MT15的電流路徑串聯(lián)連接。該串聯(lián)連接的一端側(cè)的存儲單元晶體管MT0的漏極連接于選擇晶體管ST1的源極，另一端側(cè)的存儲單元晶體管MT15的源極連接于選擇晶體管ST2的漏極。

位于同一區(qū)塊BLK內(nèi)的選擇晶體管ST1的柵極共同連接于同一選擇柵極線SGD。在圖2的例子中，位于區(qū)塊BLK0的選擇晶體管ST1的柵極共同連接于選擇柵極線SGD0，位于區(qū)塊BLK1的未圖示的選擇晶體管ST1的柵極共同連接于選擇柵極線SGD1。同樣地，位于同一區(qū)塊BLK內(nèi)的選擇晶體管ST2的柵極共同連接于同一選擇柵極線SGS。

另外，區(qū)塊BLK內(nèi)的各NAND串116的存儲單元晶體管MT的控制柵極分別共同連接于不同的字線WL0～WL15。

另外，在存儲單元陣列111內(nèi)呈矩陣狀配置的NAND串116中、位于同一列的NAND串116的選擇晶體管ST1的漏極共同連接于任一位線BL(BL0～BL(N－1)，(N－1)為1以上的自然數(shù))。也就是，位線BL在多個區(qū)塊BLK間將NAND串116共同連接。另外，位于各區(qū)塊BLK內(nèi)的選擇晶體管ST2的源極共同連接于源極線SL。也就是，源極線SL例如在多個區(qū)塊BLK間將NAND串116共同連接。

行解碼器112例如在數(shù)據(jù)的寫入、及讀出時，對區(qū)塊BLK的地址或頁面的地址進行解碼，選擇與作為對象的頁面對應的字線。而且，行解碼器112向選擇區(qū)塊BLK的選擇字線WL、非選擇字線WL、以及選擇柵極線SGD及SGS施加適當?shù)碾妷骸?/p>

感測放大器113在讀出數(shù)據(jù)時，感應從存儲單元晶體管向位線讀出的數(shù)據(jù)。另外，在寫入數(shù)據(jù)時，將寫入數(shù)據(jù)傳送到存儲單元晶體管MT。

源極線驅(qū)動器114向源極線SL施加電壓。

阱驅(qū)動器115向形成NAND串116的p型阱區(qū)域(即存儲單元晶體管MT的背柵極)施加電壓。

周邊電路部120具備定序器121、電壓產(chǎn)生電路122、及寄存器123。

定序器121對NAND型閃速存儲器100整體的動作進行控制。

電壓產(chǎn)生電路122產(chǎn)生數(shù)據(jù)的寫入、讀出、及刪除所需的電壓，并將該電壓供給到行解碼器112、感測放大器113、源極線驅(qū)動器114、阱驅(qū)動器115等。

寄存器123保存各種信號。例如，保存數(shù)據(jù)的寫入或刪除動作的狀態(tài)，由此通知控制器200動作是否已經(jīng)正常完成?；蛘?，寄存器123也能夠保存各種表格。

此外，在本例中，以存儲單元晶體管MT二維配置在半導體襯底上的情況為例而進行說明，但也可為所述存儲單元晶體管MT三維積層在半導體襯底上方的情況。

關于三維積層式NAND型閃速存儲器中的存儲單元陣列111的構(gòu)成，例如記載在2009年3月19日提出申請的、名為“三維積層非易失性半導體存儲器”的美國專利申請12/407,403號中。另外，記載在2009年3月18日提出申請的、名為“三維積層非易失性半導體存儲器”的美國專利申請12/406,524號、2010年3月25日提出申請的、名為“非易失性半導體存儲裝置及其制造方法”的美國專利申請12/679,991號、2009年3月23日提出申請的、名為“半導體存儲器及其制造方法”的美國專利申請12/532,030號中。這些專利申請的整體通過參照而引用在本申請的說明書中。

進而，數(shù)據(jù)的刪除范圍并不限定于1個區(qū)塊BLK，也可為多個區(qū)塊BLK的數(shù)據(jù)被一次性刪除，還可為1個區(qū)塊BLK內(nèi)的部分區(qū)域的數(shù)據(jù)被一次性刪除。

關于數(shù)據(jù)的刪除，例如記載在2010年1月27日提出申請的、名為“非易失性半導體存儲裝置”的美國專利申請12/694,690號中。另外，記載在2011年9月18日提出申請的、名為“非易失性半導體存儲裝置”的美國專利申請13/235，389號中。這些專利申請的整體通過參照而引用在本申請的說明書中。

1.2關于數(shù)據(jù)的刪除動作

其次，對本實施方式的數(shù)據(jù)的刪除動作進行說明。刪除動作包括為了使存儲單元晶體管MT的閾值降低(向負電壓方向偏移)而施加刪除脈沖的動作，及對施加了刪除脈沖的結(jié)果，存儲單元晶體管MT的閾值是否變得低于目標值進行判定的擦除驗證。而且，刪除動作存在被稱為“普通擦除模式”與“慢速擦除模式”的2個擦除模式，NAND型閃速存儲器100基于從控制器200接收的指令，在任一擦除模式下進行刪除動作。在普通擦除模式與慢速擦除模式下，刪除脈沖的條件不同。具體來講，對于存儲單元晶體管MT的背柵極的施加電壓及施加時間不同。慢速擦除模式時的刪除脈沖的電位比普通擦除模式時低，施加期間比普通擦除模式時長。以下，對刪除動作的詳細情況進行說明。

1.2.1關于控制器200的動作

首先，對刪除動作時的控制器200的動作進行說明。

1.2.1.1關于普通擦除模式時

首先，使用圖3，對普通擦除模式時的控制器200的動作進行說明。

如圖示般，處理器230首先向NAND型閃速存儲器100輸出指令“60h”，并且確證(“H”電平)CLE，所述指令“60h”下達執(zhí)行刪除動作的通知。

接著，處理器230輸出地址數(shù)據(jù)“ADD”，并且確證(“H”電平)ALE。此外，在圖 3的例子中，將地址數(shù)據(jù)設定為1個周期的數(shù)據(jù)，但為了發(fā)送列地址及行地址等，也可為多個周期。此外，行地址也可包含區(qū)塊地址、頁面地址。進而，頁面地址也可包含例如字線WL、奇數(shù)/偶數(shù)位線(E/O)、串地址、或與下位頁面/中間頁面/上位頁面(L/M/U)等相關的信息。

關于頁面地址的構(gòu)成，例如記載在2013年3月4日提出申請的、名為“非易失性半導體存儲裝置及其控制方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF)”的美國專利申請13/784,753號中。本專利申請的整體通過參照而引用在本申請的說明書中。

進而，處理器230輸出普通擦除指令“D0h”，并且確證CLE。

每次觸發(fā)WEn，這些指令及地址均被存儲在NAND型閃速存儲器100的例如寄存器123中。

響應指令“D0h”，NAND型閃速存儲器100在普通擦除模式下開始刪除動作，變成忙碌狀態(tài)(R/Bn＝“L”)。以下，將忙碌狀態(tài)的期間，即普通擦除模式下的刪除動作期間設為tERASE_nr。

如果刪除動作完成，那么NAND型閃速存儲器100變成待命狀態(tài)，R/Bn恢復為“H”電平。

1.2.1.2關于慢速擦除模式時

其次，使用圖4，對慢速擦除模式時的控制器200的動作進行說明。以下，僅對與普通擦除模式不同的點進行說明。

如圖示般，處理器230在輸出地址后，輸出慢速擦除指令“yyh”，并且確證CLE。然后，響應指令“yyh”，NAND型閃速存儲器100在慢速擦除模式下開始刪除動作，變成忙碌狀態(tài)(R/Bn＝“L”)。如果將這時的忙碌狀態(tài)的期間設為tERASE_sl，那么在刪除循環(huán)次數(shù)相同的情況下，形成為tERASE_sl＞tERASE_nr的關系。

1.2.2關于NAND型閃速存儲器100的動作

其次，對刪除動作時的NAND型閃速存儲器100的動作進行說明。

1.2.2.1關于刪除動作的整體流程

首先，使用圖5，對刪除動作的整體流程進行說明。

如圖示般，首先，定序器121從控制器200接收刪除命令(刪除指令及地址)(步驟S101)。

在定序器121從控制器200接收到普通擦除指令“D0h”的情況下(步驟S102_Yes)，定序器121選擇普通擦除模式(步驟S103)。

然后，定序器121響應所接收到的指令“D0h”，開始刪除動作，首先，施加刪除脈沖。更加具體來講，按照定序器121的命令，阱驅(qū)動器115向形成有存儲單元晶體管的p型阱區(qū)域施加刪除脈沖(步驟S104)。

接著，定序器121執(zhí)行擦除驗證(步驟S105)。以下，將判定已經(jīng)刪除存儲單元晶體管MT的數(shù)據(jù)的狀態(tài)稱為“通過擦除驗證”，將判定數(shù)據(jù)的刪除尚未完成的狀態(tài)稱為“未通過擦除驗證”。

在通過擦除驗證的情況下，刪除動作結(jié)束(步驟S106_Yes)。另一方面，在未通過擦除驗證的情況下(步驟S106_No)，定序器121對刪除循環(huán)次數(shù)是否為預先設定的上限次數(shù)進行判定(步驟S107)。以下，將重復刪除脈沖的施加與擦除驗證稱為“刪除循環(huán)”。定序器121重復刪除脈沖的施加與擦除驗證，直至通過擦除驗證、或刪除循環(huán)的次數(shù)達到上限次數(shù)為止。

在刪除循環(huán)達到了上限次數(shù)的情況下(步驟S107_Yes)，定序器121結(jié)束刪除動作，并報告控制器200刪除動作未正常完成。

在刪除循環(huán)未達到上限次數(shù)的情況下(步驟S107_No)，定序器121返回到步驟S104，再次施加刪除脈沖。也就是，阱驅(qū)動器115向p型阱區(qū)域施加刪除脈沖。

另外，在定序器121從控制器200接收到慢速擦除指令“yyh”的情況下(步驟S102_No)，定序器121選擇慢速擦除模式(步驟S108)。

然后，定序器121響應所接收到的指令“yyh”，施加刪除脈沖(步驟S109)。

接著，定序器121與在普通擦除模式的情況下同樣地，進行擦除驗證(步驟S110)，重復刪除循環(huán)，直至通過擦除驗證(步驟S111_Yes)為止，或者直至刪除循環(huán)達到預先設定的上限次數(shù)(步驟S112_Yes)為止。

1.2.2.2關于施加刪除脈沖時的電壓

其次，使用圖6，對施加刪除脈沖時的各配線的電位關系進行說明。圖6的上段的曲線圖表示選擇普通擦除模式時，圖6的下段的曲線圖表示選擇慢速擦除模式時。

首先，對普通擦除模式時進行說明。如圖6的上段所示，在時刻t1，阱驅(qū)動器115向選擇區(qū)塊BLK的p型阱區(qū)域施加電壓VERA_nr，作為刪除脈沖。

另外，行解碼器112向刪除對象區(qū)塊BLK的字線WL施加電壓VERA_WL。電壓VERA_WL是為了從電荷存儲層引出電子，而充分低于電壓VERA_nr的電壓。根據(jù)電壓VERA_nr與電壓VERA_WL的電位差，從連接于選擇字線WL的存儲單元晶體管MT的電荷存儲層引出電子，刪除數(shù)據(jù)。此外，在圖6中，以位線BL、源極線SL、以及選擇柵極線SGD及SGS形成為浮動狀態(tài)的情況為例進行了說明，但也可利用行解碼 器112向選擇柵極SGD及SGS施加電壓VERA_nr。

接著，在時刻t2以后，進行恢復處理，至此刪除脈沖的施加結(jié)束。以下，在普通擦除模式下，將施加1次刪除脈沖的期間(時刻t1～t2)稱為“期間t_ERA_nr”。

其次，對慢速擦除模式時進行說明。以下，僅對與普通擦除模式不同的點進行說明。

如圖6的下段所示，在時刻t1，阱阱驅(qū)動器115向p型阱區(qū)域施加電壓VERA_sl，作為刪除脈沖。電壓VERA_sl是低于電壓VERA_nr的電壓。另外，行解碼器112向字線WL施加電壓VERA_WL。由此，慢速擦除模式下的字線WL與p型阱區(qū)域(背柵極)之間的電位差比普通擦除模式的情況下小。此外，以下，在不對電壓VERA_nr與電壓VERA_sl特別地加以區(qū)別的情況下，簡稱為電壓VERA。

另外，如果將慢速擦除模式下的施加1次刪除脈沖的期間(時刻t1～t3)設為“期間t_ERA_sl”，那么存在t_ERA_sl＞t_ERA_nr的關系。也就是，在慢速擦除模式下，與普通擦除模式相比，刪除脈沖的電位較小，但其施加期間設定得更長。

接著，在時刻t3以后，進行恢復處理，至此刪除脈沖的施加結(jié)束。

1.3關于本實施方式的效果

NAND型閃速存儲器等非易失性半導體存儲器裝置中所使用的存儲單元晶體管MT具有FG構(gòu)造或MONOS構(gòu)造等。但是，無論在哪種構(gòu)造中，均會在重復數(shù)據(jù)的改寫(寫入及刪除)過程中，因存儲單元晶體管MT的柵極絕緣膜的劣化等，導致寫入及刪除的特性發(fā)生變化(劣化)。如果特性的變化變大，那么有可能無法進行正常的寫入及刪除動作。因此，必須對存儲單元晶體管MT中的數(shù)據(jù)的改寫次數(shù)加以限制。

關于該點，例如，通過在刪除動作時降低刪除脈沖的電壓(電壓VERA)，能夠抑制存儲單元晶體管MT的劣化，從而改善相對于因改寫而導致的劣化的耐性(以下稱為“寫入/刪除耐性(W/E Endurance)”)。然而，為了使閾值充分地降低，必須與電壓下降的量相應地，延長刪除脈沖施加期間。存在如下傾向：如果延長刪除脈沖施加期間，那么刪除時間(從刪除動作開始到結(jié)束的處理時間)變長，其結(jié)果，有可能使下個動作發(fā)生延遲。另外，例如在基于用戶的使用用途而對刪除時間加以制約的情況等下，必須使刪除動作在固定的時間內(nèi)完成。因此，難以延長刪除脈沖施加期間。

因此，一般來講，在產(chǎn)品中，是以將兩者的取舍關系作為前提，而使刪除時間處于用戶容許的范圍內(nèi)的方式，對刪除脈沖的電壓及刪除脈沖施加期間進行設定后出廠。

針對此，在本實施方式的構(gòu)成中，半導體存儲裝置具備普通擦除模式與慢速擦除模式2個擦除模式。而且，控制器200能夠根據(jù)例如刪除時間的制約的有無，選擇普通擦除模式或慢速擦除模式。由此，半導體存儲裝置能夠幾乎不使處理能力下降地，改善寫 入/刪除耐性。以下，具體地對本效果進行說明。

在對刪除時間無限制的情況下，例如在未從主機設備接收到下個命令的情況等下，控制器200選擇慢速擦除模式。由此，半導體存儲裝置能夠降低向存儲單元晶體管MT施加的刪除脈沖的電壓，抑制存儲單元晶體管MT的劣化。也就是，半導體存儲裝置能夠優(yōu)先改善寫入/刪除耐性而進行刪除動作。在該情況下，刪除時間存在與普通擦除模式相比變長的傾向，但因為未從主機設備接收到下個命令，所以不會使對于主機設備的處理能力，即處理速度下降。

另一方面，在對刪除時間有限制的情況下，控制器200選擇普通擦除模式。由此，半導體存儲裝置能夠優(yōu)先刪除時間(處理能力)而進行刪除動作。

由此，在本實施方式的構(gòu)成中，通過根據(jù)狀況而選擇擦除模式，能夠相對于來自主機設備的要求，幾乎不使處理能力下降地，抑制存儲單元晶體管MT的劣化，從而改善寫入/刪除耐性。另外，通過寫入/刪除耐性的改善，能夠增加數(shù)據(jù)改寫的上限次數(shù)。

進而，因為能夠抑制存儲單元晶體管MT的劣化，所以能夠抑制誤寫入/誤刪除，從而能夠提高可靠性。

另外，在本實施方式的構(gòu)成中，慢速擦除模式時的刪除脈沖的電位較小，因此與普通擦除模式相比，位線BL、源極線SL、以及選擇柵極線SGD及SGS的充電電容得到降低。由此，能夠降低耗電。

此外，三維積層式NAND型閃速存儲器具有如下傾向：與二維NAND型閃速存儲器相比，區(qū)塊BLK的存儲大小易于變大，刪除時間易于變長。因此，在三維積層式NAND型閃速存儲器中，存在如下傾向：與二維NAND型閃速存儲器相比，既可將VERA的電位設定得較高，又可將其施加期間設定得較短。從而，三維NAND型閃速存儲器與二維NAND型閃速存儲器相比，可稱為易于因刪除動作而導致存儲單元晶體管劣化的構(gòu)成。由此，本實施方式通過應用在三維NAND型閃速存儲器中，可獲得更加顯著的效果。

2.第2實施方式

其次，對第2實施方式的半導體存儲裝置及存儲器系統(tǒng)進行說明。本實施方式涉及在第1實施方式的刪除動作中，刪除脈沖與刪除循環(huán)次數(shù)相應地上升時的上升幅度。以下，僅對與第1實施方式不同的點進行說明。

2.1關于刪除循環(huán)次數(shù)與刪除脈沖的關系

使用圖7，對刪除循環(huán)次數(shù)與刪除脈沖(電壓VERA)的關系進行說明。圖7的上段表示普通擦除模式時的刪除循環(huán)次數(shù)與電壓VERA_nr的關系，圖7的下段表示慢速擦除模式時的刪除循環(huán)次數(shù)與電壓VERA_sl的關系。

如圖7的上段所示，在普通擦除模式下，每次重復刪除循環(huán)，刪除脈沖的電位均上升△VERA_nr。與此相對地，如圖7的下段所示，慢速擦除模式下的刪除脈沖的電位上升了比普通擦除模式下的△VERA_nr大的△VERA_sl。

2.2關于本實施方式的效果

在本實施方式的構(gòu)成中，使慢速擦除模式時的刪除脈沖的上升幅度比普通擦除模式時大。由此，在選擇慢速擦除模式時，能夠增大施加1次刪除脈沖所引起的閾值的變動量，從而減少刪除循環(huán)次數(shù)(刪除脈沖的施加次數(shù))。由此，能夠抑制因刪除脈沖的施加期間變長而導致的刪除時間的延遲。進而，通過減少刪除脈沖的施加次數(shù)，能夠抑制存儲單元晶體管MT的劣化，從而改善寫入/刪除耐性。

進而，在本實施方式的構(gòu)成中，能夠幾乎不使刪除動作及接下來所要進行的寫入動作的處理能力下降地，改善寫入/刪除耐性。以下，具體地對本效果進行說明。

一般來講，如果加大刪除脈沖的上升幅度，那么能夠減少刪除循環(huán)次數(shù)。而且，如果刪除脈沖的施加次數(shù)變少，那么存儲單元晶體管MT的劣化得到抑制，因此能夠改善寫入/刪除耐性。

然而，如果加大上升幅度，那么刪除動作后的存儲單元晶體管MT的閾值分布易于變廣。因此，存在如下傾向：在接下來進行寫入動作時，寫入次數(shù)(將在3.1.2.1中說明的編程循環(huán)次數(shù))的不均變大，寫入次數(shù)增加。進而，存在如下傾向：如果寫入次數(shù)增加，那么存儲單元晶體管MT易于劣化。由此，存在如下傾向：如果加大刪除脈沖的上升幅度，那么雖然在刪除動作中，刪除時間變短，存儲單元晶體管MT的劣化得到抑制，但在接下來所要進行的寫入動作中，寫入時間變長，存儲單元晶體管MT易于劣化。因此，一般來講，在產(chǎn)品中，刪除脈沖的上升幅度被設定在不會產(chǎn)生這些問題的范圍內(nèi)。

針對此，在本實施方式的構(gòu)成中，例如在刪除動作后的閾值分布的不均在接下來的寫入動作中不會成為問題的情況下，或者在優(yōu)先抑制刪除動作中的存儲單元晶體管MT的劣化的情況下，控制器200可選擇慢速擦除模式。另一方面，例如在優(yōu)先抑制刪除動作后的閾值分布的不均的情況下，或者在優(yōu)先刪除時間及接下來所要進行的寫入動作的寫入時間，即處理能力的情況下，控制器200可選擇普通擦除模式。因此，如果是本實施方式的構(gòu)成，那么能夠幾乎不使刪除動作及接下來所要進行的寫入動作的處理能力下降地，改善寫入/刪除耐性。

3.第3實施方式

其次，對第3實施方式的半導體存儲裝置及存儲器系統(tǒng)進行說明。本實施方式是將在所述第1實施方式中已經(jīng)說明過的2個擦除模式的原理應用在寫入動作中。以下，僅 對與第1及第2實施方式不同的點進行說明。

3.1關于寫入動作

首先，對本實施方式的寫入動作進行說明。寫入動作包括為了使存儲單元晶體管的閾值上升(向正電壓方向偏移)而施加編程脈沖的動作，及對施加了編程脈沖的結(jié)果，存儲單元晶體管MT的閾值是否已經(jīng)達到目標值進行判定的編程驗證。而且，寫入動作存在被稱為“普通編程模式”與“慢速編程模式”的2個編程模式，NAND型閃速存儲器100基于從控制器200接收的指令，在任一編程模式下進行寫入動作。在普通編程模式與慢速編程模式下，編程脈沖的條件不同。具體來講，對于選擇字線WL的施加電壓及施加時間不同。慢速編程模式時的編程脈沖的電位比普通編程模式時低，施加期間比普通編程模式時長。以下，對寫入動作的詳細情況進行說明。

3.1.1關于控制器200的動作

首先，對寫入動作時的控制器200的動作進行說明。

3.1.1.1關于普通編程模式時

首先，使用圖8，對普通編程模式時的控制器200的動作進行說明。

如圖示般，處理器230首先向NAND型閃速存儲器100輸出指令“80h”，并且確證CLE，所述指令“80h”下達執(zhí)行寫入動作的通知。

接著，處理器230輸出地址數(shù)據(jù)“ADD”，并且確證ALE。此外，在圖8的例子中，將地址數(shù)據(jù)設定為1個周期的數(shù)據(jù)，但為了發(fā)送列地址及行地址等，也可為多個周期。

然后，處理器230輸出必要周期數(shù)的寫入數(shù)據(jù)“DAT”。

進而，處理器230輸出普通編程指令“10h”，并且確證CLE。

這些指令、地址、及數(shù)據(jù)存儲在NAND型閃速存儲器100的例如寄存器123中。

響應指令“10h”，NAND型閃速存儲器100在普通編程模式下開始寫入動作，變成忙碌狀態(tài)(R/Bn＝“L”)。以下，將NAND型閃速存儲器100的普通編程模式下的寫入動作期間，即忙碌狀態(tài)的期間設為tPROG_nr。

如果寫入動作完成，那么NAND型閃速存儲器100變成待命狀態(tài)，R/Bn恢復為“H”電平。

3.1.1.2關于慢速編程模式時

其次，使用圖9，對慢速編程模式時的控制器200的動作進行說明。以下，僅對與普通編程模式不同的點進行說明。

如圖示般，處理器230在輸出寫入數(shù)據(jù)后，輸出慢速編程指令“xxh”，并且確證CLE。然后，響應指令“xxh”，NAND型閃速存儲器100在慢速編程模式下開始寫入動 作，變成忙碌狀態(tài)(R/Bn＝“L”)。如果將這時的忙碌狀態(tài)的期間設為tPROG_sl，那么在編程循環(huán)次數(shù)相同的情況下，形成為tPROG_sl＞tPROG_nr的關系。

3.1.2關于NAND型閃速存儲器100的動作

其次，對寫入動作時的NAND型閃速存儲器100的動作進行說明。

3.1.2.1關于寫入動作的整體流程

首先，使用圖10，對寫入動作的整體流程進行說明。

如圖示般，首先，定序器121從控制器200接收寫入命令(指令、地址、及數(shù)據(jù))(步驟S121)。

在定序器121從控制器200接收到普通編程指令“10h”的情況下(步驟S122_Yes)，定序器121選擇普通編程模式(步驟S123)。

然后，定序器121響應所接收到的指令“10h”，開始寫入動作，首先，施加編程脈沖。更加具體來講，按照定序器121的命令，行解碼器112向字線WL施加編程脈沖(步驟S124)。

接著，定序器121執(zhí)行編程驗證(步驟S125)。

在通過編程驗證的情況下(步驟S126_Yes)，寫入動作結(jié)束。另一方面，在未通過編程驗證的情況下(步驟S126_No)，定序器121對編程循環(huán)次數(shù)是否為預先設定的上限次數(shù)進行判定(步驟S127)。以下，將重復編程脈沖的施加與編程驗證稱為“編程循環(huán)”。定序器121重復編程脈沖的施加與編程驗證，直至通過編程驗證、或編程循環(huán)的次數(shù)達到上限次數(shù)為止。

在編程循環(huán)達到了上限次數(shù)的情況下(步驟S127_Yes)，定序器121結(jié)束寫入動作，并報告控制器200寫入動作未正常結(jié)束。

在編程循環(huán)未達到上限次數(shù)的情況下(步驟S127_No)，定序器121返回到步驟S124，再次施加編程脈沖。

另外，在定序器121從控制器200接收到慢速編程指令“xxh”的情況下(步驟S122_No)，定序器121選擇慢速編程模式(步驟S128)。

然后，定序器121響應指令“10h”，施加編程脈沖(步驟S129)。

接著，定序器121與在普通編程模式的情況下同樣地，進行編程驗證(步驟S130)，重復編程循環(huán)，直至通過編程驗證(步驟S131_Yes)為止，或者直至編程循環(huán)達到預先設定的上限次數(shù)(步驟S132_Yes)為止。

3.1.2.2關于編程時的電壓

其次，對編程時的各配線的電位關系進行說明。

首先，使用圖11，對普通編程模式時進行說明。如圖示般，在時刻t1，感測放大器113向?qū)懭雽ο?使作為對象的存儲單元晶體管MT的閾值電平變動)的位線BL(圖11的參照符號“program”)施加例如電壓VSS，向非寫入對象(幾乎不使作為對象的存儲單元晶體管MT的閾值電平變動)的位線BL(圖11的參照符號“inhibit”)施加電壓VBL(＞VSS)。源極線驅(qū)動器114向源極線SL施加電壓VSRC(＞VSS)。在該狀態(tài)下，行解碼器112向選擇柵極線SGD施加電壓VSG1，使選擇晶體管ST1成為接通狀態(tài)。電壓VSG1是使連接于寫入對象的位線BL的選擇晶體管ST1、及連接于非寫入對象的位線BL的選擇晶體管ST1均成為接通狀態(tài)的電壓。如果將選擇晶體管ST1的閾值設定為Vt，那么電壓VSG1成為VSG1－Vt＞VBL的關系。另外，行解碼器112向選擇柵極線SGS施加VSS，使全部選擇晶體管ST2成為切斷狀態(tài)。

接著，在時刻t2，行解碼器112向選擇區(qū)塊BLK的選擇柵極線SGD施加電壓VSG2。電壓VSG2是使連接于寫入對象的位線BL的選擇晶體管ST1成為接通狀態(tài)，并使連接于非寫入對象的位線BL的選擇晶體管ST1成為切斷狀態(tài)的電壓。由此，電壓VSG2成為VSS＜VSG2－Vt＜VBL的關系。其結(jié)果，寫入對象的存儲單元晶體管MT的通道被從位線BL施加電壓VSS，非寫入對象的存儲單元晶體管MT的通道成為浮動狀態(tài)。

然后，在時刻t3，行解碼器112向選擇字線WL及非選擇字線WL施加電壓VPASS。電壓VPASS是如下電壓：在寫入時，不拘于存儲單元晶體管MT的閾值地，既可使存儲單元晶體管MT成為接通狀態(tài)，又可防止向非選擇存儲單元晶體管MT中誤寫入。

接著，在時刻t4，行解碼器112向選擇字線WL施加電壓VPGM_nr，作為編程脈沖。電壓VPGM_nr與電壓VPASS存在VPGM_nr＞VPASS的關系。由此，在連接于選擇字線WL的寫入對象的存儲單元晶體管MT中，根據(jù)電壓VPGM_nr與電壓VSS(通道電位)的電位差，向電荷存儲層注入電荷。另一方面，在連接于選擇字線WL的非寫入對象的存儲單元晶體管MT中，通過與電壓VPGM_nr的電容耦合，通道電位上升，因此不向電荷存儲層注入電荷。

其后，在時刻t5～t6，進行恢復處理，重啟各配線。以下，在普通編程模式下，將施加1次編程脈沖的期間(時刻t4～t5)稱為“期間t_PGM_nr”。

其次，使用圖12，對慢速編程模式時進行說明。以下，僅對與普通編程模式時不同的點進行說明。

如圖示般，在時刻t4～t5，行解碼器112向選擇字線WL施加電壓VPGM_sl。電壓VPGM_sl、電壓VPGM_nr、及電壓VPASS存在VPGM_nr＞VPGM_sl＞VPASS(＞VSS)的關系。由此，關于施加編程脈沖時的字線WL與背柵極(p型阱區(qū)域)的電位差，在慢 速編程模式時比在普通編程模式時小。由此，在連接于選擇字線WL的寫入對象的存儲單元晶體管MT中，根據(jù)電壓VPGM_sl與電壓VSS(通道電位)的電位差，向電荷存儲層注入電荷。以下，在慢速編程模式下，如果將施加1次編程脈沖的期間(時刻t4～t5)設為“期間t_PGM_nr”，那么存在t_PGM_sl＞t_PGM_nr的關系。也就是，在慢速編程模式下，與普通編程模式相比，編程脈沖的電位較小，但其施加期間設定得更長。

3.3關于本實施方式的效果

如果是本實施方式的構(gòu)成，那么能夠與第1及第2實施方式同樣地改善寫入/刪除耐性。以下，具體地進行說明。

例如，寫入/刪除耐性能夠與在刪除動作時降低刪除脈沖的電壓(VERA)同樣地，通過在寫入動作時降低編程脈沖的電壓(VPGM)而得到改善。然而，為了使閾值充分地上升，必須與編程脈沖下降的量相應地，延長編程脈沖施加期間。存在如下傾向：如果延長編程脈沖施加期間，那么寫入時間(從寫入動作開始到結(jié)束的處理時間)變長，其結(jié)果，有可能導致半導體存儲裝置的處理能力下降。因此，一般來講，在產(chǎn)品中，難以延長編程脈沖施加期間。

針對此，在本實施方式的構(gòu)成中，半導體存儲裝置具備普通編程模式與慢速編程模式2個編程模式。而且，控制器200能夠根據(jù)例如寫入時間的制約的有無，選擇普通編程模式或慢速編程模式。更加具體來講，在對寫入時間無限制的情況下，例如在未從主機設備接收到下個命令的情況等下，控制器200選擇慢速編程模式。由此，半導體存儲裝置能夠降低向存儲單元晶體管MT施加的編程脈沖的電壓，抑制存儲單元晶體管MT的劣化。也就是，半導體存儲裝置能夠優(yōu)先改善寫入/刪除耐性而進行寫入動作。

另一方面，在對寫入時間有限制的情況下，控制器200選擇普通編程模式。由此，半導體存儲裝置能夠優(yōu)先寫入時間(處理能力)而進行寫入動作。

由此，在本實施方式的構(gòu)成中，通過根據(jù)狀況而選擇編程模式，能夠幾乎不使處理能力下降地，抑制存儲單元晶體管MT的劣化，從而改善寫入/刪除耐性。另外，通過寫入/刪除耐性的改善，能夠增加數(shù)據(jù)改寫的上限次數(shù)。

進而，因為能夠抑制存儲單元晶體管MT的劣化，所以能夠抑制誤寫入/誤刪除，從而能夠提高可靠性。

另外，在本實施方式的構(gòu)成中，慢速編程模式時的編程脈沖的電位較小，因此與普通編程模式相比，字線WL的充電電容得到降低。由此，能夠降低耗電。

4.第4實施方式

其次，對第4實施方式的半導體存儲裝置及存儲器系統(tǒng)進行說明。本實施方式涉及 在第3實施方式的寫入動作中，編程脈沖與編程循環(huán)次數(shù)相應地上升時的上升幅度。以下，僅對與第3實施方式不同的點進行說明。

4.1關于編程循環(huán)次數(shù)與編程脈沖的關系

使用圖13，對編程循環(huán)次數(shù)與編程脈沖(電壓VPGM)的關系進行說明。圖13的上段表示普通編程模式時的編程循環(huán)次數(shù)與電壓VPGM_nr的關系，圖13的下段表示慢速編程模式時的編程循環(huán)次數(shù)與電壓VPGM_sl的關系。

如圖13的上段所示，在普通編程模式下，每次重復編程循環(huán)，編程脈沖的電位均上升△VPGM_nr。與此相對地，如圖13的下段所示，慢速編程模式下的編程脈沖的電位上升了比普通編程模式下的△VPGM_nr大的△VPGM_sl。

4.2關于本實施方式的效果

在本實施方式的構(gòu)成中，使慢速編程模式時的編程脈沖的上升幅度比普通編程模式時大。由此，在選擇慢速編程模式時，能夠增大1次編程脈沖所引起的閾值的變動量，從而減少編程循環(huán)次數(shù)(編程脈沖的施加次數(shù))。由此，能夠抑制因編程脈沖的施加期間變長而導致的寫入時間的延遲。進而，通過減少編程脈沖的施加次數(shù)，能夠改善寫入/刪除耐性。

進而，在本實施方式的構(gòu)成中，能夠幾乎不使寫入數(shù)據(jù)的可靠性下降地，更有效地改善寫入/刪除耐性。以下，對本效果進行說明。

一般來講，如果加大編程脈沖的上升幅度，那么能夠減少編程循環(huán)次數(shù)。而且，如果編程脈沖的施加次數(shù)變少，那么存儲單元晶體管MT的劣化得到抑制，因此能夠改善寫入/刪除耐性。然而，如果加大上升幅度，那么存儲單元晶體管MT的閾值分布易于變廣，因此發(fā)生誤寫入或誤讀出的可能性變高，所以數(shù)據(jù)的可靠性下降。

針對此，在本實施方式的構(gòu)成中，例如在對閾值分布的不均的制約較少的情況下，也就是，對數(shù)據(jù)可靠性的影響較小的情況下，控制器200可選擇慢速編程模式，例如在優(yōu)先抑制閾值分布的不均的情況下，也就是，優(yōu)先寫入數(shù)據(jù)的可靠性的情況下，可選擇普通編程模式。因此，如果是本實施方式的構(gòu)成，那么能夠幾乎不使寫入數(shù)據(jù)的可靠性下降地，改善寫入/刪除耐性。

5.第5實施方式

其次，對第5實施方式的半導體存儲裝置及存儲器系統(tǒng)進行說明。本實施方式涉及在所述第1及第2實施方式中，選擇慢速擦除模式的情況的具體例。

也就是，在本例中，在如下情況下，應用慢速擦除模式，所述情況為：控制器200使刪除動作暫時中斷(以下，稱為“暫停擦除”)，而優(yōu)先地執(zhí)行例如讀出動作等其他動 作，然后再次開始刪除動作。此外，在本實施方式中，對在暫停擦除后，優(yōu)先地執(zhí)行讀出動作的情況進行說明，但也可為優(yōu)先執(zhí)行例如寫入動作，也可為優(yōu)先執(zhí)行其他動作。以下，僅對與第1及第2實施方式不同的點進行說明。

另外，關于暫停擦除，例如記載在2011年3月21日提出申請的、名為“執(zhí)行已經(jīng)改良的刪除動作的非易失性半導體存儲裝置”的美國專利申請13/052,158號中。本專利申請的整體通過參照而引用在本申請的說明書中。

5.1第1例

首先，對本實施方式的第1例進行說明。本例是在普通擦除模式下開始刪除動作，在中斷刪除動作后，在慢速擦除模式下再次開始刪除動作。

5.1.1關于暫停擦除的整體流程

首先，使用圖14，對暫停擦除的整體流程進行說明。

如圖示般，首先，控制器200的主機接口電路210從主機設備接收刪除命令(步驟S200)。

響應該刪除命令，控制器200的處理器230經(jīng)由NAND接口電路250，將普通擦除指令及地址數(shù)據(jù)發(fā)送到NAND型閃速存儲器100(步驟S201)。

接著，NAND型閃速存儲器100的定序器121基于從控制器200接收到的普通擦除指令，在普通擦除模式下執(zhí)行刪除動作(步驟S202)。

然后，在NAND型閃速存儲器100執(zhí)行刪除動作的過程中，控制器200從主機設備接收例如讀出命令(步驟S203)。接著，處理器230在判斷出要使所接收到的讀出動作優(yōu)先于正在執(zhí)行的刪除動作的情況下，將暫停指令發(fā)送到NAND型閃速存儲器100(步驟S204)。

接著，定序器121基于所接收到的暫停指令，暫時中斷刪除動作(步驟S205)。更加具體來講，定序器121在如下階段，中斷刪除動作，將中斷時的狀態(tài)信息保存在例如寄存器123中，所述階段為：在接收到暫停指令時正在進行的刪除脈沖的施加或擦除驗證已經(jīng)完成。此外，定序器121也可將狀態(tài)信息發(fā)送到控制器200。

然后，如果處理器230確認刪除動作已被中斷，且R/Bn已恢復為“H”電平，那么將讀出指令及地址數(shù)據(jù)發(fā)送到NAND型閃速存儲器100(步驟S206)。

接著，定序器121基于所接收到的讀出指令，從存儲單元陣列讀出數(shù)據(jù)(步驟S207)，并將其結(jié)果發(fā)送到控制器200。

然后，處理器230在進行過讀出數(shù)據(jù)的ECC處理等之后，將數(shù)據(jù)發(fā)送到主機設備(步驟S208)。在以此方式讀出動作完成之后，處理器230將恢復執(zhí)行指令及慢速擦除指令 與地址數(shù)據(jù)一起，發(fā)送到NAND型閃速存儲器100(步驟S209)。

接著，定序器121基于所接收到的恢復執(zhí)行指令及慢速擦除指令，在慢速擦除模式下再次開始刪除動作(步驟S210)。更加具體來講，定序器121對寄存器123內(nèi)的狀態(tài)信息進行確認，如果是在施加刪除脈沖之后立即中斷了動作，那么就從擦除驗證再次開始動作。另一方面，如果是在擦除驗證結(jié)束之后立即中斷了動作，那么就從刪除脈沖的施加再次開始刪除動作。

5.1.2關于暫停擦除時的刪除動作

其次，使用圖15，詳細地對所述暫停擦除進行說明。

如圖示般，首先，處理器230如在圖3中已經(jīng)說明的那樣，為了在普通擦除模式下執(zhí)行刪除動作，而輸出指令“60h”、地址數(shù)據(jù)“ADD1”、及普通擦除指令“D0h”。接著，定序器121按照指令“D0h”，在普通擦除模式下開始刪除動作，變成忙碌狀態(tài)(R/Bn＝“L”)。

在忙碌狀態(tài)下，處理器230如果從主機設備接收到讀出命令，那么輸出暫停指令“FF”與地址數(shù)據(jù)“ADD2”。定序器121如果在忙碌狀態(tài)下也接收到指令“FF”，那么忽略地址數(shù)據(jù)“ADD2”而中斷刪除動作。此外，指令“FF”既可為用來中斷刪除動作的指令，也可為用來中斷包括NAND型閃速存儲器100中的寫入、讀出、及刪除在內(nèi)的所有動作的指令。另外，控制器200既可先輸出暫停指令“FF”，也可先輸出地址數(shù)據(jù)“ADD2”，輸出的順序并不特別限定。進而，也可省略地址數(shù)據(jù)“ADD2”。另外，定序器121在接收到地址數(shù)據(jù)之后，中斷了下個刪除動作(刪除脈沖的施加或擦除驗證)，但也可在接收到暫停指令“FF”之后，不等地址數(shù)據(jù)的接收結(jié)束，便執(zhí)行下個刪除動作的中斷。

在圖15的例子中，定序器121在第3次刪除脈沖的施加結(jié)束之前，接收到指令“FF”與地址數(shù)據(jù)“ADD2”。然后，定序器121在第3次刪除脈沖的施加結(jié)束之后中斷刪除動作，使R/Bn恢復為“H”電平。

接著，處理器230在確認R/Bn已經(jīng)恢復為“H”電平之后，輸出指令“00h”、地址數(shù)據(jù)“ADD3”、及讀出指令“30h”，所述指令“00h”下達執(zhí)行讀出的通知。此外，在圖15的例子中，表示有在1個周期傳送地址數(shù)據(jù)的例子，但也可在多個周期進行傳送。

然后，定序器121響應指令“30h”，開始讀出動作，變成忙碌狀態(tài)。然后，如果從存儲單元陣列111讀出數(shù)據(jù)“R-DAT”的動作完成，那么R/Bn恢復為“H”電平(變成待命狀態(tài))。如果R/Bn信號成為“H”電平，那么控制器200向NAND型閃速存儲器100發(fā)送讀出使能信號REn，而讀出數(shù)據(jù)“R-DAT”。

接著，如果讀出動作完成，那么處理器230輸出恢復執(zhí)行指令“27h”、指令“60h”、 地址數(shù)據(jù)“ADD4”、及慢速擦除指令“yyh”。然后，定序器121響應指令“27h”及“yyh”，在對刪除中斷時的狀態(tài)進行確認之后，在慢速擦除模式下再次開始刪除動作，變成忙碌狀態(tài)。在圖15的例子中，是在施加刪除脈沖之后立即中斷了動作，因此從擦除驗證再次開始刪除動作。

在NAND型閃速存儲器100中，如果刪除動作完成，那么R/Bn恢復為“H”電平。

5.2第2例

其次，對本實施方式的第2例進行說明。本例是在第1例中，在慢速擦除模式下開始刪除動作。以下，僅對與第1例不同的點進行說明。

5.2.1關于暫停擦除的整體流程

首先，對暫停擦除的整體流程進行說明。

與在第1例中已經(jīng)說明的圖14不同的點為：在步驟S201中，處理器230輸出慢速擦除指令；以及，在步驟S202中，定序器121在慢速擦除模式下執(zhí)行刪除動作。

5.2.2關于暫停擦除時的刪除動作

其次，使用圖16，詳細地對所述暫停擦除進行說明。

如圖示般，首先，處理器230為了在慢速擦除模式下執(zhí)行刪除動作，而輸出指令“60h”、地址數(shù)據(jù)“ADD1”、及慢速擦除指令“yyh”。接著，定序器121按照指令“yyh”，在慢速擦除模式下開始刪除動作，變成忙碌狀態(tài)(R/Bn＝“L”)。

如果控制器200在NAND型閃速存儲器100為忙碌狀態(tài)的期間從主機設備接收到讀出命令，那么處理器230輸出暫停指令“FF”與地址數(shù)據(jù)“ADD2”。響應指令“FF”，NAND型閃速存儲器100的定序器121中斷刪除動作。在圖16的例子中，定序器121是在第2次刪除脈沖的施加結(jié)束之前接收到指令“FF”與地址數(shù)據(jù)“ADD2”，因此在第2次刪除脈沖的施加結(jié)束之后中斷刪除動作。

然后，響應控制器200的命令，定序器121執(zhí)行讀出動作。如果該讀出動作完成，那么控制器200將恢復執(zhí)行指令“27h”、指令“60h”、地址數(shù)據(jù)“ADD4”、及慢速擦除指令“yyh”發(fā)送到NAND型閃速存儲器100。響應這些信號，定序器121在對保存在寄存器123內(nèi)的刪除中斷時的狀態(tài)信息進行確認之后，在慢速擦除模式下再次開始刪除動作。在圖16的例子中，是在第2次施加刪除脈沖后中斷了刪除動作，因此定序器121從擦除驗證再次開始動作。而且，在本例中，在暫停擦除前后無擦除模式的變更，因此定序器121在施加下個刪除脈沖(總計第3次刪除脈沖)時，使刪除脈沖上升，形成與第3次刪除循環(huán)相同的條件(VERA_sl+△VERA_sl×2次)。

此外，在如第1例所示般變更擦除模式的情況下，再次開始時的最初的刪除脈沖的 電位被視為初始值。

5.3關于本實施方式的效果

在本實施方式的構(gòu)成中，通過執(zhí)行暫停擦除，能夠在刪除動作的過程中插入其他動作。例如，在控制器200從主機設備接收到與正在執(zhí)行刪除動作的區(qū)塊BLK不同的區(qū)塊BLK的讀出命令的情況下，即便刪除動作未完成，也能夠插入讀出動作。由此，能夠優(yōu)先地處理來自主機設備的命令，在成為無刪除時間的制約的狀況之后，選擇慢速擦除模式。

進而，在本實施方式的構(gòu)成中，能夠一面通過暫停擦除而中斷刪除動作，一面繼續(xù)所述刪除動作。也就是，在為了進行下個其他動作，例如與刪除對象區(qū)塊BLK不同的區(qū)塊BLK的讀出動作等，而對刪除時間加以制約的情況下，即便刪除動作在該制約時間之內(nèi)未完成也不會產(chǎn)生問題。由此，在這種情況下，也能夠應用慢速擦除模式。從而，能夠擴大慢速擦除模式的應用范圍，從而能夠進一步改善寫入/刪除耐性。

此外，在本實施方式中，對通過暫停擦除而使刪除動作中斷1次的情況進行了說明，但也可多次中斷。

進而，也可在刪除動作開始時選擇慢速擦除模式，在暫停擦除后，選擇普通擦除模式。

6.第6實施方式

其次，對第6實施方式的半導體存儲裝置及存儲器系統(tǒng)進行說明。本實施方式涉及在所述第3及第4實施方式中，選擇慢速編程模式的情況的具體例。

也就是，在本例中，于在某個頁面寫入有小于頁面大小的數(shù)據(jù)的情況下，向該頁面的空閑區(qū)域?qū)懭胩摂M數(shù)據(jù)，在寫入該虛擬數(shù)據(jù)的情況下，應用慢速編程模式。以下，僅對與第3及第4實施方式不同的點進行說明。

6.1關于虛擬數(shù)據(jù)寫入的整體流程

首先，使用圖17，特別著眼于與頁面的空閑區(qū)域的關系，對虛擬數(shù)據(jù)寫入的整體流程進行說明。

如圖示般，首先，定序器121如果從控制器200的處理器230接收到普通編程指令，那么在寫入動作開始時，選擇未寫入數(shù)據(jù)的頁面。

接著，定序器121按照從處理器230接收到的普通編程指令，在普通編程模式下向選擇頁面寫入數(shù)據(jù)。這時，在從處理器230接收到的數(shù)據(jù)大小小于頁面大小的情況下，在選擇頁面出現(xiàn)未寫入數(shù)據(jù)的區(qū)域(以下，稱為“空閑區(qū)域”)(圖17的(a))。另一方面，在數(shù)據(jù)大小與頁面大小相同的情況下，在選擇頁面不產(chǎn)生空閑區(qū)域(圖17的(b))。

接著，如果寫入動作結(jié)束，那么處理器230從NAND型閃速存儲器100讀出所寫入的數(shù)據(jù)。然后，處理器230對寫入數(shù)據(jù)與所讀出的頁面的數(shù)據(jù)進行比較，確認空閑區(qū)域的有無。

在有空閑區(qū)域的情況下，處理器230命令定序器121在慢速編程模式下執(zhí)行虛擬數(shù)據(jù)向空閑區(qū)域的寫入。更加具體來講，處理器230將指定空閑區(qū)域的列地址、及虛擬數(shù)據(jù)發(fā)送到NAND型閃速存儲器100。另外，處理器230保存在空閑區(qū)域?qū)懭胗刑摂M數(shù)據(jù)的信息，并在下次以后寫入數(shù)據(jù)時，不選擇寫入有虛擬數(shù)據(jù)的空閑區(qū)域。

然后，定序器121基于所接收到的指令及地址，在慢速編程模式下向空閑區(qū)域?qū)懭胩摂M數(shù)據(jù)。虛擬數(shù)據(jù)只要不是刪除電平(E電平)的數(shù)據(jù)即可。更加具體來講，例如在存儲單元晶體管MT能夠保存2比特(4值)的數(shù)據(jù)，由低到高地將與4值對應的閾值電平設為E電平、A電平、B電平、及C電平的情況下，虛擬數(shù)據(jù)只要不是E電平即可，可為A電平、B電平、及C電平中的任何一個，或者也可為這些電平的中間的電平。

此外，數(shù)據(jù)的寫入是以頁面大小進行。因此，在寫入虛擬數(shù)據(jù)時，必須使虛擬數(shù)據(jù)不向?qū)懭胗幸呀?jīng)寫入完成的凈值數(shù)據(jù)的存儲單元晶體管MT寫入。因此，如果將表示寫入對象的數(shù)據(jù)設為“0”數(shù)據(jù)，將表示非寫入對象的數(shù)據(jù)設為“1”數(shù)據(jù)，那么對與寫入有凈值數(shù)據(jù)的存儲單元晶體管MT對應的位線BL，賦予“1”數(shù)據(jù)。而且，對與應該寫入虛擬數(shù)據(jù)的存儲單元晶體管對應的位線，與所述A電平至C電平對應地賦予“1”數(shù)據(jù)或“0”數(shù)據(jù)。

另一方面，在無空閑區(qū)域的情況下，處理器230不進行虛擬數(shù)據(jù)的寫入。

此外，在本實施方式中，對在1個頁面寫入有數(shù)據(jù)的情況進行了說明，但存在視數(shù)據(jù)大小而向2個頁面以上寫入數(shù)據(jù)的情況。在該情況下，僅讀出最終頁面數(shù)據(jù)便足夠。當然也可讀出所有頁面的數(shù)據(jù)。進而，在本實施方式中，在寫入動作完成之后，繼續(xù)執(zhí)行頁面的讀出動作及虛擬數(shù)據(jù)的寫入動作，但各種處理也可不連續(xù)。例如控制器200在從主機設備接收到其他處理命令的情況下，也可在優(yōu)先執(zhí)行所述其他處理之后再進行頁面的讀出動作及虛擬數(shù)據(jù)的寫入動作。

6.2關于虛擬數(shù)據(jù)的寫入動作

其次，使用圖18，對所述虛擬數(shù)據(jù)的寫入動作進行說明。此外，圖17中的普通編程模式下的寫入動作與圖13相同，因此，在圖18的例子中，表示讀出動作及虛擬數(shù)據(jù)寫入動作。

如圖示般，處理器230為了讀出所寫入的數(shù)據(jù)，而輸出指令“00h”、地址數(shù)據(jù)“ADD1”、及讀出指令“30h”，所述指令“00h”下達執(zhí)行讀出的通知。定序器121按照指令“30h” 開始讀出動作，變成忙碌狀態(tài)(R/Bn＝“L”)。然后，如果從存儲單元陣列111讀出數(shù)據(jù)“R-DAT”的動作完成，那么R/Bn恢復為“H”電平。如果R/Bn成為“H”電平，那么處理器230將讀出使能信號REn發(fā)送到NAND型閃速存儲器100，而讀出數(shù)據(jù)“R-DAT”。

接著，處理器230根據(jù)所讀出的數(shù)據(jù)對空閑區(qū)域的有無進行確認。然后，在判斷必須寫入虛擬數(shù)據(jù)的情況下，處理器230輸出指令“80h”、指定空閑區(qū)域的地址數(shù)據(jù)“ADD2”、虛擬數(shù)據(jù)“DM”、及慢速編程指令“xxh”，所述指令“80h”下達執(zhí)行虛擬數(shù)據(jù)的寫入的通知。定序器121按照指令“xxh”，在慢速編程模式下執(zhí)行虛擬數(shù)據(jù)的寫入動作。

6.3關于本實施方式的效果

在本實施方式的構(gòu)成中，通過在慢速編程模式下向頁面的空閑區(qū)域?qū)懭胩摂M數(shù)據(jù)，能夠抑制因過刪除而導致的存儲單元晶體管MT的劣化，從而改善寫入/刪除耐性。以下，對本效果進行說明。

在數(shù)據(jù)的刪除動作中，對保存有與頁面的空閑區(qū)域?qū)谋忍?，即E電平的數(shù)據(jù)的存儲單元晶體管MT，也與保存有其他電平的數(shù)據(jù)的存儲單元晶體管MT一樣，施加刪除脈沖。因此，與空閑區(qū)域?qū)拇鎯卧w管MT的閾值較大程度地向負側(cè)(負電壓側(cè))偏移(以下，稱為“過刪除”)。而且，存儲單元晶體管MT易于因過刪除而劣化。另外，在向過刪除狀態(tài)的存儲單元晶體管MT寫入數(shù)據(jù)的情況下，與向閾值電壓為0V左右的存儲單元晶體管MT寫入的情況相比，編程循環(huán)次數(shù)變多，因此存儲單元晶體管MT有可能更易劣化。

針對此，在本實施方式的構(gòu)成中，向頁面的空閑區(qū)域?qū)懭胩摂M數(shù)據(jù)。由此，在刪除動作時，能夠抑制空閑區(qū)域的存儲單元晶體管MT成為過刪除狀態(tài)。由此，能夠抑制空閑區(qū)域的存儲單元晶體管MT的劣化。進而，通過在慢速編程模式下寫入虛擬數(shù)據(jù)，亦能夠抑制因?qū)懭胩摂M數(shù)據(jù)而導致的存儲單元晶體管MT的劣化。從而，能夠改善寫入/刪除耐性。

進而，為了防止過刪除，虛擬數(shù)據(jù)只要是E電平以外(比E電平更接近正電壓側(cè)的閾值)的數(shù)據(jù)即可，寫入有虛擬數(shù)據(jù)的存儲單元晶體管MT的閾值分布也可比通常的數(shù)據(jù)寫入的情況下廣。因此，應用第4實施方式，能夠加大△VPGM_sl的上升幅度，減少編程循環(huán)次數(shù)。

此外，寫入有虛擬數(shù)據(jù)的存儲單元晶體管MT的閾值優(yōu)選中性閾值。所謂中性閾值是指處于如下穩(wěn)定狀態(tài)的閾值，所述穩(wěn)定狀態(tài)為電荷存儲層的電荷不太受電荷存儲層周邊的絕緣膜所導致的漏電的影響，閾值幾乎不發(fā)生變動。

7.第7實施方式

其次，對第7實施方式的半導體存儲裝置及存儲器系統(tǒng)進行說明。本實施方式是根據(jù)存儲單元晶體管MT的數(shù)據(jù)的刪除次數(shù)，決定在第1至第4實施方式中已經(jīng)說明的擦除模式或編程模式。以下，僅對與第1至第4實施方式不同的點進行說明。

7.1關于刪除次數(shù)的管理表

首先，對本實施方式中的刪除次數(shù)表進行說明。控制器200例如在內(nèi)置存儲器220中具備刪除次數(shù)表。刪除次數(shù)表是保存每個區(qū)塊BLK(或每刪除單位)的刪除次數(shù)m、及用來決定擦除模式的判定值M(任意的整數(shù))的表格。每次在對象的區(qū)塊BLK中執(zhí)行刪除，刪除次數(shù)m的值均更新。

此外，刪除次數(shù)表也可設置在NAND型閃速存儲器100的未圖示的ROM(Read OnlyMemory，只讀存儲器)用戶空間文件系統(tǒng)內(nèi)(Filesystem in Userspace，F(xiàn)USE)。而且，例如在接通電源時，控制器200也可從NAND型閃速存儲器100讀出ROM用戶空間文件系統(tǒng)的數(shù)據(jù)。

7.2第1例關于擦除模式的選擇

其次，使用圖19，對控制器200根據(jù)對象區(qū)塊BLK的刪除次數(shù)m選擇擦除模式的情況進行說明。在本例中，將決定擦除模式時的判定值設為M1(任意的整數(shù))。

如圖示般，首先，控制器200從主機設備接收刪除命令(步驟S240)。

接著，控制器200的處理器230參照刪除次數(shù)表，對刪除對象區(qū)塊BLK的刪除次數(shù)m與擦除模式判定值M1進行比較(步驟S241)。

在刪除次數(shù)m為0≦m＜M1的情況下(步驟S242_Yes)，處理器230輸出普通擦除指令。NAND型閃速存儲器100按照普通擦除指令，在普通擦除模式下執(zhí)行刪除動作(步驟S243)。

另一方面，在刪除次數(shù)m為m≧M1的情況下(步驟S242_No)，處理器230輸出慢速擦除指令。NAND型閃速存儲器100按照慢速擦除指令，在慢速擦除模式下執(zhí)行刪除動作(步驟S244)。

然后，在刪除動作完成之后，更新刪除次數(shù)m(例如，m＝m+1)。

7.3第2例關于編程模式的選擇

其次，使用圖20，對控制器200根據(jù)對象區(qū)塊BLK的刪除次數(shù)m選擇編程模式的情況進行說明。在本例中，將決定編程模式時的判定值設為M2(任意的整數(shù))。

如圖示般，首先，控制器200從主機設備接收寫入命令(步驟S250)。

接著，控制器200的處理器230參照刪除次數(shù)表，對刪除對象區(qū)塊BLK的刪除次 數(shù)m與編程模式判定值M2進行比較(步驟S251)。

在刪除次數(shù)m為0≦m＜M2的情況下(步驟S252_Yes)，處理器230輸出普通編程指令。NAND型閃速存儲器100按照普通編程指令，在普通編程模式下執(zhí)行寫入動作(步驟S253)。

另一方面，在刪除次數(shù)m為m≧M2的情況下(步驟S252_No)，處理器230輸出慢速編程指令。NAND型閃速存儲器100按照慢速編程指令，在慢速編程模式下執(zhí)行寫入動作(步驟S254)。

此外，在本例中，對于每個區(qū)塊，均根據(jù)刪除次數(shù)表，選擇編程模式，但也可根據(jù)每個頁面的寫入次數(shù)，選擇編程模式。在該情況下，控制器200也可具備寫入次數(shù)表，而進行每個頁面的寫入次數(shù)與判定值的管理。而且，每次執(zhí)行寫入動作，均更新寫入次數(shù)。

7.4關于本實施方式的效果

根據(jù)本實施方式，能夠抑制每個區(qū)塊BLK的數(shù)據(jù)可靠性的不均。以下，具體地進行說明。

存儲單元晶體管MT的劣化隨著數(shù)據(jù)的改寫次數(shù)的增加而變大。因此，改寫次數(shù)越多(利用頻率越高)的區(qū)塊BLK，存儲單元晶體管MT的劣化越發(fā)展，刪除及寫入特性越變化，因此數(shù)據(jù)的可靠性有可能變低。從而，視改寫次數(shù)的不同，每個區(qū)塊BLK有可能產(chǎn)生數(shù)據(jù)可靠性的不均。

針對此，在本實施方式的構(gòu)成中，對每個區(qū)塊BLK均管理刪除次數(shù)。而且，在刪除次數(shù)超過判定值的區(qū)塊BLK中，選擇慢速擦除模式、或慢速編程模式。由此，在改寫次數(shù)較多的區(qū)塊BLK中，能夠優(yōu)先抑制劣化而實施寫入或刪除動作。由此，能夠抑制因改寫次數(shù)的不同而導致的數(shù)據(jù)可靠性的不均。

8.變化例等

所述實施方式的半導體存儲裝置(100in FIG.1)具有第1動作模式(普通擦除模式or普通編程模式)及第2動作模式(慢速擦除模式or慢速編程模式)，且具備存儲單元晶體管(MT in FIG.2)、及連接于存儲單元晶體管的字線(WL in FIG.2)。在刪除存儲單元晶體管的數(shù)據(jù)的情況下，向存儲單元晶體管施加刪除脈沖(VERA_nr or VERA_sl in FIG.6)。在向存儲單元晶體管寫入數(shù)據(jù)的情況下，向存儲單元晶體管施加編程脈沖(VPGM_nr in FIG.11or VPGM_sl in FIG.12)。在處于第1動作模式時，通過施加第1期間(t_ERA_nr in FIG.6or t_PGM_nr in FIG.11)的刪除脈沖或編程脈沖，存儲單元晶體管的背柵極與字線的電位差成為第1電位差(VERA_nr－VERA_WL or VPGM_nr－VSS)。在處于第2動作模 式時，通過施加比第1期間長的第2期間(t_ERA_sl in FIG.6or t_PGM_sl in FIG.12)的刪除脈沖或編程脈沖，背柵極與字線的電位差成為小于第1電位差的第2電位差(VERA_sl－VERA_WL or VPGM_sl－VSS)。

通過應用所述實施方式，可提供一種能夠抑制存儲單元晶體管的劣化的半導體存儲裝置及存儲器系統(tǒng)。

此外，實施方式并不限定于上文已經(jīng)說明的形態(tài)，而可進行各種變化。

例如，在所述實施方式中，控制器200也可根據(jù)刪除次數(shù)的周期選擇慢速擦除模式(或慢速編程模式)。具體來講，例如，控制器200也可按照每3次刪除動作選擇1次慢速擦除模式(或慢速編程模式)的時序進行設定，進而，該設定次數(shù)也可任意變更。

進而，在于產(chǎn)品出廠前進行數(shù)據(jù)的寫入的情況下，也可應用所述實施方式，在慢速編程模式下進行數(shù)據(jù)的寫入。

進而，在所述實施方式中，控制器200也可在使數(shù)據(jù)于存儲單元陣列111內(nèi)的區(qū)塊BLK間移動的情況下，應用慢速編程模式。具體來講，例如，在刪除某區(qū)塊BLK的數(shù)據(jù)時，區(qū)塊BLK內(nèi)的有效數(shù)據(jù)必須移動到其他區(qū)塊BLK。對于這時的寫入動作，也可應用慢速編程模式。

進而，所述實施方式既可僅應用所述實施方式的擦除模式或編程模式，也可兩個均應用。進而，也可使多個實施方式組合。例如，既可應用第5實施方式與第6實施方式兩者，也可應用第7實施方式的第1例與第2例兩者。

進而，所述第6實施方式也可通過控制器200根據(jù)寫入數(shù)據(jù)的尺寸預先對頁面的空閑區(qū)域的有無進行判斷，而省略數(shù)據(jù)的讀出動作。在該情況下，控制器200也可無讀出動作地指示虛擬數(shù)據(jù)的寫入。另外，在第6實施方式中，以NAND型閃速存儲器100依照控制器200的命令而寫入虛擬數(shù)據(jù)的情況為例進行了說明。但是，在NAND型閃速存儲器100能夠認識到從控制器200接收到的數(shù)據(jù)小于頁面大小的情況下，NAND型閃速存儲器100也可不等來自控制器200的命令，而在內(nèi)部生成虛擬數(shù)據(jù)，并將該虛擬數(shù)據(jù)寫入到空閑區(qū)域。而且，在該寫入動作時可應用慢速編程模式。在該情況下，控制器200既可從NAND型閃速存儲器100通知內(nèi)容為已經(jīng)在空閑區(qū)域?qū)懭胗刑摂M數(shù)據(jù)的信息，或者也可判斷出在將小于頁面大小的數(shù)據(jù)發(fā)送到NAND型閃速存儲器100的時刻，向空閑區(qū)域?qū)懭胩摂M數(shù)據(jù)。

進而，所述實施方式也可應用于存儲單元晶體管MT積層在半導體襯底上方而形成的三維積層式NAND型閃速存儲器。

進而，所述實施方式中所謂的“連接”也包括中間介置有例如晶體管或電阻器等其 他某物而間接地連接的狀態(tài)。

已對本發(fā)明的若干實施方式進行了說明，但這些實施方式是作為例子提出，并非意圖限定發(fā)明的范圍。這些實施方式能夠通過其他各種方式來實施，且能夠在不脫離發(fā)明主旨的范圍內(nèi)進行各種省略、替換、變更。這些實施方式及其變化包含在發(fā)明的范圍或主旨中，同樣地包含在權利要求書所記載的發(fā)明及其均等的范圍內(nèi)。

此外，在與本發(fā)明相關的各實施方式中，也可如以下所述。例如，在存儲單元晶體管MT能夠保存2比特(4值)的數(shù)據(jù)，由低到高地將保存有4值中的任一個時的閾值電平設為E電平(刪除電平)、A電平、B電平、及C電平時，

(1)在讀出動作中，

向為A電平的讀出動作而選擇的字線施加的電壓例如為0V～0.55V之間。并不限定于此，也可處在0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、及0.5V～0.55V中的任一個范圍之間。

向為B電平的讀出動作而選擇的字線施加的電壓例如為1.5V～2.3V之間。并不限定于此，也可處在1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、及2.1V～2.3V中的任一個范圍之間。

向為C電平的讀出動作而選擇的字線施加的電壓例如為3.0V～4.0V之間。并不限定于此，也可處在3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、及3.6V～4.0V中的任一個范圍之間。

作為讀出動作的時間(tR)，也可設定在例如25μs～38μs、38μs～70μs、或70μs～80μs之間。

(2)寫入動作如上所述，包括編程動作與驗證動作。在寫入動作中，最初向在編程動作時所選擇的字線施加的電壓例如為13.7V～14.3V之間。并不限定于此，也可設定在例如13.7V～14.0V及14.0V～14.6V中的任一個范圍之間。

也可改變對第奇數(shù)條字線寫入時的、最初向所選擇的字線施加的電壓、及對第偶數(shù)條字線寫入時的、最初向所選擇的字線施加的電壓。

在將編程動作設定為ISPP方式(Incremental Step Pulse Program，增量步進脈沖編程)時，作為上升的電壓，可列舉例如0.5V左右。

作為向非選擇的字線施加的電壓，也可設定在例如6.0V～7.3V之間。并不限定于該情況，也可設定在例如7.3V～8.4V之間，也可設定為6.0V以下。

也可根據(jù)非選擇的字線是第奇數(shù)條字線還是第偶數(shù)條字線，改變所施加的通過電壓。

作為寫入動作的時間(tProg)，也可設定在例如1700μs～1800μs、1800μs～1900μs、或1900μs～2000μs之間。

(3)在刪除動作中，最初向形成在半導體襯底上部且上方配置有所述存儲單元的阱施加的電壓例如為12V～13.6V之間。并不限定于該情況，也可為例如13.6V～14.8V、14.8V～19.0V、19.0～19.8V、或19.8V～21V之間。

作為刪除動作的時間(tErase)，也可設定在例如3000μs～4000μs、4000s～5000μs、或4000μs～9000μs之間。

(4)存儲單元的構(gòu)造為在半導體襯底(硅襯底)上具有隔著膜厚為4～10nm的隧道絕緣膜而配置的電荷存儲層。該電荷存儲層可設定為膜厚為2～3nm的SiN、或SiON等的絕緣膜與膜厚為3～8nm的多晶硅的積層構(gòu)造。另外，也可在多晶硅中添加Ru等金屬。在電荷存儲層之上具有絕緣膜。該絕緣膜具有例如被膜厚為3～10nm的下層High-k膜與膜厚為3～10nm的上層High-k膜夾著的膜厚為4～10nm的氧化硅膜。High-k膜可列舉HfO等。另外，氧化硅膜的膜厚可設定為比High-k膜的膜厚更厚。在絕緣膜上經(jīng)由膜厚為3～10nm的功函數(shù)調(diào)整用的材料而形成有膜厚為30nm～70nm的控制電極。在這里，功函數(shù)調(diào)整用的材料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。

另外，在存儲單元之間可形成氣隙。

[符號的說明]

1 存儲器系統(tǒng)

100 NAND型閃速存儲器

110 核心部

111 存儲單元陣列

112 行解碼器

113 感測放大器

114 源極線驅(qū)動器

115 阱驅(qū)動器

116 NAND串

120 周邊電路部

121 定序器

122 電壓產(chǎn)生電路

123 寄存器

200 控制器

210 主機接口電路

220 內(nèi)置存儲器

230 處理器

240 緩沖存儲器

250 NAND接口電路

260 ECC電路