本發(fā)明涉及半導(dǎo)體器件，例如，是適用于具備sram電路(staticrandomaccessmemory：靜態(tài)隨機(jī)存取存儲(chǔ)器)的半導(dǎo)體器件。

背景技術(shù)：

為了降低sram電路在待機(jī)時(shí)的漏電流，將存儲(chǔ)器陣列的接地布線的電位設(shè)定為比接地電位(0v)高的電位(電源電位和接地電位之間的電位)是有效的。由此，能夠降低構(gòu)成存儲(chǔ)器單元的斷開狀態(tài)的mos(metaloxidesemiconductor：金屬氧化物半導(dǎo)體)晶體管的亞閾值漏電流。

例如，日本特開2004-206745號(hào)公報(bào)(專利文獻(xiàn)1)中，通過設(shè)置控制接地布線的電位的電位控制電路，將待機(jī)時(shí)的接地布線的電位控制在約0.4v。具體來說，該電位控制電路由在動(dòng)作時(shí)用于將接地布線的電位固定為接地電位的開關(guān)、在待機(jī)時(shí)用于決定接地布線的電位的連接有二極管的nmos(n-channelmos：n溝道m(xù)os)晶體管、及始終流通電流的電阻這三個(gè)元件構(gòu)成。

現(xiàn)有技術(shù)文獻(xiàn)

專利文獻(xiàn)

專利文獻(xiàn)1：日本特開2004-206745號(hào)公報(bào)

技術(shù)實(shí)現(xiàn)要素：

在通過現(xiàn)有的工藝制造的mos晶體管的情況下，與nmos晶體管相比，pmos(p-channelmos：p溝道m(xù)os)晶體管的漏電流很少。因此，sram電路的漏電流對(duì)策只要僅考慮構(gòu)成存儲(chǔ)器單元的nmos晶體管的漏電流即可。

但是，在近年來的工藝中，由于pmos晶體管的性能得到提高，所以有時(shí)因pmos晶體管的漏電流而使待機(jī)時(shí)的接地布線的電位與設(shè)想值相比上浮。特別是，在使用了finfet(finfieldeffecttransistor：鰭式場(chǎng)效應(yīng)晶體管)的最新工藝中，由于全局差異變得比以往更大，所以上述問題很嚴(yán)重。具體來說，在nmos晶體管具有漏極電流變小的慢角的特性，pmos晶體管具有漏極電流大的快角的特性的情況下，待機(jī)時(shí)的接地布線的電位的上浮特別大，因此，sram電路的各存儲(chǔ)器單元保持的數(shù)據(jù)可能被破壞。

其它課題和新穎的特征將根據(jù)本說明書的記載及附圖變得明朗。

在一個(gè)實(shí)施方式的半導(dǎo)體器件中，sram電路包括用于根據(jù)動(dòng)作模式控制存儲(chǔ)器陣列用的接地布線的電位的接地布線電位控制電路。該接地布線電位控制電路包括彼此并聯(lián)連接于接地布線與賦予接地電位的接地節(jié)點(diǎn)之間的nmos晶體管和pmos晶體管。

發(fā)明效果

根據(jù)上述的實(shí)施方式，能夠防止sram電路在待機(jī)狀態(tài)時(shí)的接地布線的電位的過度上浮。

附圖說明

圖1是作為第一實(shí)施方式的半導(dǎo)體器件的一例而概略性示出作為系統(tǒng)級(jí)芯片構(gòu)成的微型計(jì)算機(jī)的俯視圖。

圖2是示意性示出圖1的sram電路的結(jié)構(gòu)的框圖。

圖3是示出圖2的存儲(chǔ)器單元mc及接地布線電位控制電路16的更詳細(xì)的結(jié)構(gòu)的電路圖。

圖4是示出圖2的動(dòng)作模式控制電路20的結(jié)構(gòu)的一例的電路圖。

圖5是示出動(dòng)作模式控制電路20的動(dòng)作的時(shí)序圖。

圖6是圖4的變形例的電路圖。

圖7是用于說明單元內(nèi)的n阱的配置的俯視圖。

圖8是示出圖2的sram電路的布局的概略的俯視圖。

圖9是示出圖2的sram電路中接地布線電位控制電路的更詳細(xì)的配置的俯視圖。

圖10是用于說明接地布線電位控制電路的其它配置例的圖。

圖11是示出圖10的sram電路的布局的概略的俯視圖。

圖12是示出圖10的接地布線電位控制電路的更詳細(xì)的配置的俯視圖。

圖13是示意性示出第三實(shí)施方式的半導(dǎo)體器件中sram電路的結(jié)構(gòu)的框圖。

圖14是示出圖13的sram電路的布局的概略的俯視圖。

圖15是示出圖13的sram電路中電源布線電位控制電路的更詳細(xì)的配置的俯視圖。

圖16是示意性示出使用finfet形成的圖15的pmos晶體管的構(gòu)造的俯視圖。

圖17是示意性示出使用finfet形成的圖15的pmos晶體管的構(gòu)造的立體圖。

圖18是示意性示出由finfet形成的nmos晶體管的結(jié)構(gòu)的剖視圖。

圖19是示意性示出由finfet形成的pmos晶體管的結(jié)構(gòu)的剖視圖。

圖20是示意性示出雙端口型的sram電路整體的布局的俯視圖。

圖21是示出圖20的sram電路的更詳細(xì)的結(jié)構(gòu)的圖。

具體實(shí)施方式

以下，參照附圖詳細(xì)說明各實(shí)施方式。此外，對(duì)于相同或相當(dāng)?shù)牟糠謽?biāo)注同一參照附圖標(biāo)記，不再重復(fù)其說明。

＜第一實(shí)施方式＞

[半導(dǎo)體器件的結(jié)構(gòu)例]

圖1是作為第一實(shí)施方式的半導(dǎo)體器件的一例概略性表示作為系統(tǒng)級(jí)芯片構(gòu)成的微型計(jì)算機(jī)的俯視圖。參照?qǐng)D1，微型計(jì)算機(jī)芯片包括形成于半導(dǎo)體襯底100上的、cpu(centralprocessingunit：中央處理器)101、數(shù)字邏輯電路102、sram電路10、閃存104、模擬電路103、輸入輸出(i/o：input/output)電路105。

數(shù)字邏輯電路102例如包括cpu101的外圍邏輯電路及專用的信號(hào)處理電路等。sram電路10作為內(nèi)置的ram(randomaccessmemory：隨機(jī)存儲(chǔ)器)使用，閃存104作為內(nèi)置的rom(readonlymemory：只讀存儲(chǔ)器)使用。模擬電路103例如包括a/d(analogtodigital：模擬到數(shù)字)轉(zhuǎn)換器、d/a(digitaltoanalog：數(shù)字到模擬)轉(zhuǎn)換器等。輸入輸出電路105是用于在與外部之間進(jìn)行信號(hào)的輸入輸出的接口。

sram電路10具有通常動(dòng)作(normaloperation：nop)模式、恢復(fù)待機(jī)(resumestandby：rs)模式、關(guān)機(jī)(shutdown：sd)模式作為動(dòng)作模式。通常動(dòng)作模式是進(jìn)行數(shù)據(jù)讀出及數(shù)據(jù)寫入時(shí)的動(dòng)作模式。恢復(fù)待機(jī)模式是在保持著寫入的數(shù)據(jù)的狀態(tài)下降低耗電量的動(dòng)作模式。在關(guān)機(jī)模式下，是不保持寫入的數(shù)據(jù)而使功能停止時(shí)的動(dòng)作模式。以下，有時(shí)將恢復(fù)待機(jī)模式簡(jiǎn)化為待機(jī)模式進(jìn)行記載。

[sram電路的結(jié)構(gòu)]

圖2是示意性示出圖1的sram電路的結(jié)構(gòu)的框圖。參照?qǐng)D1，sram電路10包括存儲(chǔ)器陣列11、多個(gè)字線wl、多個(gè)位線對(duì)bl、/bl、多個(gè)字線驅(qū)動(dòng)器12、多個(gè)輸入輸出(i/o)電路13、控制電路及地址譯碼器14。sram電路10還包括接地布線arvss、未圖示的電源布線arvdd、多個(gè)接地布線電位控制電路16、動(dòng)作模式控制電路20。

存儲(chǔ)器陣列11包括呈矩陣狀配置的多個(gè)存儲(chǔ)器單元mc。在圖2中，將第i行、第j列(0≤i≤m；0≤j≤n)的存儲(chǔ)器單元mc記載為mc[i，j]。存儲(chǔ)器陣列11全部包括m+1行、n+1列的(m+1)×(n+1)個(gè)的存儲(chǔ)器單元。圖2中，代表性示出2行4列的存儲(chǔ)器單元mc[0，0]～mc[1，3]。

與存儲(chǔ)器陣列11的行分別對(duì)應(yīng)地設(shè)置沿行方向(x方向)延伸的字線wl，與存儲(chǔ)器陣列11的列分別對(duì)應(yīng)地設(shè)置沿列方向(y方向)延伸的位線對(duì)bl、/bl。各字線wl與設(shè)置于對(duì)應(yīng)的行的存儲(chǔ)器單元mc連接。各位線對(duì)bl、/bl與設(shè)置于對(duì)應(yīng)的列的各存儲(chǔ)器單元mc連接。

字線驅(qū)動(dòng)器12與多個(gè)字線wl分別對(duì)應(yīng)地設(shè)置。各字線驅(qū)動(dòng)器12在根據(jù)從sram電路10的外部賦予的地址信號(hào)的解碼結(jié)果選擇了對(duì)應(yīng)的行的情況下，將對(duì)應(yīng)的行的字線wl激活(即，賦予邏輯電平為高電平(h電平)的電壓)。

i/o電路13針對(duì)多個(gè)列各設(shè)有一個(gè)。圖2表示針對(duì)2個(gè)列各設(shè)有一個(gè)的mux2(多路復(fù)用2)的結(jié)構(gòu)。與圖2的結(jié)構(gòu)不同，也可以是針對(duì)4個(gè)列各設(shè)有一個(gè)的mux4、或針對(duì)8個(gè)列各設(shè)有一個(gè)的mux8等的結(jié)構(gòu)。i/o電路13從sram電路10的外部接收寫入數(shù)據(jù)，向?qū)?yīng)的列被選擇的存儲(chǔ)器單元mc進(jìn)行數(shù)據(jù)的寫入。進(jìn)而，i/o電路13從對(duì)應(yīng)的列被選擇的存儲(chǔ)器單元mc讀出數(shù)據(jù)，并將讀出的數(shù)據(jù)向sram電路10的外部輸出。

控制電路及地址譯碼器14根據(jù)從外部賦予的指令(寫入命令、讀出命令)控制i/o電路13上的數(shù)據(jù)寫入及數(shù)據(jù)讀出的定時(shí)。進(jìn)而，控制電路及地址譯碼器14將從sram電路10的外部賦予的地址信號(hào)解碼，基于解碼結(jié)果驅(qū)動(dòng)與所選擇的行及列對(duì)應(yīng)的字線驅(qū)動(dòng)器12及i/o電路13。

接地布線arvss在存儲(chǔ)器陣列11內(nèi)被網(wǎng)狀地布線，并與各存儲(chǔ)器單元mc連接。在通常動(dòng)作模式下，經(jīng)由接地布線arvss向各存儲(chǔ)器單元mc供給接地電位(0v)。在存儲(chǔ)器陣列11內(nèi)，為了向各存儲(chǔ)器單元mc供給電源電位，還設(shè)有被網(wǎng)狀布線的未圖示的電源布線arvdd。

接地布線電位控制電路16在圖2的例子中，針對(duì)每個(gè)i/o電路13配置。接地布線電位控制電路16以使接地布線arvss的電位成為與動(dòng)作模式對(duì)應(yīng)的規(guī)定電位的方式控制。具體來說，接地布線電位控制電路16在通常動(dòng)作模式下，以使接地布線arvss的電位成為接地電位的方式控制，在恢復(fù)待機(jī)模式下，以使接地布線arvss的電位成為接地電位和電源電位之間的中間電位的方式進(jìn)行控制。進(jìn)而，接地布線電位控制電路16在關(guān)機(jī)模式下，使接地布線arvss成為浮動(dòng)狀態(tài)(floatingstate)。

動(dòng)作模式控制電路20根據(jù)從控制電路及地址譯碼器14賦予的表示動(dòng)作模式的信號(hào)控制各接地布線電位控制電路16的動(dòng)作。

[存儲(chǔ)器單元及接地布線電位控制電路的結(jié)構(gòu)]

圖3是示出圖2的存儲(chǔ)器單元mc及接地布線電位控制電路16的更詳細(xì)的結(jié)構(gòu)的電路圖。

(存儲(chǔ)器單元mc)

參照?qǐng)D3，各存儲(chǔ)器單元mc包括由兩個(gè)cmos(complementarymos：互補(bǔ)mos)反相器構(gòu)成的鎖存電路、和兩個(gè)傳輸用的nmos晶體管nm1、nm2。

構(gòu)成鎖存電路的第一cmos反相器包括串聯(lián)連接于電源布線arvdd和接地布線arvss之間的pmos晶體管pm1及nmos晶體管nm3。構(gòu)成鎖存電路的第二cmos反相器包括串聯(lián)連接于電源布線arvdd和接地布線arvss之間的pmos晶體管pm2及nmos晶體管nm4。pmos晶體管pm1及nmos晶體管nm3的連接節(jié)點(diǎn)nd1與pmos晶體管pm2及nmos晶體管nm4的柵極連接。pmos晶體管pm2及nmos晶體管nm4的連接節(jié)點(diǎn)nd1與pmos晶體管pm1及nmos晶體管nm3的柵極連接。

傳輸用的nmos晶體管nm1連接于連接節(jié)點(diǎn)nd1和位線bl之間。傳輸用的nmos晶體管nm2連接于連接節(jié)點(diǎn)nd2和位線/bl之間。nmos晶體管nm1、nm2的柵極與共用的字線wl連接。

各存儲(chǔ)器單元mc保持與連接節(jié)點(diǎn)nd1、nd2相輔的電位(一方為h電平，另一方為l電平(低電平)的電位)。以下，簡(jiǎn)單說明寫入動(dòng)作的順序。例如，在連接節(jié)點(diǎn)nd1保持h電平的電壓，在連接節(jié)點(diǎn)nd2保持低電平(l電平)的電壓的情況下，首先，將位線bl的電位設(shè)定為h電平，將位線/bl的電位設(shè)定為l電平。接著，通過將使字線wl的電位從l電平變化為h電平的狀態(tài)保持規(guī)定時(shí)間，使連接節(jié)點(diǎn)nd1的電位變化為h電平，連接節(jié)點(diǎn)nd2的電位變化為l電平。

接著，簡(jiǎn)單說明讀出動(dòng)作的順序。連接節(jié)點(diǎn)nd1的電位被預(yù)先設(shè)定為h電平，連接節(jié)點(diǎn)nd2的電位被預(yù)先設(shè)定為l電平。首先，將位線對(duì)bl、/bl預(yù)充電為電源電位。之后，在使字線wl從l電平向h電平變化時(shí)，與保持h電平的電壓的連接節(jié)點(diǎn)nd1連接的位線bl的電位不變化，與之相對(duì)，與保持l電平的電壓的連接節(jié)點(diǎn)nd2連接的位線/bl的電位降低。通過利用設(shè)置于i/o電路13的未圖示的讀出放大器將該位線bl、/bl間的電位差放大，能夠讀出保持于存儲(chǔ)器單元mc的數(shù)據(jù)。

(接地布線電位控制電路16)

接地布線電位控制電路16包括彼此并聯(lián)連接于接地布線arvss和賦予接地電位的接地節(jié)點(diǎn)vss之間的nmos晶體管nm10和pmos晶體管pm10。即，nmos晶體管nm10成為源極接地，與之相對(duì)，pmos晶體管pm10成為漏極接地(源極跟隨器)。進(jìn)而，nmos晶體管nm10的柵極經(jīng)由設(shè)置于動(dòng)作模式控制電路20的nmos晶體管nm11與接地布線arvss連接。動(dòng)作模式控制電路20將nmos晶體管nm10、nm11的柵極及pmos晶體管pm10的柵極設(shè)定為與動(dòng)作模式對(duì)應(yīng)的電位。

具體來說，在恢復(fù)待機(jī)(rs)模式時(shí)，通過將nmos晶體管nm11的柵極電位設(shè)定為h電平(電源電位)，nmos晶體管nm10成為二極管連接的狀態(tài)。進(jìn)而，通過將pmos晶體管pm10的柵極電位設(shè)定為l電平(接地電位)，pmos晶體管pm10成為導(dǎo)通狀態(tài)。

根據(jù)以上的結(jié)構(gòu)，通過將nmos晶體管nm10進(jìn)行二極管連接，而使接地布線arvss的電位從接地電位上浮至某一電位。隨著構(gòu)成存儲(chǔ)器單元mc的pmos晶體管的漏電流增加，接地布線arvss電位的上浮增加。另一方面，通過經(jīng)由pmos晶體管pm10從接地布線arvss引出電流，使接地布線arvss的電位降低。這些平衡之后的結(jié)果是，最終的接地布線arvss的電位被決定。

由于全局差異，所以在nmos晶體管具有慢角的特性，在pmos晶體管具有快角的特性的情況下，僅nmos晶體管nm10無法抑制構(gòu)成存儲(chǔ)器單元的pmos晶體管的漏電流引起的接地布線arvss的電位的過度上浮。在圖3的結(jié)構(gòu)中，通過經(jīng)由pmos晶體管pm10從接地布線arvss引出電荷，能夠防止待機(jī)模式時(shí)的接地布線arvss的電位的過度上浮。

另一方面，在通常動(dòng)作模式(nop模式)時(shí)，動(dòng)作模式控制電路20通過將nmos晶體管nm11的柵極電位設(shè)定為l電平，使nmos晶體管nm11成為斷開狀態(tài)，并且通過將nmos晶體管nm10的柵極電位設(shè)定為h電平，使nmos晶體管nm10成為導(dǎo)通狀態(tài)。進(jìn)而，通過將pmos晶體管pm10的柵極電位設(shè)定為l電平，pmos晶體管pm10也成為導(dǎo)通狀態(tài)。由此，接地布線arvss的電位被維持在接地電位。

在關(guān)機(jī)模式(sd模式)時(shí)，動(dòng)作模式控制電路20通過將nmos晶體管nm10、nm11的柵極電位設(shè)定為l電平，使nmos晶體管nm10、nm11成為斷開狀態(tài)。進(jìn)而，動(dòng)作模式控制電路20通過將pmos晶體管pm10的柵極電位設(shè)定為h電平，能夠使pmos晶體管pm10成為斷開狀態(tài)。由此，接地布線arvss成為浮動(dòng)狀態(tài)。

[動(dòng)作模式控制電路20的結(jié)構(gòu)例]

圖4是示出圖2的動(dòng)作模式控制電路20的結(jié)構(gòu)的一例的電路圖。圖4中僅示出圖2的sram電路10中與一個(gè)i/o電路13對(duì)應(yīng)的部分。以下，有時(shí)將存儲(chǔ)器陣列11中與一個(gè)i/o電路13對(duì)應(yīng)的2列大小稱作存儲(chǔ)器單元組17。接地布線電位控制電路16針對(duì)i/o電路13各配置有一個(gè)。

參照?qǐng)D4，構(gòu)成接地布線電位控制電路16的nmos晶體管nm10的柵極通過各接地布線電位控制電路16與共用的控制線aryswn連接。nmos晶體管nm10的源極與接地節(jié)點(diǎn)vss連接，漏極與接地布線arvss連接。nmos晶體管nm10的背柵與接地節(jié)點(diǎn)vss連接。

構(gòu)成各接地布線電位控制電路16的pmos晶體管pm10的柵極在各接地布線電位控制電路16與共用的控制線aryswp連接。pmos晶體管pm10的源極與接地布線arvss連接，漏極與接地節(jié)點(diǎn)vss連接。pmos晶體管pm10的背柵與賦予電源電位的電源節(jié)點(diǎn)vdd連接。

動(dòng)作模式控制電路20基于從圖2的控制電路及地址譯碼器14接收到的控制信號(hào)rs、sd向控制線aryswn、aryswp輸出控制信號(hào)。具體來說，動(dòng)作模式控制電路20包括作為開關(guān)的pmos晶體管pm11、作為開關(guān)的nmos晶體管nm11、nm12、反相器23、24、25、nand柵極21、nor柵極22。

pmos晶體管pm11及nmos晶體管nm12按排列順序串聯(lián)連接于電源節(jié)點(diǎn)vdd和接地節(jié)點(diǎn)vss之間。nmos晶體管nm11連接于pmos晶體管pm11及nmos晶體管nm12的連接節(jié)點(diǎn)nd3和接地布線arvss之間。

向nand柵極21的第一輸入端子及nor柵極22的第一輸入端子輸入控制信號(hào)sd。經(jīng)由反相器23、24向nand柵極21的第二輸入端子輸入控制信號(hào)rs(從而是與控制信號(hào)rs相同的邏輯電平的信號(hào))。經(jīng)由反相器23向nor柵極22的第二輸入端子輸入控制信號(hào)rs。

經(jīng)由反相器23、24向pmos晶體管pm11的柵極輸入控制信號(hào)rs(從而是與控制信號(hào)rs相同的邏輯電平的信號(hào))。將nand柵極21的輸出信號(hào)通過反相器25反轉(zhuǎn)后輸入到nmos晶體管nm12的柵極及控制線aryswp?？刂凭€aryswn與pmos晶體管pm11及nmos晶體管nm12的連接節(jié)點(diǎn)nd3連接。向nmos晶體管nm11的柵極輸入nor柵極22的輸出信號(hào)。

[動(dòng)作模式控制電路20的動(dòng)作]

圖5是示出動(dòng)作模式控制電路20的動(dòng)作的時(shí)序圖。以下，參照?qǐng)D4及圖5說明動(dòng)作模式控制電路的動(dòng)作。

通常動(dòng)作(nop)模式與圖5的時(shí)刻t1以前、時(shí)刻t2至?xí)r刻t3、及時(shí)刻t4以后對(duì)應(yīng)。在通常動(dòng)作(nop)模式下，控制信號(hào)rs、sd均為l電平。在該情況下，nmos晶體管nm11的柵極電位被設(shè)定為l電平，因此，nmos晶體管nm11成為斷開狀態(tài)。pmos晶體管pm11的柵極電位被設(shè)定為l電平，因此，pmos晶體管pm11成為導(dǎo)通狀態(tài)。nmos晶體管nm12的柵極電位被設(shè)定為l電平，因此，nmos晶體管nm12成為斷開狀態(tài)。其結(jié)果為，控制線aryswn的電位被設(shè)定為h電平，因此，設(shè)在各接地布線電位控制電路16中的nmos晶體管nm10成為導(dǎo)通狀態(tài)。進(jìn)而，控制線aryswp的電位被設(shè)定為l電平，因此，設(shè)在各接地布線電位控制電路16中的pmos晶體管pm10成為導(dǎo)通狀態(tài)。如上，在通常動(dòng)作(nop)模式下，接地布線arvss的電位與接地電位大致相等。

恢復(fù)待機(jī)(rs)模式與圖5的時(shí)刻t1至?xí)r刻t2對(duì)應(yīng)。在恢復(fù)待機(jī)(rs)模式下，控制信號(hào)rs成為h電平，控制信號(hào)sd成為l電平。在該情況下，nmos晶體管nm11的柵極電位被設(shè)定為h電平，因此，nmos晶體管nm11成為導(dǎo)通狀態(tài)。進(jìn)而，pmos晶體管pm11的柵極電位被設(shè)定為h電平，nmos晶體管nm12的柵極電位被設(shè)定為l電平，因此，這些晶體管pm11、nm12成為斷開狀態(tài)。像這樣，在恢復(fù)待機(jī)(rs)模式下，連接節(jié)點(diǎn)nd3及控制線aryswn與電源節(jié)點(diǎn)vdd及接地節(jié)點(diǎn)vss均不連接，而與接地布線arvss連接。其結(jié)果為，nmos晶體管nm10成為被二極管連接的狀態(tài)。進(jìn)而，在恢復(fù)待機(jī)(rs)模式下，控制線aryswp的電位被設(shè)定為l電平，因此，pmos晶體管pm10成為導(dǎo)通狀態(tài)。

根據(jù)以上的結(jié)構(gòu)，通過將nmos晶體管nm10進(jìn)行二極管連接，而使接地布線arvss的電位從接地電位上浮至某一電位。另一方面，由于經(jīng)由pmos晶體管pm10釋放接地布線arvss的電荷，所以接地布線arvss的電位降低，在最終的接地布線arvss的電位δv1平穩(wěn)下來。

關(guān)機(jī)(sd)模式與圖5的時(shí)刻t3至?xí)r刻t4對(duì)應(yīng)。在關(guān)機(jī)(sd)模式下，控制信號(hào)rs、sd均為h電平。在該情況下，nmos晶體管nm11的柵極電位被設(shè)定為l電平，因此，nmos晶體管nm11成為斷開狀態(tài)。pmos晶體管pm11的柵極電位被設(shè)定為h電平，因此，pmos晶體管pm11成為斷開狀態(tài)。nmos晶體管nm12的柵極電位被設(shè)定為h電平，因此，nmos晶體管nm12成為導(dǎo)通狀態(tài)。其結(jié)果為，控制線aryswn的電位被設(shè)定為l電平，因此，設(shè)在各接地布線電位控制電路16中的nmos晶體管nm10成為斷開狀態(tài)。進(jìn)而，控制線aryswp的電位被設(shè)定為h電平，因此，pmos晶體管pm10成為斷開狀態(tài)。如上，在恢復(fù)待機(jī)(rs)模式，接地布線arvss成為浮動(dòng)狀態(tài)。

[接地布線電位控制電路及動(dòng)作模式控制電路的變形例]

sram電路的動(dòng)作模式僅具有通常動(dòng)作模式和恢復(fù)待機(jī)模式，在不具有關(guān)機(jī)模式的情況下，能夠簡(jiǎn)化圖4的接地布線電位控制電路16及動(dòng)作模式控制電路20的結(jié)構(gòu)。以下，參照附圖進(jìn)行具體說明。

圖6是圖4的變形例的電路圖。圖6的接地布線電位控制電路16a在pmos晶體管pm10的柵極與接地節(jié)點(diǎn)vss始終連接這一點(diǎn)上(從而是成為始終成為導(dǎo)通狀態(tài)這一點(diǎn))，與圖4的接地布線電位控制電路16不同。具體來說，pmos晶體管pm10的源極與接地布線arvss連接，其漏極及柵極與接地節(jié)點(diǎn)vss連接。pmos晶體管pm10的背柵與電源節(jié)點(diǎn)vdd連接。在圖6情況下，未設(shè)置控制線aryswp。nmos晶體管nm10的連接與圖4的情況相同，不再重復(fù)說明。

圖6的動(dòng)作模式控制電路20a基于從圖2的控制電路及地址譯碼器14接收的控制信號(hào)rs，控制與各接地布線電位控制電路16a的nmos晶體管nm10的柵極共同連接的控制線aryswn的電位。具體來說，動(dòng)作模式控制電路20a包括作為開關(guān)的nmos晶體管nm11和作為開關(guān)的pmos晶體管pm11。

nmos晶體管nm11連接于接地布線arvss和控制線aryswn之間。pmos晶體管pm11連接于電源節(jié)點(diǎn)vdd和控制線aryswn之間。向nmos晶體管nm11及pmos晶體管pm11的柵極輸入控制信號(hào)rs。

在通常動(dòng)作(nop)模式下，控制信號(hào)rs為l電平。在該情況下，nmos晶體管nm11成為斷開狀態(tài)，pmos晶體管pm11成為導(dǎo)通狀態(tài)，因此，控制線aryswn的電位被設(shè)定為h電平(電源電位)。因此，nmos晶體管nm10成為導(dǎo)通狀態(tài)，將接地布線arvss的電位與導(dǎo)通狀態(tài)的pmos晶體管pm10一同拉低至接地電位。

在恢復(fù)待機(jī)(rs)模式下，控制信號(hào)rs為h電平。在該情況下，nmos晶體管nm11成為導(dǎo)通狀態(tài)，pmos晶體管pm11成為斷開狀態(tài)，因此，nmos晶體管nm10成為二極管連接的狀態(tài)。因此，接地布線arvss的電位比接地電位高，但通過利用導(dǎo)通狀態(tài)的漏極接地的pmos晶體管pm11釋放接地布線arvss的電荷，能夠抑制接地布線arvss的電位的過度上浮。

[第一實(shí)施方式的效果]

如上，根據(jù)第一實(shí)施方式，在與sram電路的各存儲(chǔ)器單元mc連接的接地布線arvss和賦予接地電位的接地節(jié)點(diǎn)vss之間并聯(lián)設(shè)有nmos晶體管nm10和pmos晶體管pm10。在恢復(fù)待機(jī)模式時(shí)，通過將nmos晶體管nm10的柵極與接地布線arvss連接，nmos晶體管nm10成為二極管連接的狀態(tài)。通過對(duì)pmos晶體管pm10的柵極賦予l電平的信號(hào)，pmnos晶體管pm10成為導(dǎo)通狀態(tài)。

通過上述的結(jié)構(gòu)，在恢復(fù)待機(jī)模式時(shí)，能夠使接地布線arvss的電位上升至不破壞存儲(chǔ)器單元mc所保持的數(shù)據(jù)的范圍、且能夠使存儲(chǔ)器單元的漏電流降低的電位。特別是，由于全局差異，所以即使在nmos晶體管具有慢角的特性，即使在pmos晶體管具有快角的情況下，由于能夠經(jīng)由具有快角的特性的pmos晶體管pm10從接地布線arvss引出電流，所以也能夠防止接地布線arvss的電位的過度上浮。

特別是，在使用了finfet的最新工藝中，pmos晶體管的性能相較于以往得到提高，并且全局差異相較于以往增大，因此，恢復(fù)待機(jī)時(shí)的接地布線arvss的電位會(huì)過剩上浮。上述的結(jié)構(gòu)對(duì)于使用finfet形成mos晶體管的情況特別有用。

＜第二實(shí)施方式＞

第二實(shí)施方式中，對(duì)通過圖2及圖4等說明的接地布線電位控制電路16的半導(dǎo)體襯底上的配置進(jìn)行說明。下面，首先說明單元內(nèi)的p阱和n阱的優(yōu)選的配置。

[關(guān)于單元內(nèi)的n阱及p阱的配置]

通常，向n阱供給電源電位，向p阱供給接地電位。在單元基ic(integratedcircuit：集成電路)的情況下，使利用相同的電源電壓的多個(gè)單元的n阱彼此接觸也沒有問題。但是，無法使利用不同的電源電壓的多個(gè)單元(例如標(biāo)準(zhǔn)單元和io單元等)的n阱彼此接觸。在該情況下，需要進(jìn)一步加寬n阱彼此的間隔。根據(jù)以上的理由，n阱在單元內(nèi)的配置有限制。

圖7是用于說明單元內(nèi)的n阱的配置的俯視圖。參照?qǐng)D7優(yōu)選為，n阱31從單元30的框32a、32b分別離開距離a、b地配置。這是為了無論在單元30附近配置哪一種類的單元，都能夠滿足布局規(guī)則。因此，優(yōu)選在接近單元框32的區(qū)域配置p阱。如果在接近單元框32的區(qū)域配置n阱，則需要進(jìn)一步加寬與相鄰的單元的間隔。在以下說明的sram電路的情況下，優(yōu)選使sram電路的配置區(qū)域的端部盡可能成為p阱。

[接地布線電位控制電路的配置的一例]

圖8是示出圖2的sram電路的布局的概略的俯視圖。圖9是示出圖2的sram電路中的接地布線電位控制電路的更詳細(xì)的配置的俯視圖。以下，將存儲(chǔ)器陣列11的行方向稱作x方向，將列方向稱作y方向。進(jìn)而，在區(qū)別沿著x方向的朝向的情況下，如+x方向及-x方向那樣標(biāo)注符號(hào)進(jìn)行表示。關(guān)于y方向也是相同的。

參照?qǐng)D8及圖9，在俯視形成有sram電路10的襯底時(shí)，i/o電路13相對(duì)于存儲(chǔ)器陣列11所對(duì)應(yīng)的部分(即經(jīng)由位線對(duì)bl、/bl連接的部分)配置在列方向側(cè)(-y方向側(cè))。接地布線電位控制電路16配置在存儲(chǔ)器陣列11和i/o電路13之間。

在隔著存儲(chǔ)器陣列11與接地布線電位控制電路16相反的一側(cè)設(shè)有nmos晶體管nm13。nmos晶體管nm13例如設(shè)在每一個(gè)接地布線電位控制電路16(因此，在每一個(gè)i/o電路13)上。nmos晶體管nm13的漏極與接地布線arvss連接，其源極與接地節(jié)點(diǎn)vss連接。nmos晶體管nm13的柵極通過各nmos晶體管nm13與共用的控制線aryswn2連接。

nmos晶體管nm13是為了在通常動(dòng)作模式時(shí)使接地布線arvss可靠地與接地電位vss大致相等而設(shè)置的。具體來說，從圖2的動(dòng)作模式控制電路20向控制線aryswn2供給控制信號(hào)。在通常動(dòng)作(nop)模式時(shí)，通過將控制線aryswn2的電位設(shè)定為h電平，各nmos晶體管nm13成為導(dǎo)通狀態(tài)。由此，存儲(chǔ)器陣列11用的接地布線arvss的電位可靠地降低至接地電位。在恢復(fù)待機(jī)(rs)模式及關(guān)機(jī)(sd)模式下，通過將控制線aryswn2的電位設(shè)定為低電平，各nmos晶體管nm13成為斷開狀態(tài)。

配置有nmos晶體管nm13的區(qū)域是p阱(pwell)區(qū)域70。因此，由于能夠?qū)ram電路宏的+y方向側(cè)的終端設(shè)為p阱，所以能夠進(jìn)行面積效率高的配置。

另一方面，構(gòu)成接地布線電位控制電路16的nmos晶體管nm10形成在與配置有存儲(chǔ)器陣列11的區(qū)域相鄰并沿x方向延伸的p阱區(qū)域71。構(gòu)成接地布線電位控制電路16的pmos晶體管pm10配置于在與存儲(chǔ)器陣列11相反的一側(cè)(-y方向側(cè))與該p阱區(qū)域71相鄰的n阱(nwell)區(qū)域72。

如上所述，通過配置接地布線電位控制電路16，而能夠?qū)⑴渲糜衟mos晶體管pm10的n阱區(qū)域72與設(shè)在i/o電路13上的預(yù)充電電路cpc共用，因此，能夠節(jié)省面積。如圖9所示，預(yù)充電電路cpc包括pmos晶體管pm20、pm21、pm22。pmos晶體管pm20連接于構(gòu)成位線對(duì)的第一及第二位線bl、/bl之間。pmos晶體管pm21連接于電源節(jié)點(diǎn)vdd和第一位線bl之間。pmos晶體管pm22連接于電源節(jié)點(diǎn)vdd和第二位線/bl之間。向這些pmos晶體管pm20、pm21、pm22的柵極輸入共用的控制信號(hào)。

[接地布線電位控制電路的其它配置例]

圖10是用于說明接地布線電位控制電路的其它配置例的圖。圖10所示的sram電路10a的配置是使圖2的sram電路10的配置變化的配置。

具體來說，在字線驅(qū)動(dòng)器12的配置區(qū)域與控制電路及地址譯碼器14之間沒有配置動(dòng)作模式控制電路20的空間的情況下，如圖10所示，能夠在空間上具有較富裕的字線驅(qū)動(dòng)器12的+y方向側(cè)的終端配置動(dòng)作模式控制電路20。在該情況下，接地布線電位控制電路16也相對(duì)于存儲(chǔ)器陣列11配置在+y方向側(cè)、即隔著存儲(chǔ)器陣列11與i/o電路13相反的一側(cè)。

圖11是示出圖10的sram電路的布局的概略的俯視圖。圖12是示出圖10的接地布線電位控制電路的更詳細(xì)的配置的俯視圖。參照?qǐng)D11及圖12，接地布線電位控制電路16配置于隔著存儲(chǔ)器陣列11與i/o電路13相反的一側(cè)。構(gòu)成接地布線電位控制電路16的pmos晶體管pm10形成在與存儲(chǔ)器陣列11的配置區(qū)域相鄰并沿x方向延伸的n阱區(qū)域74。構(gòu)成接地布線電位控制電路16的nmos晶體管nm10配置于在與存儲(chǔ)器陣列11相反的一側(cè)(+y方向側(cè))與該n阱區(qū)域74相鄰的p阱區(qū)域73。因此，能夠?qū)ram電路宏的+y方向側(cè)的終端作為p阱，因此，能夠進(jìn)行面積效率高的配置。

進(jìn)而，在sram電路10a中，如圖9所說明的那樣，在隔著存儲(chǔ)器陣列11與接地布線電位控制電路16相反的一側(cè)、即存儲(chǔ)器陣列11和i/o電路之間設(shè)有nmos晶體管nm13。nmos晶體管nm13的漏極與接地布線arvss連接，其源極與接地節(jié)點(diǎn)vss連接。nmos晶體管nm13的柵極與共用的控制線aryswn2連接。nmos晶體管nm13被控制成在通常動(dòng)作(nop)模式時(shí)成為導(dǎo)通狀態(tài)，由此，將接地布線arvss的電位可靠地降低至接地電位。

如圖12所示，nmos晶體管nm13設(shè)在與存儲(chǔ)器陣列11的配置區(qū)域相鄰并沿x方向延伸的p阱區(qū)域75。設(shè)在i/o電路13上的預(yù)充電電路cpc配置于在與存儲(chǔ)器陣列11相反的一側(cè)(-y方向側(cè))與該p阱區(qū)域75相鄰的n阱區(qū)域76。

[第二實(shí)施方式的效果]

根據(jù)第二實(shí)施方式，除與第一實(shí)施方式的情況相同的效果之外，由于能夠進(jìn)行面積效率高的電路配置，所以能夠節(jié)省面積。

＜第三實(shí)施方式＞

[sram電路的結(jié)構(gòu)]

圖13是示意性示出第三實(shí)施方式的半導(dǎo)體器件中的sram電路的結(jié)構(gòu)的框圖。圖13的sram電路10b在還包括控制存儲(chǔ)器陣列用的電源布線arvdd的電位的電源布線電位控制電路50這一點(diǎn)上與圖2的sram電路10不同。電源布線電位控制電路50針對(duì)每一i/o電路13各配置有一個(gè)。

具體來說，如圖13所示，電源布線arvdd在存儲(chǔ)器陣列11內(nèi)被網(wǎng)狀地布線，并與各存儲(chǔ)器單元mc連接。與圖13的布局不同，但也可以將電源布線arvdd針對(duì)每一i/o電路13獨(dú)立地布線。電源布線電位控制電路50在通常動(dòng)作模式及恢復(fù)待機(jī)模式下，通過將電源布線arvdd和電源節(jié)點(diǎn)vdd連接，對(duì)電源布線arvdd賦予電源電位。電源布線電位控制電路50在關(guān)機(jī)模式下，通過將電源布線arvdd和電源節(jié)點(diǎn)vdd之間切斷，使電源布線arvdd成為浮動(dòng)狀態(tài)。電源布線電位控制電路50的動(dòng)作通過來自動(dòng)作模式控制電路20的控制信號(hào)進(jìn)行控制。

圖13的其它方面與圖2相同，因此對(duì)于相同或相當(dāng)?shù)牟糠謽?biāo)注同一參照附圖標(biāo)記，不再重復(fù)說明。

圖14是示出圖13的sram電路在襯底上的布局的概略的俯視圖。圖15是示出圖13的sram電路中的電源布線電位控制電路的更詳細(xì)的配置的俯視圖。圖15中僅示出圖13的sram電路10b中的與一個(gè)i/o電路13對(duì)應(yīng)的部分。接地布線電位控制電路16及電源布線電位控制電路50針對(duì)每一i/o電路13各配置有一個(gè)。

如圖9所說明，構(gòu)成接地布線電位控制電路16的nmos晶體管nm10形成在與配置有存儲(chǔ)器陣列11的區(qū)域相鄰并沿x方向延伸的p阱區(qū)域71。構(gòu)成接地布線電位控制電路16的pmos晶體管pm10配置于在與存儲(chǔ)器陣列11相反的一側(cè)(-y方向側(cè))與該p阱區(qū)域71相鄰的n阱區(qū)域72。

電源布線電位控制電路50包括連接于電源節(jié)點(diǎn)vdd和存儲(chǔ)器陣列11(存儲(chǔ)器單元組17)的電源布線arvdd之間的pmos晶體管pm12。pmos晶體管pm12配置于與構(gòu)成接地布線電位控制電路16的pmos晶體管pm10相同的n阱區(qū)域72。pmos晶體管pm12的柵極與和pmos晶體管pm10的柵極共用的控制線aryswp連接。由此，pmos晶體管pm10、pm12兩方在通常動(dòng)作模式及恢復(fù)待機(jī)模式下均成為導(dǎo)通狀態(tài)，在關(guān)機(jī)模式下均成為斷開狀態(tài)。

圖15的其它方面與圖9的情況相同，因此，對(duì)于相同或相當(dāng)?shù)牟糠謽?biāo)注同一參照附圖標(biāo)記，不再重復(fù)說明。

[使用了finfet的結(jié)構(gòu)例]

以下，說明使用了finfet的上述pmos晶體管pm10、pm12的結(jié)構(gòu)例。

圖16是示意性示出使用finfet形成的圖15的pmos晶體管的構(gòu)造的俯視圖。圖17是示意性示出使用finfet形成的圖15的pmos晶體管的構(gòu)造的立體圖。圖17的x方向及y方向的端面表示截?cái)嗝妗?/p>

參照?qǐng)D16及圖17，多個(gè)鰭片fin形成于硅襯底si上。鰭片fin被用作mos晶體管的溝道。鰭片fin的個(gè)數(shù)根據(jù)需要的漏極電流的大小來決定。鰭片fin以外的硅襯底上由層間絕緣用的氧化膜mo覆蓋。以跨過多個(gè)鰭片fin的方式利用多晶硅po形成柵極。在柵極和鰭片fin之間預(yù)先形成柵極氧化膜。柵極與上部的金屬布線層m0＿po連接。進(jìn)而，在柵極的兩側(cè)，以跨過多個(gè)鰭片fin的方式形成漏極用的金屬布線及源極用的金屬布線m0＿od。

如上所述，在構(gòu)成接地布線電位控制電路16的pmos晶體管pm10、和構(gòu)成電源布線電位控制電路50的pmos晶體管pm12中，具有能夠由共用化的一條布線形成柵極、源極布線、及漏極布線各自的優(yōu)點(diǎn)，節(jié)省面積。

圖18是示意性示出由finfet形成的nmos晶體管的結(jié)構(gòu)的剖視圖。參照?qǐng)D18，nmos晶體管在形成于p型襯底psub上的p阱pwell區(qū)域內(nèi)形成。在p阱內(nèi)形成n型(n+)的雜質(zhì)區(qū)域(源極區(qū)域及漏極區(qū)域)。鰭片fin以將這些雜質(zhì)區(qū)域連結(jié)的方式形成于p阱pwell上。以在源極區(qū)域和漏極區(qū)域之間跨過鰭片fin的方式，隔著柵極氧化膜利用多晶硅po形成柵極。在柵極的上部形成金屬布線層m0＿po。在源極區(qū)域及漏極區(qū)域(n+)的上部形成源極用的金屬布線層及漏極用的金屬布線層m0＿od。在柵極用的金屬布線層m0＿po及源極用及漏極用的金屬布線層m0＿od的各上部，分別經(jīng)由連接柱via0，via1，via2，…依次形成金屬布線層m1，m2，m3，…。進(jìn)而，也能夠采用通過在鰭片fin的部分應(yīng)用使用了硅鍺等的應(yīng)變硅而增大漏極電流的方法。

圖19是示意性示出由finfet形成的pmos晶體管的結(jié)構(gòu)的剖視圖。參照?qǐng)D19，pmos晶體管在形成于p型襯底psub上的n阱nwell區(qū)域內(nèi)形成。進(jìn)而，在n阱內(nèi)形成p型(p+)的雜質(zhì)區(qū)域(源極區(qū)域及漏極區(qū)域)。鰭片fin以將這些雜質(zhì)區(qū)域連結(jié)的方式形成于n阱nwell上。

上述方面以外的圖19的pmos晶體管的結(jié)構(gòu)與圖18的nmos晶體管的結(jié)構(gòu)相同，因此，對(duì)于相同或相當(dāng)?shù)牟糠謽?biāo)注同一參照附圖標(biāo)記，不再重復(fù)說明。

[第三實(shí)施方式的效果]

根據(jù)第三實(shí)施方式，實(shí)現(xiàn)與第一及第二實(shí)施方式的情況大致相同的效果。進(jìn)而，根據(jù)第三實(shí)施方式，能夠?qū)榱饲袚Q存儲(chǔ)器陣列的電源布線的電位而設(shè)的pmos晶體管pm12的柵極與和構(gòu)成接地布線電位控制電路16的pmos晶體管pm10共用的柵極控制線aryswp連接，因此，在面積上是有利的。

＜第四實(shí)施方式＞

第四實(shí)施方式中，說明對(duì)具有兩個(gè)系統(tǒng)的輸入輸出端口的雙端口型的sram電路應(yīng)用了第一及第二實(shí)施方式的接地布線電位控制電路16以及第三實(shí)施方式的電源布線電位控制電路50的例子。

[雙端口型sram電路的整體結(jié)構(gòu)]

圖20是概略性示出雙端口型的sram電路整體的布局的俯視圖。參照?qǐng)D20，在雙端口型的sram電路10c中，隔著存儲(chǔ)器陣列11配置了設(shè)有多個(gè)第一i/o電路13a的區(qū)域和設(shè)有多個(gè)第二i/o電路13b的區(qū)域。多個(gè)第一i/o電路13a、存儲(chǔ)器陣列11、及多個(gè)第二i/o電路13b在存儲(chǔ)器陣列11的列方向(y方向)上按該順序并排配置。相對(duì)于存儲(chǔ)器陣列11沿行方向(x方向)相鄰地設(shè)有多個(gè)字線驅(qū)動(dòng)器12a、12b。多個(gè)字線驅(qū)動(dòng)器12a、12b包括用于進(jìn)行來自第一i/o電路13a的數(shù)據(jù)存取的第一字線驅(qū)動(dòng)器12a、和用于進(jìn)行來自第二i/o電路13b的數(shù)據(jù)存取的第二字線驅(qū)動(dòng)器12b。用于控制第一i/o電路13a的動(dòng)作的控制電路14a相對(duì)于第一i/o電路13a沿行方向(-x方向)相鄰地設(shè)置。進(jìn)而，用于控制第二i/o電路13b的動(dòng)作的控制電路14b相對(duì)于第二i/o電路13b沿行方向(-x方向)相鄰地設(shè)置。

第一及第二實(shí)施方式中說明的接地布線電位控制電路16以及第三實(shí)施方式中說明的電源布線電位控制電路50配置于存儲(chǔ)器陣列11和多個(gè)第一i/o電路13a之間，并且配置于存儲(chǔ)器陣列11和多個(gè)第二i/o電路13b之間。動(dòng)作模式控制電路20配置于多個(gè)字線驅(qū)動(dòng)器12a、12b的配置區(qū)域和多個(gè)第一控制電路14a的配置區(qū)域之間。

[存儲(chǔ)器陣列的結(jié)構(gòu)]

圖21是示出圖20的sram電路的各功能詳細(xì)的結(jié)構(gòu)的圖。圖21的sram電路的結(jié)構(gòu)圖與圖15的結(jié)構(gòu)圖對(duì)應(yīng)，表示與一個(gè)第一i/o電路13a及一個(gè)第二i/o電路13b對(duì)應(yīng)的部分。

參照?qǐng)D20及圖21，雙端口型的sram電路在存儲(chǔ)器陣列11的每一列上包括第一位線對(duì)bla、/bla和第二位線對(duì)blb、/blb。第一位線對(duì)bla、/bla與第一i/o電路13a連接，第二位線對(duì)blb、/blb與第二i/o電路13b連接。雙端口型的sram電路還在存儲(chǔ)器陣列11的每一行上包括第一字線wla及第二字線wlb。第一字線wla與圖20的第一字線驅(qū)動(dòng)器12a的輸出節(jié)點(diǎn)連接，第二字線wlb與圖20的第二字線驅(qū)動(dòng)器12b的輸出節(jié)點(diǎn)連接。

各存儲(chǔ)器單元mc包括由兩個(gè)cmos反相器構(gòu)成的鎖存電路和四個(gè)傳輸用的nmos晶體管。構(gòu)成鎖存電路的pmos晶體管pm1、pm2及nmos晶體管nm1、nm2的連接關(guān)系與圖3中說明的相同，因此不再重復(fù)說明。

傳輸用的nmos晶體管nm1連接于連接節(jié)點(diǎn)nd1和位線bla之間，nmos晶體管nm2連接于連接節(jié)點(diǎn)nd2和位線/bla之間。nmos晶體管nm1、nm2的柵極與共用的字線wla連接。傳輸用的nmos晶體管nm3連接于連接節(jié)點(diǎn)nd1和位線blb之間，nmos晶體管nm4連接于連接節(jié)點(diǎn)nd2和位線/blb之間。nmos晶體管nm3、nm4的柵極與共用的字線wlb連接。

[接地布線電位控制電路及電源布線電位控制電路的配置]

在以下的說明中，如圖21所示，將配置于存儲(chǔ)器陣列11和第一i/o電路13a之間的接地布線電位控制電路及電源布線電位控制電路的參照附圖標(biāo)記分別記載為16c、50c。將配置于存儲(chǔ)器陣列11和第二i/o電路13b之間的接地布線電位控制電路及電源布線電位控制電路的參照附圖標(biāo)記分別記載為16d、50d。

參照?qǐng)D20及圖21，更詳細(xì)來說，構(gòu)成第一i/o電路13a側(cè)的接地布線電位控制電路16c的nmos晶體管nm10c形成在與配置有存儲(chǔ)器陣列11的區(qū)域相鄰并沿x方向延伸的p阱區(qū)域71。nmos晶體管nm10c的柵極與控制線aryswn連接。構(gòu)成接地布線電位控制電路16c的pmos晶體管pm10c配置于在與存儲(chǔ)器陣列11相反的一側(cè)(-y方向側(cè))與該p阱區(qū)域71相鄰的n阱區(qū)域72。構(gòu)成電源布線電位控制電路50c的pmos晶體管pm12c配置在與構(gòu)成接地布線電位控制電路16c的pmos晶體管pm10c相同的n阱區(qū)域72。pmos晶體管pm12c的柵極與和pmos晶體管pm10c的柵極共用的控制線aryswp連接。設(shè)在第一i/o電路13a內(nèi)的預(yù)充電電路cpc也形成于配置有pmos晶體管pm10c、pm12c的n阱區(qū)域72。

同樣，構(gòu)成第二i/o電路13b側(cè)的接地布線電位控制電路16d的nmos晶體管nm10d形成在與配置有存儲(chǔ)器陣列11的區(qū)域相鄰并沿x方向延伸的p阱區(qū)域70。nmos晶體管nm10b的柵極與控制線aryswn2連接。構(gòu)成接地布線電位控制電路16d的pmos晶體管pm10d配置于在與存儲(chǔ)器陣列11相反的一側(cè)(+y方向側(cè))與該p阱區(qū)域70相鄰的n阱區(qū)域69。構(gòu)成電源布線電位控制電路50d的pmos晶體管pm12d配置于與構(gòu)成接地布線電位控制電路16d的pmos晶體管pm10d相同的n阱區(qū)域69。pmos晶體管pm12d的柵極與和pmos晶體管pm10d的柵極共用的控制線aryswp2連接。設(shè)在第一i/o電路13b內(nèi)的預(yù)充電電路cpc也形成于配置有pmos晶體管pm10d、pm12d的n阱區(qū)域69。

動(dòng)作模式控制電路20向控制線aryswn及aryswn2供給共用的控制信號(hào)，向控制線ayrswp及aryswp2供給共用的控制信號(hào)。每一動(dòng)作模式的控制信號(hào)的邏輯電平與圖5等中所說明的相同，在此不再重復(fù)。

[第四實(shí)施方式的效果]

像這樣，相對(duì)于雙端口型的sram電路也能夠應(yīng)用第一～第三實(shí)施方式中說明的接地布線電位控制電路16及電源布線電位控制電路50。因此，第四實(shí)施方式的半導(dǎo)體器件實(shí)現(xiàn)與第一～第三實(shí)施方式的半導(dǎo)體器件大致相同的效果。

以上，基于實(shí)施方式具體說明了本發(fā)明者作出的發(fā)明，但本發(fā)明不限于上述實(shí)施方式。在不脫離其主旨的范圍內(nèi)當(dāng)然能夠進(jìn)行各種變更。特別是，mos(metaloxidesemiconductor)等術(shù)語(yǔ)是常用的術(shù)語(yǔ)，并非表示將其材質(zhì)等限定于金屬或氧化物等的術(shù)語(yǔ)。

附圖標(biāo)記說明

10、10a、10b、10csram電路、11存儲(chǔ)器陣列、12、12a、12b字線驅(qū)動(dòng)器、13、13a、13bi/o電路、14、14a、14b控制電路及地址譯碼器、16、16a接地布線電位控制電路、17存儲(chǔ)器單元組、20、20a動(dòng)作模式控制電路、50電源布線電位控制電路、100半導(dǎo)體襯底、101cpu、arvdd電源布線、arvss接地布線、aryswn、aryswn2，aryswp控制線、bl、bla、blb、/bl、/bla、/blb位線、cpc預(yù)充電電路、mc存儲(chǔ)器單元、nm10～nm13nmos晶體管、pm10～pm12、pm20～pm22pmos晶體管、rs、sd控制信號(hào)、vdd電源節(jié)點(diǎn)、vss接地節(jié)點(diǎn)、wl、wla、wlb字線。