優(yōu)先權(quán)

本申請要求基于美國臨時申請的優(yōu)先權(quán)的權(quán)益。專利申請于2008年9月15日提交的標題為“組合了ram、nvm和nvram的新型內(nèi)存陣列”的美國臨時專利申請no.62/050,755，于2008年10月12日提交的標題為“具有sram和nand單元結(jié)構(gòu)的nvsram”的美國專利申請no.62/062,909，所有這些專利申請的全部內(nèi)容通過引用并入本文。

本發(fā)明示例性的具體實例關(guān)于半導(dǎo)體及集成電路的領(lǐng)域。尤其，本發(fā)明示例性的具體實例尤其關(guān)于記憶及儲存裝置。

背景技術(shù)：

非揮發(fā)性記憶體(nvm)，諸如nand或nor為主的快閃記憶體被廣泛地使用在現(xiàn)今的技術(shù)世界中；其獨特的格(cell)與陣列構(gòu)造提供小的格尺寸、高密度、低寫入電流、以及較高的數(shù)據(jù)輸出。nvm，諸如以nand為主的快閃記憶體已成為：適用于諸如記憶卡片、usb快閃驅(qū)動器及固態(tài)驅(qū)動器的各種不同的裝置及系統(tǒng)的主要儲存記憶體?？扉W記憶體的一些示例性的應(yīng)用包括：個人計算機、pda、數(shù)字音頻播放器、數(shù)字相機、手機、合成器、視頻游戲、科學儀器、工業(yè)機器人及醫(yī)療電器。nand快閃記憶技術(shù)，例如，具有達到16納米(nm)，以及其單一晶片密度能夠達到128千兆位(gb)儲存容量。

然而，有一個與以傳統(tǒng)的nvm為主的快閃記憶體有關(guān)的問題，那就是它的程序化速度是相當慢的。程序化速度及/或消除速度相當慢的原因在于：傳統(tǒng)的nvm快閃記憶體是在給定的時間內(nèi)執(zhí)行單頁程序化所致。對于某些應(yīng)用而言，在非揮發(fā)性記憶儲存中程序化及/或消除速度慢就會成為一種限制及/或缺陷。

其他的與nvm有關(guān)的缺陷，那就是它花費了相當長的時間去將數(shù)據(jù)從sram傳送到離片(off-chip)nvm記憶裝置。

技術(shù)實現(xiàn)要素：

本發(fā)明之一個具體實例揭示了一種記憶裝置，其含有一隨機存取記憶體(ram)陣列、一非揮發(fā)性記憶體(nvm)陣列、及一用于儲存信息的切換電路。在一個實施例中，該ram陣列組織成多行多列，其中該ram陣列的列被建構(gòu)成耦接至用來存取一ram頁之bl數(shù)據(jù)的ram位線(bls)。其已被組織成多行多列的該nvm陣列耦接至可操作來用以存取一nvm頁之bl數(shù)據(jù)的nvmbls。該切換電路被建構(gòu)成控制：適用于該ram陣列至該nvm陣列間的數(shù)據(jù)儲存的該rambls與該nvmbls間之連接。

在替代的具體實例中，該記憶裝置包括：一靜態(tài)隨機存取記憶體(sram)電路、一第一nvm串、一第二nvm串、一第一漏極選擇閘極(dsg)、及一第二dsg。該sram電路具有一輸入終端、及一輸出終端，其暫時地儲存信息響應(yīng)于位線(bl)信息的信息并耦接至該sram電路的輸入終端。該第一nvm串具有至少一非揮發(fā)性記憶體單元且耦接于該sram的輸出終端。該第一dsg可操作地控制：將該sram輸出終端的信息儲存至該第一非揮發(fā)性記憶體之時序。該第二nvm串具有至少一非揮發(fā)性記憶體單元且耦接于該sram的輸出終端。該第二dsg控制：將該sram輸出終端的信息儲存至該第二非揮發(fā)性記憶體串的時序。

本發(fā)明其他的特征與優(yōu)點，將因而以下所列的詳細說明、附圖及申請專利范圍而變得清楚明了。

附圖說明

本發(fā)明之示例性的具體實例，將可從以下所述之詳細說明及其有關(guān)的本發(fā)明之各種的具體實例而更全面地被理解；然而，它們不應(yīng)被連用來將本發(fā)明限制于該特定的具體實例，但是它們只是用于釋明與理解而已。

圖1a-1d例示：包含有與本發(fā)明之一個具體實例有關(guān)的nvm及ram兩者之系統(tǒng)與記憶裝置的方塊圖；

圖2例示：一種包含有與本發(fā)明之一個具體實例有關(guān)的nvm及ram兩者之晶載(on-chip)記憶體(ocm)裝置的方塊圖；

圖3a-3c例示：包含有與本發(fā)明之一個具體實例有關(guān)的nvm串及sram的ocm之布局(layouts)的方塊圖；

圖4a-4b例示：用于顯示與本發(fā)明之一個具體實例有關(guān)的sram及nvm的ocm之芯片布局的方塊圖；

圖5a-5b及6a-6b用于顯示與本發(fā)明之一個具體實例有關(guān)的spram及nvm的ocm之替代芯片布局的方塊圖；

圖7-10例示：包含有與本發(fā)明之一個具體實例有關(guān)的用于備份以及儲存數(shù)據(jù)的ram及nvm格之ocm裝置的方塊圖；

圖11例示：包含有與本發(fā)明之一個具體實例有關(guān)的sram及nvm串之一ocm裝置之實體布局的方塊圖；

圖12-15d顯示與本發(fā)明之一個具體實例有關(guān)的sram及nvm電路之圖；

圖16例示：一具有與本發(fā)明之一個具體實例有關(guān)的sram及nvm兩者之ocm裝置的波形；

圖17-18c例示：一具有與本發(fā)明之一個具體實例有關(guān)的sram及nvm之替代ocm裝置布局；

圖19a-20b例示：具有與本發(fā)明之一個具體實例有關(guān)的耦接至多個nvm串之sram的替代ocm布局之圖；

圖21例示：一具有與本發(fā)明之一個具體實例有關(guān)的sram陣列及nvm陣列之替代記憶體布局之圖；

圖22例示：一與本發(fā)明之一個具體實例有關(guān)的能夠提升程序化速度之多頁程序化架構(gòu)(mps)方法的流程圖；以及

圖23例示：一與本發(fā)明之一個具體實例有關(guān)的能夠進行從sram至nvm的儲存及備份數(shù)據(jù)之一mps的其他實施例之流程圖。

具體實施方式

在本文中記述了一種使用多頁程序化藉以促進非揮發(fā)性記憶體寫入速度之方法、裝置及設(shè)備的本發(fā)明之示例性的具體實例。

在一般的熟習本技藝者應(yīng)了解到：以下的本發(fā)明之詳細說明僅用于例而已，而且不打算用來形成任何形式的限制。本發(fā)明之其他的具體實例，將很容易地將它們本身提供建議給此類的技藝人士而使之具有此揭示內(nèi)容之益處?，F(xiàn)在敬請詳細地參照如同在該附圖中所例示的用以實施本發(fā)明之該示例性的具體實例。相同的參照指示號(或數(shù)字)將全程被使用于該圖示及以下之詳細說明，以利于參照該相同或近似的部件。

根據(jù)本發(fā)明之該具體實例，本文中所描述的該構(gòu)成、方法步驟、及/或數(shù)據(jù)結(jié)構(gòu)系可以使用不同的操作系統(tǒng)、計算平臺、計算器程序、及/或一般目的之機器來實現(xiàn)的。當一種包括一系列的方法步驟之方法被一計算器或機器所實現(xiàn)、以及它們之方法步驟能夠被儲存為可被該機器讀取為一系列的指令時，它們就能夠被儲存于適用的媒體上，諸如計算器記憶裝置(例如，rom(只讀記憶體)、prom(可程序化只讀記憶體)、eeprom(可電子消除之可程序化只讀記憶體)、快閃記憶體、跳躍驅(qū)動器、及其類似者)、磁儲存媒體(例如，磁帶、磁盤驅(qū)動器、及其類似者)、光學儲存媒體(例如，cd-rom、dvd-rom、紙卡及紙帶、及其類似者)、以及其他的程序記憶體之已知的形態(tài)。

在本項技藝中之具有通常知識者現(xiàn)今應(yīng)理解：該本文中所描述的裝置可被形成于一傳統(tǒng)的半導(dǎo)體基板上，或它們可容易地被形成為一薄膜晶體管(tft)而位在該基板之上、在絕緣體上之硅中(soi)，諸如玻璃(sog)、藍寶石(sos)、或在本項技藝中之具有通常知識者所已知的其他基材。本項技藝中之此類的具有通常知識者亦應(yīng)理解：在如上所描述的摻雜濃度之范圍附近周圍的范圍也是有效的?；旧?，能夠形成pfets及nfets的任何方法是有效的。摻雜區(qū)域是可以被擴散的，或者它們是可以被植入(implanted)的。

該用語「系統(tǒng)」在本文中一般是被使用來描述任何數(shù)量的構(gòu)件、組件、子系統(tǒng)、裝置、分組交換組件、分組交換機、路由器、網(wǎng)絡(luò)、計算器及/或通訊裝置或機制、或它們組件之組合。該用語“計算器”在本文中一般是被使用來描述任何數(shù)量的計算器，其包括但不限于個人計算機、嵌入的處理器及系統(tǒng)、控制邏輯、特定應(yīng)用集成電路(asics)、芯片、工作站、主機等。該用語“裝置”在本文中一般是被使用來描述任何形式的機制，其包括一計算器、或系統(tǒng)、或者它們之構(gòu)件。

該用語“任務(wù)(task)”及“處理程序(process)”在本文中一般是被使用來描述任何形式的執(zhí)行程序，其包括但不限于計算器處理程序、任務(wù)、線程、執(zhí)行應(yīng)用、操作系統(tǒng)、用戶處理程序、裝置驅(qū)動器、本機代碼、機器或其他語言等等；并且可以是交互式的和/或非交互式的，在現(xiàn)地執(zhí)行和/或遠程執(zhí)行、在前景和/或背景中執(zhí)行、在該用戶和/或操作系統(tǒng)的地址空間中、一例行程序的庫和/或獨立的應(yīng)用程序執(zhí)行，并且不限于任何特定的記憶體分割技術(shù)。在包括但不限于該方塊圖及流程圖之該圖中所例示的訊號及信息之該步驟、連接、及處理，其典型上系以不同的系列或平行的指令來實現(xiàn)，及/或在保持于本發(fā)明之范圍與精神內(nèi)之各種實施例中被不同的構(gòu)件及/或透過不同的連接來實現(xiàn)。

本發(fā)明之一個具體實例揭示一種包含有用于儲存信息之一隨機存取記憶體(ram)陣列、一非揮發(fā)性記憶體(nvm)陣列、及一切換電路之記憶裝置。在一個實施例中，該ram陣列被組織成多行多列，其中該ram陣列的列建構(gòu)成耦接至用以于存取ram頁之bl數(shù)據(jù)的ram位線(bls)。被組織成多行多列的該nvm陣列被耦接至可操作來存取nvm頁之bl數(shù)據(jù)的nvmbls。該切換電路建構(gòu)成用以控制該rambls與該nvmbls間之連接，藉以進行從該ram陣列至該nvm陣列的數(shù)據(jù)儲存。

在一替代的具體實例中，該記憶裝置包括一靜態(tài)隨機存取記憶體(sram)電路、一第一nvm串、一第二nvm串、一第一漏極選擇閘極(dsg)、以及一第二dsg。該sram電路具有暫時地儲存響應(yīng)于位線(bl)信息的信息之一輸入終端、及一輸出終端，其耦接至該sram電路的輸入終端。該第一nvm串具有至少一非揮發(fā)性記憶體單元且耦接于該sram之該輸出終端。該第一dsg可操作地控制：將該sram輸出終端的信息儲存至該第一非揮發(fā)性記憶體之時序。該第二nvm串具有至少一非揮發(fā)性記憶體單元且耦接于該sram之該輸出終端。該第二dsg控制：將該sram之該輸出終端的信息儲存至該第二非揮發(fā)性記憶體串之時序。

圖1a例示：一包含有一記憶裝置的數(shù)字計算系統(tǒng)之一方塊圖130，該記憶裝置具有根據(jù)本發(fā)明之一個具體實例的nvm及ram。在一個實施例中，圖130包括有一處理器150、nvm儲存器152、及一總線158。處理器150進一步包括一晶載記憶體168及一總線管理器156，其中晶載記憶體168亦包括有一sram160及一nvm162。在一個具體實例中，sram160耦接至用于數(shù)據(jù)儲存器以及緊急備份之nvm162。應(yīng)注意的是：當一個或以上之方塊(或裝置)被添加至圖130或其移除時，本發(fā)明之該示例性的具體實例的基本概念(underlyingconcept)是不會被改變的。

在一個實施例中，晶載記憶體168建構(gòu)成有助于使一多頁程序化架構(gòu)(multiple-pageprogrammingscheme；“mps”)程序能夠同步地程序化超過一頁以上的nvm?；蛘?，晶載記憶體168能夠有助于將數(shù)據(jù)經(jīng)由總線158而傳送于sram160及nvm152之間?？偩€管理器156能夠同時地將數(shù)據(jù)傳送于記憶體168的nvm162、及nvm152之間。在其他的具體實例中，晶載記憶體168能夠在緊急關(guān)閉或斷電之期間，將在sram中的數(shù)據(jù)備份至nvm162。在一個實施例中，nvm162劃分復(fù)數(shù)之nvm格166的一部分以便用于緊急備份之目的。

應(yīng)注意的是：該nvm的密度通常是比sram還高的。例如，一能夠保存四(4)兆字節(jié)(m)的sram之小晶片區(qū)域能夠潛在地適合于一(1)至四(4)千兆位組(「g」)的nvm。將sram及nvm兩者一起嵌入于單一晶片(chip)中或晶粒(die)中，能夠提升nvm整體的效能。

使用包含有sram及nvm兩者之晶載記憶體168的益處在于：它有助于促進多頁nvm程序化。另外，晶載記憶體168亦可改善整體數(shù)據(jù)在晶載記憶體168與使用nvm162的nvm152之間的傳送速度。此外，使用晶載記憶體168之其他的益處在于：它能夠在緊急時段之期間將數(shù)據(jù)從sram備份至nvm格。

圖1b-1d例示：根據(jù)本發(fā)明之一個具體實例之包含有nvm與ram兩者之晶載記憶體的方塊圖132-136。圖132-136例示將ram與nvm組合于一個陣列中之各種不同的記憶體系架構(gòu)(記憶體architecture)。在一個實施例中，該陣列允許具有不同密度之ram與nvm，以將該傳統(tǒng)系統(tǒng)之較小的ram與較大的nvm之需求予以重組(reassemble)以便優(yōu)化該效能與成本。該ram及nvm的位線系經(jīng)由諸如切換電路105之一切換電路來連接。

切換電路105允許該數(shù)據(jù)在大的頁面尺寸中被傳送于ram及nvm之間而透過外部輸入與輸出來改善該數(shù)據(jù)在該兩個記憶體之間的傳送速度。更且，在緊急斷電或電力損耗之期間，該全部的ram數(shù)據(jù)能夠借著將該ram數(shù)據(jù)寫入到一被選定的或預(yù)先指定的nvm位置而被備份的。運用該陣列體系架構(gòu)將ram及nvm組合一個陣列的益處之一在于：它不僅提升了該記憶效能及減低數(shù)據(jù)的傳送速度，而且在電力損耗時亦提供了nvsram數(shù)據(jù)備份功能。

應(yīng)注意的是：該諸如記憶體168之包含有nvm及ram的晶載記憶體系架構(gòu)系能夠于硅層次(siliconlevel)被實現(xiàn)成一嵌入式記憶區(qū)塊、或于系統(tǒng)層次(systemlevel)而被建置在單一半導(dǎo)體晶片或晶粒上。根據(jù)該應(yīng)用而定，該系統(tǒng)層次之實現(xiàn)提升了該記憶效能、及減低用于該整個系統(tǒng)電路板(board)之晶片計數(shù)及/或足跡。在一個實施例中，ram能夠是各種的揮發(fā)性記憶體儲存器之任何的形式，諸如sram、dram、sdram、1tsram、及其類似者。同樣地，該nvm能夠是永久性記憶體之任何的形式，諸如eerpom、nor快閃記憶體、nand快閃記憶體、及其類似者中。

圖1b例示：根據(jù)本發(fā)明之一個具體實例之包含有nvm及ram的一晶載記憶體(ocm)裝置的邏輯圖132。ocm裝置被組織成一陣列組態(tài)，其包含有ram101、nvm102、適用于ram的x-列譯碼器(xdec)103、適用于nvm的xdec104、切換電路105、及適用于nvm的頁緩沖器109、適用于ram的讀寫電路106、y-欄譯碼器(ydec)107、及i/o108。當切換電路105為開啟時，在一實施例中，它連接ram及nvm之多個位線(「bls」)以在頁面模式中允許數(shù)據(jù)在該兩個記憶體之間被傳送著。在一個實施例中，ramxdec103及nvmxdec104能夠獨立地選擇頁面，藉由允許該ocm裝置將在任何的sram頁的數(shù)據(jù)儲存至任何的選定之nvm頁。應(yīng)注意的是：應(yīng)注意的是：當一個或以上之方塊(或裝置)被添加至圖130或其移除時，本發(fā)明之該示例性的具體實例的基本概念(underlyingconcept)是不會被改變的。

在操作期間，當將任何的頁面之sram資料寫入nvm之任何的頁面時，切換電路105被開啟而使rambls連接到nvmbls。該從sram頁選定的數(shù)據(jù)被加載頁緩沖器109；然后，切換電路105被關(guān)閉以使該bls被隔離于ram及nvm之間；頁緩沖器109開始將該數(shù)據(jù)寫入到該被選定的nvm頁。在頁緩沖器109中之該數(shù)據(jù)被程序化而進入nvm102的一頁面；ram101能夠被使用于諸如讀取及/或?qū)懭胫渌淖鳂I(yè)。當需要在nvm102中之任何的數(shù)據(jù)時，該寫入作業(yè)能夠被中斷的、而且在nvm、或ram或者sram中之該被選定的數(shù)據(jù)能夠被加載的；以及該隨后又恢復(fù)對nvm102之寫入作業(yè)。

因為該數(shù)據(jù)傳送是在頁面模式中操作的，因此將該數(shù)據(jù)傳送于nvm及ram之間通常的花費較少時間的。應(yīng)注意的是：傳送數(shù)據(jù)于nvm102及ram101之間并不需要使用主或外部總線，因此增進了該數(shù)據(jù)在一揮發(fā)性記憶體及一永久性記憶體之間的傳送速度。請注意：該ram陣列體系架構(gòu)系用來作為與該系統(tǒng)之一前端記憶體界面；以及該nvm陣列體系架構(gòu)系用來做為將所需要的數(shù)據(jù)饋入到ram陣列及從它饋入之一記憶體，因而能夠提升整個系統(tǒng)效能。

頁緩沖器109可以是位于在該ocm裝置內(nèi)之任何的位置。例如，頁緩沖器109可以是置放在該ram101、nvm102之邊界的下方、或者在該nvm102的頂部上?；蛘?，可以移除該頁緩沖器、及被選定的ram頁可以被指定來作為緩沖器頁而將資料提供給bls以讀取及/或?qū)懭氡贿x定的nvm頁。應(yīng)注意的是：在某些應(yīng)用及設(shè)計中，當ram之一頁被指定用做緩沖器頁時，ram101或ram陣列可以是不能夠同時提供讀取及寫入作業(yè)的。

圖1c系顯示：根據(jù)本發(fā)明之具體實例之ocm裝置的陣列體系架構(gòu)之其他的具體實例之一邏輯圖134。圖134系類似于圖132同樣地顯示在圖1b中，除了圖134包括有其他的適用于nvm之讀寫(r/w)電路111、ydec112、及i/o電路113以外。r/w電路111、ydec112、及i/o電路113系配置在nvm陣列102的頂部。運用r/w電路111的益處之一在于：允許一系統(tǒng)獨立地存取nvm102及ram101，同時ram101及nvm102仍然能夠經(jīng)由內(nèi)部的切換電路105而將數(shù)據(jù)相互地傳送于它們之間。請注意：并不需要經(jīng)由該外部的數(shù)據(jù)總線，因而該數(shù)據(jù)傳送時間就減短了。

圖1d顯示根據(jù)本發(fā)明之具體實例之ocm裝置的陣列體系架構(gòu)之其他的具體實例之一邏輯圖136。圖136系類似于圖134同樣地顯示在圖1c中，除了圖136包括有多個ram方塊101及nvm方塊102以外。適用于ram101的每一方塊之bls系能夠經(jīng)由切換電路105而被連接到與該與適用于nvm的方塊有關(guān)的bls。頁緩沖器109系使用來將數(shù)據(jù)寫入到nvms102。

使用具有多個rams及nvms之該ocm裝置的益處之一在于：它允許ramblock同時將多個頁面的數(shù)據(jù)傳送到多個nvm方塊。

圖2例示：包含有根據(jù)本發(fā)明之一個具體實例的nvm及ram兩者之ocm裝置的一方塊圖200。圖200顯示詳細的ocm裝置之陣列體系架構(gòu)，其包含有兩個記憶體陣列ram601及nvm602。ram601包含有配置在字符線(rwl0-rwlm)及位線(rbl0-rbln)之多個格、以及nvm602包含有配置在字符線(nwl0-nwlk)及位線(nbl0-nbli)之多個格。根據(jù)一觀點，ram601及nvm602具有不同數(shù)量的字符線及位線。ram及nvm陣列分別具有它們所各自擁有的xdec603及604以便獨立地選取該字符線。在一個實施例中，xdec包含有諸如多個-wl選擇方案及無-wl選擇方案之特定的功能。

在一個實施例中，ram601及nvm602陣列之bls能夠經(jīng)由切換電路605與頁緩沖器607而被連接。同時，ram601包括有連接至它的bls之讀寫電路606；nvm602包含有用來連接它的位線之頁緩沖器607。應(yīng)注意的是：該諸如緩沖器607之頁緩沖器可以是位于該nvm位線的頂部或底部之任何的位置。在其他的具體實例中，nvm包括有一讀寫電路68，其系用來促進ram及nvm兩者之個別的讀取及寫入作業(yè)。

在作業(yè)期間，在一個模式中，切換電路605系被關(guān)閉而將ram陣列自nvm陣列隔離開來；以及ram601系能夠藉由r/w電路606來執(zhí)行讀取及寫入作業(yè)。在其他的模式中，藉由ram的xdec603來關(guān)閉所有的該ram字符線、以及開啟切換電路605，以便使得nvm602能夠藉由ram的讀寫電路606所讀取及寫入。在又另一個模式中，藉由nvm的xdec604來開啟切換電路605、以及關(guān)閉所有的該nvm字符線，以及該選定之ram頁的數(shù)據(jù)能夠被傳送至該nvm的頁緩沖器。在其他的模式中，切換電路605是關(guān)的、以及nvm頁緩沖器607能夠執(zhí)行寫入作業(yè)以便選取nvm頁，同時，ram仍然能夠藉由ram的讀寫電路606而分別地被讀取及寫入。

圖3a-3c系例示：包含有根據(jù)本發(fā)明之一個具體實例的nvm串及sram之ocm裝置的布局之方塊圖。圖3a至3c系顯示：使用sram格做為ram、以及使用切換開關(guān)703、717、或722之nvm串的電路布局。在一個實施例中，該諸如sram格704-705之適用于sram格的bls系經(jīng)由數(shù)種方案(approaches)而連接至適用于nvm格的bls。圖3a系顯示第一方案，其允許blsnvm格701-702(nbl)經(jīng)由切換電路703而連接于sram格704-705(rbl)的bls。圖3b顯示第二方案，在其中的sram格711-712兩個端口使用來經(jīng)由選擇閘極713-714而連接rbl1、以及經(jīng)由選擇閘極715-716而連接rbl2。根據(jù)一個觀點，rbl2經(jīng)由切換電路717而連接于該nvm的位線(nbl)，其有助于同時進行sram及nvm之間的讀取及寫入作業(yè)。圖3c顯示其他的方案，其中該nvm的位線(nbl)系使用來通過內(nèi)部節(jié)點q經(jīng)由切換電路722而連接于sram格721。應(yīng)注意的是：可以使用利用bls及切換開關(guān)來耦接nvm格與sram格之另外的方案，但是此類的方案及變異例不應(yīng)改變本發(fā)明之該示例性的具體實例之該基本概念。

圖4a-4b系例示：顯示根據(jù)本發(fā)明之一個具體實例的srams及nvms之ocm裝置的晶片布局。圖4a-4b顯示ocm布局被組織成各種的ram/nvm陣列配置。例如，圖4a描繪了一適用于nvm之bl(nbl)及一適用于之blbar(nblb)，其中nbl及nblb連接于兩側(cè)rbl及rblb。一被訊號0(s0)驅(qū)動的切換電路系用來管理該nbl、nblb、rbl、及rblb之間的連接。在一個實施例中，該切換電路系藉由一個或以上之nmos晶體管所建構(gòu)的。在作業(yè)中，sram格能夠?qū)⒒パa數(shù)據(jù)q及qb(q-bar)儲存到兩個nvm格，以及也能夠?qū)⒈粌Υ嬖诖藘蓚€nvm格中的數(shù)據(jù)加載到該sram格q側(cè)及qb側(cè)。請注意：使用兩個nvm格來備份sram數(shù)據(jù)能夠提升在sram的信賴度。

在一個實施例中，由于它的格構(gòu)造的復(fù)雜性，因而該sram格具有比nvm格還寬的y-節(jié)距。例如，多個nbl0-nblj及nblb0-nbnbj能夠適合于sram格的節(jié)距，以及被該切換電路的訊號s0-sj所選取。運用建構(gòu)在圖4b中之ocm裝置的益處之一在于：它有效地提升在ram及nvm布局的配置效率而允許在單一陣列中具有不同的格節(jié)距。

圖5a-5b及6a-6b例示：適用于包含有根據(jù)本發(fā)明之一個具體實例的spram及nvm的ocm裝置之替代的晶片布局。圖5a顯示藉由nbl連接的多個srams及nvm。該nbl系通過一切換開關(guān)而連接于rbl的單一側(cè)。圖5b例示了一想定情況(scenario)，其中該sram格節(jié)距系大于nvm格節(jié)距。在此一布局中，諸如nbl0-nblj的多個bls系通過一組的切換開關(guān)或晶體管經(jīng)由該控制訊號s0-sj之選擇而連接于rbl。為了將在一個sram格中之數(shù)據(jù)儲存至一個nvm格，它可以是將該nvm陣列面積減少到成為傳統(tǒng)的備份方法之一半。然而，因為每一個位只有一個nvm格，所以它需要完全關(guān)閉或開啟以便決定該數(shù)據(jù)。請注意：在消除與程序作業(yè)之期間，應(yīng)花費足夠的時間以便完全地分開該晶載(on-cell)及離晶(off-cell)的vt。

圖6a顯示：ocm裝置之一替代的組態(tài)，其中rbl及rblb分別經(jīng)由切換電路1131-1132而連接于nbl及nblb。圖6a類似于圖4a，除了圖6a使用個別的切換關(guān)t1及t2來控制該sram及nvm串之間的連接。為了通過nbl0而將sram數(shù)據(jù)儲存于nvm格，則提高t1及降低t2，藉此將rbl連接到nbl0同時使rblb從nbl1分離開來。然后，該在sram格之q側(cè)的數(shù)據(jù)就被寫入到nvm格。為了將sram數(shù)據(jù)儲存于nbl1，則提高t1及t0降低，藉此將rblb連接于nbl0。該在sram格之該qb側(cè)的數(shù)據(jù)系被程序化至該nvm格。請注意：雖然該被寫入至nbl0及nbl1的資料系來自sram的q及qb側(cè)，該在sram格之q及/或qb的數(shù)據(jù)也是可以被讀取。圖6b系顯示ocm裝置之其他的具體實例。圖6b類似于圖4b，除了在rlb及rblb上附加t1及t2之外。請注意：當該sram格的節(jié)距是寬于該nvm格時，額外的s0-sj訊號系被使用來選擇該多個nbls。

在一個實施例中，一nvm陣列系包括有多個頁緩沖器以便在寫入作業(yè)期間從該ram保存該資料。該sram能夠?qū)⒃摂?shù)據(jù)加載到該頁緩沖器，然后關(guān)閉該切換電路以便從nvm分開該sram。在關(guān)閉之后，該sram能夠自由地被存取，同時nvm仍然是藉由該頁緩沖器而被寫入。

圖7系例示：一包含有根據(jù)本發(fā)明之一個具體實例的用于備份以及數(shù)據(jù)儲存之ram及nvm格的ocm裝置之一方塊圖。根據(jù)一個觀點，ram包括有一快速備份功能，其能夠在緊急電力消耗期間將整個被儲存在ram中的數(shù)據(jù)寫入到nvm格。例如，nvram格1301耦接到適用于備份程序之nvm格1304-1305、及適用于將數(shù)據(jù)儲存于nvm陣列1302-1303。在緊急電力消耗期間，該ram的數(shù)據(jù)能夠迅速地被寫入到該相關(guān)的nvm格1304-1305。運用nvm格1304-1305及nvm陣列1302-1303兩者的益處之一系提升了全部數(shù)據(jù)整合性。當諸如格1304-1305的nvm備用格系用來備份該ram數(shù)據(jù)時，nvm陣列1302-1303系被使用于將數(shù)據(jù)儲存于晶載非揮發(fā)性記憶體中。

圖8系例示：包含有根據(jù)本發(fā)明之一個具體實例的ram及nvm格之ocm裝置的一方塊圖。圖8顯示了能夠執(zhí)行緊急數(shù)據(jù)備份功能之一示例性的邏輯電路。在緊急電力消耗期間，該選定的ram頁面的數(shù)據(jù)備份在nvm陣列中之nvm格。在正常作業(yè)中，切換電路的控制訊號t1-t2中之一將被開啟。例如，當t1為開啟時，其將來自該選定之sram格的該數(shù)據(jù)，如箭頭1405所示，通過nbl而寫入到nvm格1403。同樣地，當t2為開啟時，其將來自該選定之sram格的該數(shù)據(jù)，如箭頭1406所示，通過nblb而寫入到nvm格1404。在緊急電力消耗期間，t1及t2兩者同時開啟，并將在該等選定的sram格之q及qb的該數(shù)據(jù)施用于該nbl及nblb。該選定的nvm字線(wordline)將被施加該程序電壓以便將該補充數(shù)據(jù)同時地程序化到格1403-1404中。應(yīng)注意的是：該選定的nvm字線可以是專門用于緊急備份功能之特定的字線。t1及t2有助于一瞬間將該數(shù)據(jù)從sram儲存至nvm。當該系統(tǒng)為再次通電時，該數(shù)據(jù)就能夠從該等之nvm格讀回或恢復(fù)而回到該等之sram格。

圖9顯示：包含有根據(jù)的本發(fā)明之一個具體實例的ram及nvm格之ocm裝置的一方塊圖。圖9顯示了該使用nvm格的緊急數(shù)據(jù)備份功能之其他的具體實例。圖9系類似于圖8，除了該nvm串耦接到sram格的q或qb以代替選擇閘極以外。在一個實施例中，ram系被分隔成多個頁面；以及在該頁面中之每一格系連接于nbl及nblb。在正常作業(yè)期間，該切換電路的控制訊號t1及t2開啟了該切換開關(guān)1411或1412中之一個。例如，當t1開啟時，該在sram之q的數(shù)據(jù)系如箭頭1415所示，通過nbl而被寫入到nvm格1413。當t2開啟時，該在qb之選定的數(shù)據(jù)系如箭頭1416所示，通過nblb而寫入到nvm格1414。當一vdd偵測電路偵測到一緊急電力消耗時，t1及t2兩者皆開啟以便允許在sram格之q及qb的數(shù)據(jù)同時被儲存在nvm格1413-1414中。

圖10例示：包含有根據(jù)本發(fā)明之一個具體實例的ram及nvm格之ocm裝置的一頻率波形。vt(0)顯示了該經(jīng)程序化格的電壓(「vt」)、以及vt(1)顯示了該抑制格vt。在正常寫入作業(yè)期間，其系具有充分的時間(t1)以便將格的vt(0)程序化為該目標值。在讀取作業(yè)期間，將該選定的字線電壓vread施加于該等之格以便開啟該等具有vt(1)的格，同時關(guān)閉該等具有vt(0)的格。在緊急備份期間，該系統(tǒng)可以是不具有足夠的時間以便在該系統(tǒng)關(guān)閉之前程序化該等之格。它可以是僅具有經(jīng)減短的程序化時間。該格的vt0是不足夠藉由vread而被解讀為離晶(offcell)，這是需要兩個格來儲存sram格的互補數(shù)據(jù)的理由之一。在恢復(fù)或喚回期間，將該wl電壓及vrecall施加于該字線，以及當它是高于該程序化格的vt(0)時，可以開啟該格之兩者。由于該兩個格之不同的阻抗，所以該正確數(shù)據(jù)就能夠藉由該sram格而被恢復(fù)。應(yīng)注意的是：該vrecall可以是等于或不同于vread，或者從低到高變化以便得到最佳的喚回窗口(recallwindow)。

nvm格能夠藉由適合于實現(xiàn)本發(fā)明的具體實例之各種的nvm技術(shù)來建構(gòu)的。根據(jù)一個觀點，該nvm能夠是以nand為主的快閃記憶體、以nor為主的快閃記憶體、相變化記憶體(pcm)、eeprom(可消除之可程序化的只讀記憶體)、或者nand、nor、pcm、及/或eeprom記憶體之組合。為了簡化前述之討論，在整個說明書中，以nvm或nand為主的快閃記憶體可以是示例性的非揮發(fā)性記憶體。

圖11系例示：包含有根據(jù)本發(fā)明之一個具體實例的sram及nvm串之ocm裝置的實體布局之一方塊圖1100。圖1100例示了一sram陣列1102及一nvm陣列，其中該nvm陣列包括四個nvm串1120-1126。每一nvm串包括有多個nvm格1110-1114。根據(jù)一個觀點，該sram電路的寬度可以是小于或等于該4至32nvm串的總寬度，端視該nvm技術(shù)而定。在一個具體實例中，一部分的nvm串1120-1126被分配來用于緊急備份，同時其他部分的nvm串1120-1126系使用于數(shù)據(jù)儲存。在一個實施例中，該儲存在nvm串1120-1126中之數(shù)據(jù)能夠自動地被儲存或傳送到該諸如固態(tài)驅(qū)動器(ssd)或nvm數(shù)據(jù)基礎(chǔ)的離晶nvm裝置。

圖12系顯示根據(jù)本發(fā)明之一個具體實例的sram及nvm電路之一電路圖1200。圖1200例示了一sram格及兩個nvm串、一漏極選擇閘極(dsg)、一源極選擇閘極(ssg)、及一來源線(sl)。nvm串包含有能夠永久地儲存數(shù)據(jù)的多個nvm格201-206。在一個實施例中，該儲存在該sram格的數(shù)據(jù)可以在數(shù)據(jù)儲存以及緊急電力消耗之期間被寫入到該nvm格。該儲存在該nvm格的數(shù)據(jù)也可以被該sram格。應(yīng)注意的是：當附加一個或以上的電路(或連接)于圖1200或從其移除時，本發(fā)明之該示例性的具體實例該基本概念是不會被改變的。

根據(jù)一個觀點，dsg能夠用來促進mps程序，因為dsg能夠切sram及nvm串間之連接。在作業(yè)期間，當dsg啟動時，該被儲存在sram中的資料可以被傳送到nvm串。當nvm串被程序化時，當dsg關(guān)閉時，該在sram中的數(shù)據(jù)可以再加載。該在sram中的新數(shù)據(jù)可以被加載到其他的nvm串，同時該第一nvm串仍然是被程序化的。因為sram系以微秒作業(yè)，同時nvm系以毫秒作業(yè)。

使用具有sram及nvm兩者的ocm裝置的益處之一系在于：它能夠促進mps程序。而且，在緊急電力消耗期間，該在sram的數(shù)據(jù)能夠利用dsg控制訊號而被備份在nvm格。該備份數(shù)據(jù)能夠隨后從nand格恢復(fù)(recovered)或喚回(recalled)到sram格。請注意：nvm格201-206能夠是電荷俘獲格(sonos)、浮動閘極格、分離閘極格、或nvm格之任何的其他形態(tài)。

圖13系顯示一根據(jù)本發(fā)明之一個具體實例的sram、及nvm電路之圖。圖13系類似于圖12，除了圖13為使用nmos或pmos格以外。

圖14例示根據(jù)本發(fā)明之一個具體實例的sram及nvm電路之一波形。圖14顯示了該從在圖12中所顯示之nand格或nvm格恢復(fù)或喚回備份資料之波形。當以vdd施加dsg及ssg時，sl具有0v，選定的nvm格系基于該選定的nwl電壓vread而被讀取。該vread系一介于晶載及離晶之的閾值電壓(vt)間的電壓。該未選定的nwls系施加一電壓vpass，其高于該離晶的vt。應(yīng)注意的是：該離晶的電流是低的、以及驅(qū)動較低的sram的節(jié)點q。低電壓伴隨著nvm使得在恢復(fù)程序中難以翻動該sram格。為了喚回該nand格的數(shù)據(jù)，則該sram格的電力系連接于svdd及svss以代替vdd及vss。在喚回期間，不論svdd或svss或兩者系浮動的；以及該sl系被施加諸如0v或vdd之一適當?shù)碾妷?，根?jù)svdd或svss中之哪一者是浮動而定。此種條件將使得該nand格的小電流在q及qb之間產(chǎn)生一電壓差。該svdd及svss電壓能夠回復(fù)使得該差值“發(fā)展”到全部的vdd及vss范圍。請注意：該nand格的數(shù)據(jù)可以被正確地喚回到該sram格，即使該用于nvm之驅(qū)動電流為約1ua或以下。

圖15a-15d系顯示根據(jù)本發(fā)明之一個具體實例的控制電路之圖。圖15a顯示了一示例性的能夠控制svdd的電路。該svdd能夠被連接于大尺寸的pmos。當該訊號vdd_sw降低時，svdd系被施加以vdd。當vdd_sw訊號提高時，它關(guān)閉該pmos以浮動該svdd。圖15b顯示了一實施例之用以控制該svss的電路。該svss可以被連接到一大尺寸的nmos。當該訊號vss_sw提高時，svss系被施加以0v。當vss_sw訊號降低時，它關(guān)閉該nmos以浮動該svss。sram格的bl及blb系被建構(gòu)成在該喚回期間被預(yù)先充電成特定的電壓。圖15c及15d顯示了兩個預(yù)先充電該bl及blb的實施例。

請注意：該在圖15a至15d所顯示的電路僅是用例示而已存在有實現(xiàn)該電路之其他的方法。

圖16例示：具有根據(jù)本發(fā)明之一個具體實例的sram及nvm兩者之ocm裝置的一波形。該波形顯示了一將在nand格的資料喚回到sram格之作業(yè)波形。例如，假設(shè)sram格的q及qb側(cè)系分別起始于vdd及0v，該等選定的在q及qb側(cè)之nand格系分別為晶載及離晶。一有效的喚響應(yīng)當是將q拉至0v及將qb拉到vdd以翻動該sram格。

圖16系顯示在喚回期間之作業(yè)波形，其中該svdd為vdd、以及該svss為浮動的。在t0時間，該vss_sw降低到浮動于該svss。在t1，pre及swl升高到預(yù)先充電該bl與blb、及q與qb兩者到vdd。在t2，該nand格的dsg及ssg升高。該選定的及未選定的nwl系分別被施加vread及vpass。該sl系被施加0v，其應(yīng)該驅(qū)動q使成為一低于qb之電壓。在t3，swl降低。在t4，vss_sw升高到施加0v至svss，如此使得q及qb開始發(fā)展到整個vdd及0v范圍。在t5，dsg、ssg、及nwl全部都成為0v。該喚回作業(yè)因而完成。請注意：即使假定該離晶是存在于該qb側(cè)，而不完全地關(guān)閉以及具有漏電；則仍然能夠工作的，該如以數(shù)值501所指示的傾角(dip)，顯示該在qb側(cè)的格系完全關(guān)閉的。該波變化502顯示了該格具有漏電的情況。

圖17例示一之電路圖，具有根據(jù)本發(fā)明之一個具體實例的sram及nvm之替代的ocm裝置布局。圖17系類似于圖12，除了圖17使用4tsram為ram格以外。在一個具體實例中，該sram格包含有兩個多阻抗1702-1704，其能夠減少格尺寸，雖然它可能需要額外的半導(dǎo)體處理步驟。

圖18a例示在根據(jù)本發(fā)明之一個具體實例的ocm裝置中之消除及程序化條件的表。圖18a顯示了一適用于該等nand格的消除及程序化條件之實施例。在消除1條件下，例如，對該選定的nwl施加以諸如-10v之一負的高電壓(vnn)。vnn將致使產(chǎn)生「福勒-諾德海姆穿隧(fowler-nordheimtunneling)」機制，以從諸如ono或浮動閘極之該電荷儲存層提取電子而減低該等之格的vt。在消除2條件下，例如，對該選定的nwl施加以諸如-5v之負的中高電壓(vmn)；對該sl施加以諸如5v之正的中高電壓(vmp)。該ssg及未選定的nwl系被施加以高于vmp之電壓以使得該sl電壓通過該選定的格。該高于vmp的電壓將致使「福勒-諾德海姆穿隧(fowler-nordheimtunneling)」機制產(chǎn)生在該接合閘極重迭邊緣，以從該電荷儲存層提取電子而減低該等之格的vt。

在程序化條件下，該dsg系被下施加以vdd，其將使sram格的q及qb的電壓通到該等nand格。該ssg被關(guān)閉。例如，該選定的nwl系被施加以諸如10v之正的高電壓(vpp)。例如，該未選定的nwl系被施加以諸如5v之正的中高電壓(vmp)。此等電壓將使該等nand格的該等信道區(qū)域耦接至一諸如4v至5v之中高電壓，此稱為信道自我提升(channel-self-boosting)。對于q是vdd，該信道將停留在那電壓，由于該dsg變成逆向偏置(reverse-biased)。如此將消除該選定的nwl的電場以避免該格程序化。對于q是0v，由于它的dsg啟動而使得該通道將被去電荷至0v，因此該選定的格將被程序化。該選定的nwl上之對電壓將致使產(chǎn)生“福勒-諾德海姆穿隧(fowler-nordheimtunneling)”機制而將電流注入到該電荷儲存層以便增加該格的vt。

圖18b系例示根據(jù)本發(fā)明之一個具體實例的ocm裝置之一電路圖。圖18b顯示了具有個別的dsg1901及dsg2902之兩個nand串。多個dsgs允許兩個或以上的nand串同步地儲存數(shù)據(jù)，藉以增加nand記憶體之容量。在作業(yè)期間，當程序化在q側(cè)之nand串時，dsg1是開啟的，以及dsg2是關(guān)閉的，因此，該等q側(cè)格的通道可以被去電荷而成為0v或視儲存在q的該數(shù)據(jù)而自我耦接。由于dsg2是關(guān)閉的，所以該等qb側(cè)格的通道，將全部都是適用于抑制之自我耦接。在喚回期間，dsg1是啟動的，因此q能夠以sl電壓充電或不充電，端視該選定的nand格的數(shù)據(jù)而定。相對地，dsg2是關(guān)閉的，因此該qb側(cè)將不會被該等nand格所干擾。

圖18c系類似于圖18b，除了圖18c具有一般的dsg及分開的ssg1903及ssg2904。在程序化期間，由于該dsg是一般的，則兩者q及qb數(shù)據(jù)將會通到該nand串。當該未選定側(cè)的數(shù)據(jù)是0v時，它將致使發(fā)生該nand格被程序化。在該數(shù)據(jù)被傳到該nand串以后，dsg被關(guān)閉，以及該未選定側(cè)的ssg被開啟以將vdd從sl傳到該nand串。當未選定的ssg是關(guān)閉時，該nwl能夠達到高電壓以啟動程序化，該未選定的nand串將不被程序化。應(yīng)注意的是：sl電壓可以是高于vdd以便提供更佳的程序化抑制效果。請注意：該未選定的ssg2可以保留的，在該程序化期間以便從sl提供該抑制電壓。在喚回期間，只有ssg1或ssg2是開啟的，因此只有一側(cè)的nand格將被喚回至該sram格。

圖19a系例示根據(jù)本發(fā)明之一個具體實例之替代的ocm布局之一電路圖。圖19a系類似于圖18b，除了圖19a具有一般的dsg及ssg及分開的sl1905及sl2906以外。在程序化期間，假設(shè)q側(cè)nand格系被選定的，以及dsg及ssg系首先被啟動的。sl1及sl2系被接續(xù)地施加以不同的電壓。例如，sl1系被施加以諸如1/2vdd之低的電壓。當與q成比例時，假定q分別為0v及vdd，它將變成近乎為0v及接近vdd。相對地，例如，sl2則被施加以諸如2vdd之高的電壓。當與qb成比例時，對于qb分別為0v或vdd而言，它將變成接近及高于vdd。當dsg及ssg為關(guān)閉及nwl為施加以高的電壓，則該等在q側(cè)的格是否將被或未被程序化，端視它們之信道電壓而定。由于它們的信道的高電壓，則該等qb側(cè)的格將不被程序化。在喚回期間，該選定的sl1將被施加以先前所述之適當?shù)碾妷?。相對地，該未選定的sl2將是浮動的、或被施加以適當?shù)碾妷海员惚苊庠搎b被拉上或下，端視該等條件而定，以避免影響q側(cè)的喚回結(jié)果。

圖19b系類似于圖19a，除了圖19b包括有nvm或nand記憶體之多個頁面或串。在此具體實例中，每一sram格可以連接于多個nand串或頁面，諸如nand串907-908。每一串可含有它的dsg、ssg、及sl，因而每一串可以獨立地執(zhí)行程序化及喚回。

圖20a系類似于圖19a，除了在圖20a中所顯示之每一sram格系可以將多個nand串909-910連接到一單一節(jié)點，諸如sram之q輸出端。如所示，該串可以具有不同的dsg0至dsgn，因此它們可以分別地執(zhí)行該程序化及喚回。

圖20b系類似于圖19a，除了圖20b使用q’及qb’兩者以連接于其他sram格。在此具體實例中，該sram格的該nand串分享該dsg、ssg、及nwl，具有其他的sram格之該nand串。每一nvm或nand串使用不同的sl分別地執(zhí)行程序化及恢復(fù)。

圖21系例示根據(jù)本發(fā)明之一個具體實例的具有多個sram陣列及nvm陣列之替代的記憶體布置方式之圖。圖21例示了包含有多個sram頁面1001-1003之一陣列。該第一sram頁1001系連接至多個nand頁面1005-1006、以及第二sram頁1002系連接至多個nand頁面1007-1008。根據(jù)一個觀點，該陣列可以是具有單頁、多頁、及全部頁面作業(yè)。在單頁作業(yè)中，該選定的sram頁能夠?qū)⒃摂?shù)據(jù)寫入至從該選定的nand頁、及從它喚回。在多頁作業(yè)中，多個選定的sram頁面能夠?qū)⒃摂?shù)據(jù)寫入多個選定的nand頁面、及從它喚回。在全部頁面作業(yè)中，所有的該sram頁面皆能夠?qū)⒃摂?shù)據(jù)喚回至該選定的nand頁面、及從全部的頁面喚回。

本發(fā)明之該示例性的觀點包括各種的處理步驟，其將說明如下。該觀點之該步驟可以是被植入于可執(zhí)行指令的機器或計算機中。該可以是用來指示普通的目標或特別的目標系統(tǒng)，其系被程序化而具有該指令以便執(zhí)行本發(fā)明之該示例性觀點的該步驟。或者本發(fā)明之該示例性觀點的該s步驟可以藉由特定的硬件構(gòu)件來執(zhí)行的，該硬件構(gòu)件為含有用于執(zhí)行該步驟之硬線邏輯，或者藉由經(jīng)程序化的計算構(gòu)件、及客制化硬件構(gòu)件之任何的組合。

圖22系一流程圖，例示一根據(jù)本發(fā)明之一個具體實例的能夠提升程序化速度之多頁程序化架構(gòu)(mps)方法。在方塊2202，一能夠程序化在ocm裝置中之非揮發(fā)性記憶格的方法系能夠?qū)⒃谠试S輸出sram之訊號的第一dsg中之第一dsg訊號被連接至第一nvm串。在一個實施例中，邏輯地耦接該sram之q-訊號系邏輯地被耦接至一以nand為主的nvm串具有以nand為主的非揮發(fā)性記憶格。

在方塊2204，在驅(qū)動連接到該第一nvm串的nvm格之第一wls中之一個使達到程序化電壓，以及驅(qū)動其余的第一wls以傳達電壓以后，該第一dsg訊號系在該第一dsg于方塊2206被去活化，以便使該第一nvm串邏輯地與該sram中止連接，同時在該第一nvm串繼續(xù)程序化該nvm格。在一個具體實例，該方法系能夠活化被耦接于該sram的該輸出端的在一第二dsg之一第二dsg訊號以便將第二nvm串連接至該sram。在驅(qū)動被連接至該第二nvm串的nvm格之第二wls的一個使達到程序化電壓，以及驅(qū)動其余的第二wls以傳達電壓以后，該第二dsg訊號系在第二dsg去活化，以便使該第二nvm串邏輯地與該sram中止連接，同時在該第一nvm串繼續(xù)程序化nvm格、及在該第二nvm串繼續(xù)程序化nvm格。

圖23系例示根據(jù)本發(fā)明之一個具體實例的一能夠從sram至nvm進行儲存及備份數(shù)據(jù)的mps作業(yè)之其他的替代實施例之一流程圖。在方塊2302，一適用于將信息儲存在記憶裝置之方法系能夠開啟切換電路以便將rambls之至少一部分連接至nvmbls的一部分。

在方塊2304，在將頁緩沖器活化以將數(shù)據(jù)通過該rambls及nvmbls、一nvm程序化循環(huán)從ram加載以后，在方塊2306系被活化以將在該頁緩沖器中的數(shù)據(jù)寫入至在nvm之復(fù)數(shù)個vm格中。

在方塊2308，該方法關(guān)閉該切換電路以至少使rambls的一部分與nvmbls中止連接，同時繼續(xù)該nvm程序化循環(huán)。根據(jù)一個觀點，該方法系能夠接收來自處理單元的信息給該ram，同時繼續(xù)該nvm程序化循環(huán)。當接受到對于該nvm數(shù)據(jù)請求時，該方法亦能夠中斷該nvm程序化循環(huán)。

當本發(fā)明之特定的具體實例已被顯示及描述時，對于本項技藝中之具有通常知識者而言，基于本文中之教示，它將是非常顯然的，在不脫離此示例性的本發(fā)明之具體實例及其更寬廣的觀點之范圍內(nèi)，可以得到改變例及修飾例。因此，該附錄的申請專利范圍系意圖包含于它們范圍之內(nèi)，全部的此類的改變及修飾被視為在此示例性的本發(fā)明之具體實例的真正精神及范圍之內(nèi)。