技術(shù)總結(jié)
一種可擴(kuò)展可配置的FPGA存儲(chǔ)結(jié)構(gòu)和FPGA器件，所述FPGA存儲(chǔ)結(jié)構(gòu)包括：多個(gè)本地存儲(chǔ)單元、控制器和兩個(gè)時(shí)鐘緩沖器；所述兩個(gè)時(shí)鐘緩沖器，分別用于向所述控制器的兩個(gè)時(shí)鐘輸入端口提供不同的時(shí)鐘信號(hào)；所述控制器，用于接收外部輸入的寫(xiě)地址信號(hào)，在所述時(shí)鐘信號(hào)的驅(qū)動(dòng)下，生成對(duì)所述多個(gè)本地存儲(chǔ)單元輸出的多個(gè)使能信號(hào)和寫(xiě)地址解碼信號(hào)；所述本地存儲(chǔ)單元，包括本地存儲(chǔ)器和用于向所述本地存儲(chǔ)器的提供輸入數(shù)據(jù)的選通器；基于每個(gè)本地存儲(chǔ)單元的配置模式，根據(jù)使能信號(hào)，輸入的寫(xiě)地址解碼信號(hào)或讀地址信號(hào)，以及所述輸入數(shù)據(jù)，產(chǎn)生相應(yīng)配置模式下的輸出數(shù)據(jù)。利用上述存儲(chǔ)結(jié)構(gòu)實(shí)現(xiàn)中等容量的存儲(chǔ)器設(shè)計(jì)，既可避免額外的邏輯資源消耗，又避免了使用塊存儲(chǔ)器帶來(lái)的存儲(chǔ)資源浪費(fèi)。

技術(shù)研發(fā)人員：王元鵬;樊平;耿嘉
受保護(hù)的技術(shù)使用者：京微雅格（北京）科技有限公司
文檔號(hào)碼：201480013774
技術(shù)研發(fā)日：2014.12.30
技術(shù)公布日：2016.11.16