基于切斷反饋技術(shù)的存儲單元電路的制作方法
【專利摘要】本發(fā)明提供一種基于切斷反饋技術(shù)的存儲單元電路，包括：兩個反相器INV0和INV1，四個NMOS管M0、M1、M2、M4，一個PMOS管M3；NMOS管M0的柵極接WL信號，源極接BL信號，漏極接點P；NMOS管M1的柵極接點Q，源極接VVSS信號，漏極接點P；NMOS管M2的柵極接WWL信號，源極接點P，漏極接點Q；PMOS管M3的柵極接WWL信號，源極接點Q，漏極接點Q0；NMOS管M4的柵極接WWLb信號，源極接點Q0，漏極接點Q；反相器INV0的輸入接點Q，輸出接點Qb；反相器INV1的輸入接點Qb，輸出接點Q0。該電路具有保持能力強、讀能力強、寫能力強、減少漏電流和良好的抗工藝浮動，較低工作電壓的性能。
【專利說明】基于切斷反饋技術(shù)的存儲單元電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種片上存儲器的存儲單元，屬于集成電路設(shè)計領(lǐng)域，尤其涉及一種工作在近閾值電壓的SRAM的存儲單元。

【背景技術(shù)】
[0002]隨著當(dāng)今電子移動設(shè)備的普及，降低微處理器的功耗成為了研究熱點。對于集成電路，降低供電電壓是降低功耗最為有效的手段。微處理器中分布著大量的片上存儲器，然而降低片上存儲器的供電電壓是十分困難的。這主要由于組成存儲單元的兩個反相器要求匹配程度非常高，而隨著供電電壓的降低和工藝尺寸的不斷減小，工藝浮動和負偏壓溫度不穩(wěn)定性會增強兩個反相器的差異性。因此當(dāng)片上存儲器的電壓下降到某一節(jié)點時就會對存儲器的穩(wěn)定性造成影響。工藝浮動和負偏壓溫度不穩(wěn)定性對現(xiàn)代低電壓存儲器的設(shè)計與制造是十分致命的，一款存儲器的抗工藝浮動和負偏壓溫度不穩(wěn)定性越強，所能獲得的最低工作電壓也就越低，功耗也就越低。目前對存儲器的研究熱點主要集中于如何增強存儲單元的保持能力、讀能力和寫能力，以對抗工藝浮動和負偏壓溫度不穩(wěn)定性。
[0003]存儲單元的工作狀態(tài)一般分為讀狀態(tài)、寫狀態(tài)和保持狀態(tài)。當(dāng)供電電壓降低時，存儲器在這三個狀態(tài)都可能會發(fā)生錯誤，即讀失敗、寫失敗、保持失敗和響應(yīng)時間失敗。各種錯誤發(fā)生的原因如下:讀失敗是由于如圖1的6管為代表的存儲單元在進行讀操作的時候，都要對第一位線BL、第二位線BLB進行預(yù)充電。而由于兩個反相器的不匹配，所以預(yù)充電電荷可能造成存儲單元內(nèi)的值發(fā)生錯亂；寫失敗是由于存儲單元內(nèi)的兩個反相器首尾相連形成了正反饋，這個正反饋有兩種作用，第一是在保持狀態(tài)下提供保持能力，第二是在寫狀態(tài)時阻礙正常的寫操作造成寫失敗。在低電壓狀態(tài)下，就會發(fā)生寫失敗的情況；保持失敗的主要原因是由于存儲單元在保持狀態(tài)下會受到熱噪聲的干擾，如果該熱噪聲大于存儲單元的噪聲容限則會發(fā)生存儲單元內(nèi)的值發(fā)生錯亂。另一方面當(dāng)某一個存儲單元處于保持狀態(tài)下，來自于其他存儲單元的半選擇干擾會影響存儲單元的值。通常意義上的半選擇干擾的形成原因是所指的是，由于存儲單元的位線和字線都是共用的，對某一單元進行讀寫時，該單元所在行的字線全部打開，如果該行其他單元的位線上存在干擾時就會導(dǎo)致其他單元的值發(fā)生錯亂；由于降低了工作電壓，必然以犧牲速度為代價。
[0004]評價一款低電壓存儲器的主要參數(shù)就是該存儲器在正常工作時可獲得的最低工作電壓，該最低電壓為最低寫電壓、最低讀電壓、最低保持電壓、最低速度響應(yīng)電壓中的最大值。其中最低讀電壓和最低保持電壓通常是由該存儲器處于讀和保持狀態(tài)下的靜態(tài)噪聲容限決定的，需要注意的是在保持狀態(tài)下需要考慮處于半選擇干擾時的情況。靜態(tài)噪聲容限指的是存儲單元所能承受的最大直流噪聲信號的幅值；最低寫電壓是由寫容限來決定的，如果寫容限低于零則認定寫失?。辉谧x和寫時如果該速度不滿足人為要求則認定響應(yīng)速度失??；同時存儲器的版圖面積也是需要考慮的重要因素之一；在實際設(shè)計中還需要考慮該存儲單元是否支持位交錯結(jié)構(gòu)，因為ECC結(jié)構(gòu)只能針對一個邏輯字內(nèi)僅有一位發(fā)生軟錯誤的情況進行修正，所以盡量不要將一個邏輯字內(nèi)的位擺放在一起；此外雙端口讀的單元要優(yōu)于單端口讀的單元，雙端口讀的單元可以直接利用讀端口的電壓差進行放大，而單端讀的單元需要基于基準電壓源來進行放大，這可能會造成額外的功耗以及錯誤的放大。
[0005]對于低電壓存儲器的主要設(shè)計難點主要在于，設(shè)計存儲單元時需要分別針對讀和寫的要求進行調(diào)整參數(shù)。為提高讀的能力應(yīng)該使用強的下拉NMOS和小的β比率(β比率為Μ0、Μ1和下拉NMOS的尺寸比率)。然而為了提高寫的能力，存儲單元應(yīng)具有大的β比率。由于讀和寫過程存在矛盾，所以在設(shè)計存儲單元時存具有較高難度。近年對低電壓存儲器的解決方法主要集中為以下幾點:1、在各種工作狀態(tài)下為MO、Ml的柵極提供不同的電壓，一般在讀工作狀態(tài)下使該柵極電壓低于存儲單元的供電電壓，寫狀態(tài)下使該柵極電壓高于存儲單元的供電電壓。2、根據(jù)不同工作狀態(tài)改變存儲單元內(nèi)各MOS的襯底偏置電壓，獲得相應(yīng)更高的讀寫能力和保持能力。3、利用讀助手和寫助手來增強讀寫能力。4、設(shè)計各種工作原理的存儲單元，其中8Τ (8管)存儲單元由于其增強了讀的能力被廣泛使用。


【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于提供一種基于切斷反饋技術(shù)的高性能存儲單元電路。該電路具有保持能力強、讀能力強、寫能力強、減少漏電流和良好的抗工藝浮動性能，同時具有較低功耗。
[0007]為實現(xiàn)上述目的，本發(fā)明的基于切斷反饋技術(shù)的存儲單元電路包括:
一種基于切斷反饋技術(shù)的存儲單元電路，包括:兩個反相器INVO和INV1，四個NMOS管MO、Ml、M2、Μ4，一個 PMOS 管 M3 ；
NMOS管MO的柵極接WL信號，源極接BL信號，漏極接點P ；NM0S管Ml的柵極接點Q，源極接VVSS信號，漏極接點P ；NM0S管M2的柵極接WffL信號，源極接點P，漏極接點Q ；PM0S管M3的柵極接WffL信號，源極接點Q，漏極接點QO ；NM0S管M4的柵極接WffLb信號，源極接點Q0，漏極接點Q ;反相器INVO的輸入接點Q，輸出接點Qb ;反相器INVl的輸入接點Qb，輸出接點QO ；
其中BL信號和WffL信號為列共享，WL信號、WffLb信號和VVSS信號為行共享；
BL:位線；
WWL:第一寫字線；
WL:字線；
WffLb:第二寫字線，其上信號與WffL信號相反；
VVSS:虛擬地線。
[0008]進一步地，當(dāng)該存儲單元在保持狀態(tài)時，將WffL信號置于低電平，WffLb信號置于高電平，WL信號置于低電平，當(dāng)該存儲單元的所在行有其他存儲單元處于讀狀態(tài)時，將VVSS信號置于低電平，否則VVSS信號置于高電平；
該存儲單元處于寫狀態(tài)時，將WWL信號置于高電平、WffLb信號置于低電平、WL信號置于高電平、VVSS信號置于高電平；
該存儲單元處于讀狀態(tài)時，將WWL信號置于低電平、WffLb信號置于高電平、WL信號置于高電平、VVSS信號置于低電平。
[0009]本發(fā)明的優(yōu)點在于:由于本存儲單元具有較強的保持能力、讀能力和寫能力，所以可以獲得較低的最低保持工作電壓、最低讀工作電壓和最低寫工作電壓。同時由于傳輸門的控制信號時分別基于行共享和列共享，因此該存儲單元不受寫半選擇干擾影響。因此該存儲單元可以獲得較低的工作電壓，進而降低了功耗。

【專利附圖】

【附圖說明】
[0010]圖1為傳統(tǒng)6管存儲單元電路結(jié)構(gòu)示意圖。
[0011]圖2為本發(fā)明的基于切斷反饋技術(shù)的存儲單元電路結(jié)構(gòu)示意圖。

【具體實施方式】
[0012]下面結(jié)合具體附圖和實施例對本發(fā)明作進一步說明。
[0013]本發(fā)明所提出的基于切斷反饋技術(shù)的存儲單元電路如圖2所示，圖2中的部分是一個存儲單元的電路結(jié)構(gòu)，片上存儲器則有多個圖2中結(jié)構(gòu)按照行列分布連接形成。
[0014]該存儲單元包括兩個反相器INVO和INV1，四個NMOS管MO、Ml、M2、M4，一個PMOS管M3 ;BL、ffffL、WUffffLb和VVSS等信號由多個存儲單元共享使用，其中BL信號和WffL信號為列共享，WL信號、WffLb信號和VVSS信號為行共享。
[0015]BL:位線，Bit Line ；
WffL:第一寫字線，Write Word Line ；
WL:字線，Word Line ；
WffLb:第二寫字線，Write Word Line b，其上信號與WffL信號相反；
VVSS:虛擬地線；
NMOS管MO的柵極接WL信號，源極接BL信號，漏極接點P ；NM0S管Ml的柵極接點Q，源極接VVSS信號，漏極接點P ；NM0S管M2的柵極接WffL信號，源極接點P，漏極接點Q ；PM0S管M3的柵極接WffL信號，源極接點Q，漏極接點QO ；NM0S管M4的柵極接WffLb信號，源極接點Q0，漏極接點Q ;反相器INVO的輸入接點Q，輸出接點Qb ;反相器INVl的輸入接點Qb，輸出接點QO ；
其工作原理是:
在保持狀態(tài)時，將WffL信號置低電平，WffLb信號置高電平，WL信號置低電平。此時由M3和M4組成的傳輸門處于打開狀態(tài)，INVO和INVl首尾相連形成了正反饋，提供了良好的保持能力。因此該存儲單元具有良好的保持能力。當(dāng)該存儲單元的所在行有其他存儲單元處于讀狀態(tài)時，將VVSS置低電平，否則VVSS置高電平。VVSS信號處于高電平狀態(tài)時，可以減小漏電流。因此該存儲單元具有良好的保持能力和低漏電流特性。
[0016]當(dāng)陣列中的某一存儲單元處于寫狀態(tài)時，將WffL信號置高電平、WffLb信號置低電平、WL信號置高電平、VVSS信號置高電平。此時該存儲單元內(nèi)的由M3和M4組成的傳輸門處于關(guān)閉狀態(tài)，INVO和INVl的正反饋被切斷。M0、M2處于打開狀態(tài)，此時相當(dāng)于BL與INVO的輸入相連，INVO的輸出和INVl的輸入相連，而INVl的輸出并沒有接入INVO的輸入。通過改變BL上的電平便可以改變存儲單元內(nèi)的值。因此本存儲單元通過切斷INVO、INVl的正反饋，因此可以有效的改變存儲單元的值。
[0017]而當(dāng)上述存儲單元處于寫狀態(tài)時，由于存儲單元的信號共用，該存儲單元所在行與列上的其它存儲單元內(nèi)的傳輸門的狀態(tài)會發(fā)生變化，因此會形成寫狀態(tài)的半選擇干擾。由于傳輸門的WffL信號和WffLb信號分別為列共用和行共用，該存儲單元所在行和所在列上的其它存儲單元的傳輸門中的NMOS管和PMOS管只有一個是關(guān)閉的，另外一個是打開的；所以除該存儲單元外沒有其它存儲單元的傳輸門是完全關(guān)閉的。因此該存儲單元不受寫半選擇干擾影響。換句話來講，寫狀態(tài)的半選擇干擾不影響其他存儲單元的保持能力。
[0018]某一存儲單元處于讀狀態(tài)時，將WffL信號置低電平、WffLb信號置高電平、WL信號置高電平、VVSS信號置低電平。此時由M3和M4組成的傳輸門處于打開狀態(tài)，因此不必擔(dān)心在讀狀態(tài)時將存儲單元內(nèi)的值破壞。MO處于打開狀態(tài)，M2處于關(guān)閉狀態(tài)，此時的存儲單元的工作原理與傳統(tǒng)8管的存儲單元相同。對BL進行預(yù)充電，通過WL選擇相應(yīng)單元，根據(jù)存儲單元內(nèi)的值Q控制Ml的導(dǎo)通與否，有條件的對BL進行放電。由于8管存儲單元的讀能力為所知存儲單元中最強，所以本存儲單元具有很強的讀能力。
[0019]讀狀態(tài)時使用傳統(tǒng)8管存儲單元的讀方法，寫狀態(tài)時切斷存儲單元內(nèi)的正反饋提高寫能力，控制切斷反饋的傳輸門通過分別基于行和列共享的信號控制，避免了寫半選擇干擾的影響。因此本發(fā)明可以獲得較低的最低保持工作電壓、最低讀工作電壓和最低寫工作電壓，
本存儲單元具有較強的保持能力、讀能力和寫能力，可以獲得較低的最低保持工作電壓、最低讀工作電壓和最低寫工作電壓。同時由于傳輸門的控制信號時分別基于行共享和列共享，因此該存儲單元不受寫半選擇干擾影響。因此該存儲單元可以獲得較低的工作電壓，進而降低了功耗。
【權(quán)利要求】
1.一種基于切斷反饋技術(shù)的存儲單元電路，其特征在于，包括:兩個反相器INVO和INVl,四個 NMOS 管 MO、Ml、M2、M4，一個 PMOS 管 M3 ； NMOS管MO的柵極接WL信號，源極接BL信號，漏極接點P ；NM0S管Ml的柵極接點Q，源極接VVSS信號，漏極接點P ；NM0S管M2的柵極接WffL信號，源極接點P，漏極接點Q ；PM0S管M3的柵極接WffL信號，源極接點Q，漏極接點QO ；NM0S管M4的柵極接WffLb信號，源極接點Q0，漏極接點Q ;反相器INVO的輸入接點Q，輸出接點Qb ;反相器INVl的輸入接點Qb，輸出接點QO ； 其中BL信號和WffL信號為列共享，WL信號、WffLb信號和VVSS信號為行共享； BL:位線； WWL:第一寫字線； WL:字線； WffLb:第二寫字線，其上信號與WffL信號相反； VVSS:虛擬地線。
2.如權(quán)利要求1所述的基于切斷反饋技術(shù)的存儲單元電路，其特征在于: 當(dāng)該存儲單元在保持狀態(tài)時，將WffL信號置于低電平，WffLb信號置于高電平，WL信號置于低電平，當(dāng)該存儲單元的所在行有其他存儲單元處于讀狀態(tài)時，將VVSS信號置于低電平，否則VVSS信號置于高電平； 該存儲單元處于寫狀態(tài)時，將WWL信號置于高電平、WffLb信號置于低電平、WL信號置于高電平、VVSS信號置于高電平； 該存儲單元處于讀狀態(tài)時，將WWL信號置于低電平、WffLb信號置于高電平、WL信號置于高電平、VVSS信號置于低電平。
【文檔編號】G11C11/413GK104409092SQ201410643493
【公開日】2015年3月11日 申請日期:2014年11月13日 優(yōu)先權(quán)日:2014年11月13日
【發(fā)明者】汪金輝, 楊澤重, 呂貴濤, 侯立剛, 宮娜 申請人:無錫星融恒通科技有限公司, 北京工業(yè)大學(xué)