移位寄存器單元、移位寄存器、柵極驅(qū)動電路和顯示裝置制造方法
【專利摘要】本發(fā)明提供一種移位寄存器單元、移位寄存器、柵極驅(qū)動電路和顯示裝置，所述移位寄存器單元包括：輸入模塊；輸出模塊，用于在輸出階段根據(jù)上拉節(jié)點的電位將第一時鐘信號端的第一時鐘信號輸出至移位寄存器單元的輸出端；復(fù)位模塊，用于在復(fù)位階段根據(jù)復(fù)位信號將所述上拉結(jié)點和所述移位寄存器單元的輸出端的電位拉低；下拉模塊，用于在下拉階段根據(jù)第二時鐘信號端的第二時鐘信號將所述上拉節(jié)點和輸出端的電位拉低；所述第一時鐘信號端只在輸出階段向所述輸出模塊提供高電平的第一時鐘信號，所述第二時鐘信號端只在復(fù)位階段或下拉階段向所述下拉模塊提供高電平的第二時鐘信號。相對于現(xiàn)有技術(shù)，本發(fā)明所提供的移位寄存器單元的結(jié)構(gòu)更簡單。
【專利說明】移位寄存器單元、移位寄存器、柵極驅(qū)動電路和顯示裝置

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示【技術(shù)領(lǐng)域】，具體涉及一種移位寄存器單元、移位寄存器、柵極驅(qū)動電路和顯示裝置。

【背景技術(shù)】
[0002]液晶顯示器(IXD)具有重量輕，厚度薄以及低功耗等優(yōu)點，廣泛應(yīng)用于電視、手機、顯示器等電子產(chǎn)品中。
[0003]液晶顯示器是由水平和垂直兩個方向的像素矩陣構(gòu)成的，液晶顯示器進行顯示時，通過柵級驅(qū)動電路輸出柵級掃描信號，逐行進行掃描各像素。液晶顯示器的驅(qū)動主要包括柵級驅(qū)動器和數(shù)據(jù)驅(qū)動器，柵級驅(qū)動器將輸入時鐘信號經(jīng)過移位寄存器(ShiftRegister, SR)轉(zhuǎn)換，切換成開啟/關(guān)斷電壓，順次施加到液晶面板的柵級線上。柵級驅(qū)動器中的移位寄存器(Shift Register, SR)用于產(chǎn)生掃描柵線中的掃描信號。
[0004]如圖1為現(xiàn)有的一種移位寄存器單元的電路結(jié)構(gòu)示意圖，該電路由12個非晶硅制作的TFT(即圖中所示的Ml?M12)及一個電容組成，這種電路的結(jié)構(gòu)比較復(fù)雜，需要的空間很大，無法滿足窄邊框要求。


【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于提供一種移位寄存器單元、一種包括該移位寄存器單元的移位寄存器、一種包括該移位寄存器的柵極驅(qū)動電路和包括該柵極驅(qū)動電路的顯示裝置，以簡化移位寄存器單元的結(jié)構(gòu)，有利于窄邊框的設(shè)計。
[0006]為了實現(xiàn)上述目的，本發(fā)明提供一種移位寄存器單元，包括:
[0007]輸入模塊，用于在預(yù)充電階段接收輸入信號并將該輸入信號輸出至上拉節(jié)點；
[0008]輸出模塊，用于在輸出階段根據(jù)上拉節(jié)點的電位將第一時鐘信號端的第一時鐘信號輸出至移位寄存器單兀的輸出端；
[0009]復(fù)位模塊，用于在復(fù)位階段根據(jù)復(fù)位信號將所述上拉結(jié)點和所述移位寄存器單元的輸出端的電位拉低；
[0010]下拉模塊，用于在下拉階段根據(jù)第二時鐘信號端的第二時鐘信號將所述上拉節(jié)點和輸出端的電位拉低；
[0011]其中，所述第一時鐘信號端只在輸出階段向所述輸出模塊提供高電平的第一時鐘信號，所述第二時鐘信號端只在復(fù)位階段或下拉階段向所述下拉模塊提供高電平的第二時鐘信號。
[0012]優(yōu)選地，所述下拉模塊包括第七薄膜晶體管和第八薄膜晶體管，
[0013]所述第七薄膜晶體管的柵極與所述第二時鐘信號端相連，所述第七薄膜晶體管的第一極與所述上拉節(jié)點相連，所述第七薄膜晶體管的第二極與低電平輸入端相連；
[0014]所述第八薄膜晶體管的柵極與所述第二時鐘信號端相連，所述第八薄膜晶體管的第一極與所述移位寄存器單元的輸出端相連，所述第八薄膜晶體管的第二極與所述低電平輸入端相連。
[0015]優(yōu)選地，所述移位寄存器單元還包括第三時鐘信號端和第一降噪模塊，該第一降噪模塊與第三時鐘信號端、移位寄存器單元的輸出端和低電平輸入端分別相連，用于在所述下拉階段之后的降噪階段根據(jù)第三時鐘信號端的第三時鐘信號拉低所述移位寄存器單兀的輸出端的電位；
[0016]其中，所述第三時鐘信號端只在降噪階段向所述第一降噪模塊提供高電平的第三時鐘信號。
[0017]優(yōu)選地，所述第一降噪模塊包括第九薄膜晶體管，該第九薄膜晶體管的柵極與所述第三時鐘信號端相連，所述第九薄膜晶體管的第一極與所述移位寄存器的輸出端相連，所述第九薄膜晶體管的第二極與所述低電平輸入端相連。
[0018]優(yōu)選地，所述移位寄存器單元還包括第二降噪模塊和第四時鐘信號端，該第二降噪模塊與第四時鐘信號端、上拉節(jié)點、移位寄存器單元的輸出端和低電平輸入端分別相連，用于在下拉階段根據(jù)第四時鐘信號端的第四時鐘信號拉低所述上拉節(jié)點和所述移位寄存器單元的輸出端的電位，
[0019]所述第二時鐘信號端只在復(fù)位階段向所述下拉模塊提供高電平的第二時鐘信號，所述第四時鐘信號端只在下拉階段向所述第二降噪模塊提供高電平的第四時鐘信號。
[0020]優(yōu)選地，所述第二降噪模塊包括第五薄膜晶體管和第六薄膜晶體管，
[0021]所述第五薄膜晶體管的柵極與所述第四時鐘信號端相連，所述第五薄膜晶體管的第一極與所述上拉節(jié)點相連，所述第五薄膜晶體管的第二極與所述低電平輸入端相連；
[0022]所述第六薄膜晶體管的柵極與所述第四時鐘信號端相連，所述第六薄膜晶體管的第一極與所述移位寄存器單元的輸出端相連，所述第六薄膜晶體管的第二極與所述低電平輸入端相連。
[0023]優(yōu)選地，所述輸入模塊包括第一薄膜晶體管，所述第一薄膜晶體管的柵極和第一極均與所述移位寄存器單元的輸入端相連，所述第一薄膜晶體管的第二極與所述上拉節(jié)點相連。
[0024]優(yōu)選地，所述輸出模塊包括第三薄膜晶體管和電容，
[0025]所述第三薄膜晶體管的柵極與所述上拉節(jié)點相連，所述第三薄膜晶體管的第一極與所述第一時鐘信號端相連，所述第三薄膜晶體管的第二極與所述移位寄存器單元的輸出端相連；
[0026]所述電容的第一端與所述上拉節(jié)點相連，所述電容的第二端與所述移位寄存器單兀的輸出端相連。
[0027]優(yōu)選地，所述復(fù)位模塊包括第二薄膜晶體管和第四薄膜晶體管，
[0028]所述第二薄膜晶體管的柵極與移位寄存器單元的復(fù)位端相連，所述第二薄膜晶體管的第一極與所述上拉節(jié)點相連，所述第二薄膜晶體管的第二極與低電平輸入端相連；
[0029]所述第四薄膜晶體管的柵極與所述移位寄存器單元的復(fù)位端相連，所述第四薄膜晶體管的第一極與所述移位寄存器單元的輸出端相連，所述第四薄膜晶體管的第二極與所述低電平輸入端相連。
[0030]相應(yīng)地，本發(fā)明還提供一種移位寄存器，所述移位寄存器包括至少三級移位寄存器單元，該移位寄存器單元為本發(fā)明所提供的上述移位寄存器單元，在相鄰的三級移位寄存器單元中，第二級移位寄存器單元的輸出端分別與第三級移位寄存器單元的輸入端和第一級移位寄存器單元的復(fù)位端相連。
[0031]相應(yīng)地，本發(fā)明還提供一種柵極驅(qū)動電路，所述柵極驅(qū)動電路包括移位寄存器，該移位寄存器包括本發(fā)明提供的上述移位寄存器單元，所述柵極驅(qū)動電路還包括第一時鐘信號產(chǎn)生線和第二時鐘信號產(chǎn)生線，所述第一時鐘信號產(chǎn)生線與所述移位寄存器單元的第一時鐘信號端相連，所述第二時鐘信號產(chǎn)生線與所述移位寄存器單元的第二時鐘信號端相連，所述第一時鐘信號線只在輸出階段提供高電平的第一時鐘信號，所述第二時鐘信號線只在復(fù)位階段或下拉階段向所述移位寄存器單元提供高電平的第二時鐘信號。
[0032]優(yōu)選地，所述移位寄存器單元還包括第三時鐘信號端和第一降噪模塊，該第一降噪模塊與第三時鐘信號端、移位寄存器單元的輸出端和低電平輸入端分別相連，用于在所述下拉階段之后的降噪階段根據(jù)第三時鐘信號端的第三時鐘信號拉低所述移位寄存器單元的輸出端的電位；所述柵極驅(qū)動電路還包括第三時鐘信號產(chǎn)生線，該第三時鐘信號產(chǎn)生線與所述第三時鐘信號端相連，
[0033]其中，所述第三時鐘信號產(chǎn)生線只在降噪階段向所述第三時鐘信號端提供高電平的第三時鐘信號。
[0034]優(yōu)選地，所述移位寄存器單元還包括第二降噪模塊和第四時鐘信號端，該第二降噪模塊與第四時鐘信號端、上拉節(jié)點、移位寄存器單元的輸出端和低電平輸入端分別相連，用于在下拉階段根據(jù)第四時鐘信號端的第四時鐘信號拉低所述上拉節(jié)點和所述移位寄存器單元的輸出端的電位，所述柵極驅(qū)動電路還包括第四時鐘信號產(chǎn)生線，該第四時鐘信號產(chǎn)生線與所述第四時鐘信號端相連，
[0035]所述第二時鐘信號產(chǎn)生線只在復(fù)位階段向所述第二時鐘信號端提供高電平的第二時鐘信號，所述第四時鐘信號產(chǎn)生線只在下拉階段向所述第四時鐘信號端提供高電平的第四時鐘信號。
[0036]相應(yīng)地，本發(fā)明還提供一種顯示裝置，該顯示裝置包括本發(fā)明提供的上述柵極驅(qū)動電路。
[0037]在本發(fā)明中，第二時鐘信號端可以對下拉模塊直接進行控制，因此只需對第一時鐘信號和第二時鐘信號進行調(diào)節(jié)，即可實現(xiàn)移位寄存器單元的功能，使得下拉模塊可以具有簡單的結(jié)構(gòu)就可以下拉的功能，從而使得移位寄存器單元具有較簡單的結(jié)構(gòu)，進而可以實現(xiàn)窄邊框的設(shè)計。和現(xiàn)有技術(shù)相比，第一時鐘信號和第二時鐘信號提供高電平的時間縮短，從而使得移位寄存器單元中薄膜晶體管的導(dǎo)通時間縮短，使用壽命得到延長并減緩了薄膜晶體管的閾值電壓漂移現(xiàn)象。

【專利附圖】

【附圖說明】
[0038]附圖是用來提供對本發(fā)明的進一步理解，并且構(gòu)成說明書的一部分，與下面的【具體實施方式】一起用于解釋本發(fā)明，但并不構(gòu)成對本發(fā)明的限制。在附圖中:
[0039]圖1是現(xiàn)有技術(shù)中移位寄存器單元的結(jié)構(gòu)示意圖；
[0040]圖2是本發(fā)明的實施方式中移位寄存器單元的結(jié)構(gòu)示意圖；
[0041]圖3是本發(fā)明的實施方式中移位寄存器單元的具體結(jié)構(gòu)示意圖；
[0042]圖4是圖3所示的移位寄存器單元的工作時序圖；
[0043]圖5是本發(fā)明所提供的柵極驅(qū)動電路的結(jié)構(gòu)示意圖；
[0044]圖6是圖5所示的柵極驅(qū)動電路的工作時序圖。
[0045]其中，附圖標(biāo)記為:10、輸入模塊；20、輸出模塊；30、復(fù)位模塊；40、下拉模塊；50、第一降噪模塊；60、第二降噪模塊；PU、上拉節(jié)點；0UTPUT、輸出端；INPUT、輸入端；T1、第一薄膜晶體管；Τ2、第二薄膜晶體管；Τ3、第三薄膜晶體管；Τ4、第四薄膜晶體管；Τ5、第五薄膜晶體管；Τ6、第六薄膜晶體管；Τ7、第七薄膜晶體管；Τ8、第八薄膜晶體管；Τ9、第九薄膜晶體管；CLK1、第一時鐘信號端；CLK1’:第一時鐘信號產(chǎn)生線；CLK2、第二時鐘信號端；CLK2’:第二時鐘信號產(chǎn)生線；CLK3:第三時鐘信號端；CLK3’:第三時鐘信號產(chǎn)生線；CLK4、第四時鐘信號端；CLK4’、第四時鐘信號產(chǎn)生線；STV、初始信號產(chǎn)生線。

【具體實施方式】
[0046]以下結(jié)合附圖對本發(fā)明的【具體實施方式】進行詳細說明。應(yīng)當(dāng)理解的是，此處所描述的【具體實施方式】僅用于說明和解釋本發(fā)明，并不用于限制本發(fā)明。
[0047]作為本發(fā)明的第一個方面，提供一種移位寄存器單兀，包括輸入模塊10、輸出模塊20、復(fù)位模塊30和下拉模塊40，輸入模塊10用于在預(yù)充電階段接收輸入信號并將該輸入信號輸出至上拉節(jié)點PU ;輸出模塊20用于在輸出階段根據(jù)上拉節(jié)點TO的電位將第一時鐘信號端CLK1的第一時鐘信號輸出至所述移位寄存器單兀的輸出端OUTPUT ;復(fù)位模塊30用于在復(fù)位階段根據(jù)復(fù)位信號將上拉結(jié)點PU和移位寄存器單元的輸出端OUTPUT的電位拉低；下拉模塊40用于在下拉階段根據(jù)第二時鐘信號端的第二時鐘信號將所述上拉節(jié)點和所述移位寄存器單元的輸出端的電位拉低，其中第一時鐘信號端CLK1只在輸出階段向輸出模塊20提供高電平的第一時鐘信號，第二時鐘信號端CLK2只在復(fù)位階段或下拉階段向下拉模塊40提供高電平的第二時鐘信號。
[0048]如圖2所示，輸入模塊10可以與輸入信號端INPUT和上拉節(jié)點TO分別相連，在移位寄存器單元工作的預(yù)充電階段(即圖4中的tl階段)，輸入信號為高電平，輸入模塊10導(dǎo)通，高電平的輸入信號通過輸入模塊10輸出至上拉節(jié)點PU，從而為上拉節(jié)點TO充電；輸出模塊20與第一時鐘信號端CLK1、上拉節(jié)點TO和移位寄存器單元的輸出端OUTPUT分別相連，在輸出階段(即圖4中的t2階段)，上拉節(jié)點TO保持高電位，輸出模塊20導(dǎo)通，第一時鐘信號端CLK1提供高電平的第一時鐘信號，從而使得移位寄存器單元的輸出端OUTPUT輸出高電平；復(fù)位模塊30與復(fù)位端RESET、低電平輸入端VSS、上拉節(jié)點PU和輸出端OUTPUT分別相連，在復(fù)位階段(即圖4中的t3階段)，復(fù)位端RESET的復(fù)位信號為高電平，復(fù)位模塊30導(dǎo)通，上拉節(jié)點TO和與輸出端OUTPUT均與低電平輸入端VSS連接，從而拉低上拉節(jié)點TO和輸出端OUTPUT的電位，以對上拉節(jié)點TO和輸出端OUTPUT放電。
[0049]在多個所述移位寄存器單元級聯(lián)的情況下，某一級移位寄存器單元的復(fù)位階段輸入高電平的復(fù)位信號時，下一級移位寄存器單兀的輸出端輸出高電平信號。
[0050]在本發(fā)明中，下拉模塊40可以由第二時鐘信號端CLK2的第二時鐘信號直接進行控制，通過對第一時鐘信號端CLK1和第二時鐘信號端CLK2的調(diào)節(jié)，使得第一時鐘信號端CLK1只在輸出階段提供高電平，因而輸出端OUTPUT在輸出階段輸出高電平，而在輸出階段以外的時刻輸出低電平。當(dāng)?shù)诙r鐘信號端CLK2只在復(fù)位階段提供高電平時，下拉模塊40和復(fù)位模塊30在復(fù)位階段共同對上拉節(jié)點TO和輸出端OUTPUT進行放電，而其他階段，例如，預(yù)充電階段，下拉模塊40關(guān)斷，防止對上拉節(jié)點TO和輸出端OUTPUT的電位產(chǎn)生影響；同樣的，當(dāng)?shù)诙r鐘信號端CLK2只在下拉階段輸出高電平時，下拉模塊40在下拉階段對上拉節(jié)點PU和輸出端OUTPUT進行放電，從而在上拉節(jié)點TO和輸出端OUTPUT復(fù)位后，對上拉節(jié)點ro和輸出端OUTPUT持續(xù)進行放電，直至輸出端OUTPUT再次輸出高電平以開啟所述移位寄存器單元所對應(yīng)的柵線為止，以減少噪聲。
[0051]在現(xiàn)有技術(shù)中，第一時鐘信號端和第二時鐘信號端保持交替輸出高電平，因此，為了實現(xiàn)移位寄存器單元的功能，需要設(shè)置下拉控制模塊，并根據(jù)第二時鐘信號對下拉模塊進行控制，因此使得移位寄存器單元的結(jié)構(gòu)較復(fù)雜。而本發(fā)明中第二時鐘信號端可以對下拉模塊直接進行控制，因此只需對第一時鐘信號和第二時鐘信號進行調(diào)節(jié)，即可實現(xiàn)移位寄存器單元的功能，使得下拉模塊可以具有簡單的結(jié)構(gòu)就可以下拉的功能，從而使得移位寄存器單元具有較簡單的結(jié)構(gòu)，進而可以實現(xiàn)窄邊框的設(shè)計。和現(xiàn)有技術(shù)相比，第一時鐘信號和第二時鐘信號提供高電平的時間縮短，從而使得移位寄存器單元中薄膜晶體管的導(dǎo)通時間縮短，使用壽命得到延長并減緩了薄膜晶體管的閾值電壓漂移現(xiàn)象。
[0052]需要說明的是，高電平信號作為開啟信號，相應(yīng)地，下文中的薄膜晶體管均為N型薄膜晶體管。
[0053]作為本發(fā)明的一種【具體實施方式】，如圖3所示，輸入模塊10包括第一薄膜晶體管T1，第一薄膜晶體管T1的柵極和第一極均與所述移位寄存器單元的輸入端INPUT相連，第一薄膜晶體管T1的第二極與上拉節(jié)點TO相連。在預(yù)充電階段，輸入端INPUT輸入高電平，第一薄膜晶體管T1導(dǎo)通，從而為上拉節(jié)點TO充電。
[0054]輸出模塊20可以包括第三薄膜晶體管T3和電容C，第三薄膜晶體管T3的柵極與上拉節(jié)點PU相連，第三薄膜晶體管T3的第一極與第一時鐘信號端CLK1相連，第三薄膜晶體管T3的第二極與所述移位寄存器單元的輸出端OUTPUT相連；電容C的第一端與上拉節(jié)點PU相連，電容C的第二端與移位寄存器單元的輸出端OUTPUT相連。在輸出階段，第二時鐘信號端CLK2輸入高電平，第三薄膜晶體管T3導(dǎo)通，電容C的自舉作用使得上拉節(jié)點TO的電位進一步拉高，輸出端OUTPUT輸出高電平。
[0055]復(fù)位模塊30可以包括第二薄膜晶體管T2和第四薄膜晶體管T4，第二薄膜晶體管T2的柵極與移位寄存器單元的復(fù)位端RESET相連，第二薄膜晶體管T2的第一極與上拉節(jié)點TO相連，第二薄膜晶體管T2的第二極與低電平輸入端VSS相連。在復(fù)位階段，復(fù)位端RESET輸入高電平的復(fù)位信號，第二薄膜晶體管T2導(dǎo)通，為上拉節(jié)點TO放電，同時第四薄膜晶體管T4導(dǎo)通，為輸出端OUTPUT放電。
[0056]進一步具體地，如圖3所示，下拉模塊40包括第七薄膜晶體管T7和第八薄膜晶體管T8，第七薄膜晶體管T7的柵極與第二時鐘信號端CLK2相連，第七薄膜晶體管T7的第一極與上拉節(jié)點PU相連，第八薄膜晶體管T8的第二極與低電平輸入端VSS相連；
[0057]第八薄膜晶體管T8的柵極與第二時鐘信號端CLK2相連，第八薄膜晶體管T8的第一極與所述移位寄存器單元的輸出端OUTPUT相連，第八薄膜晶體管T8的第二極與低電平輸入端VSS相連。
[0058]在下拉階段(如圖4中所示的t4階段)，第二時鐘信號端CLK2輸入高電平，第七薄膜晶體管T7和第八薄膜晶體管T8均導(dǎo)通，上拉節(jié)點TO通過第七薄膜晶體管T7與低電平信號端VSS連通，從而使得上拉節(jié)點TO電位被拉低；輸出端OUTPUT通過第八薄膜晶體管T8與低電平信號端VSS導(dǎo)通，從而使得輸出端OUTPUT的電位被拉低。
[0059]更進一步地，如圖2所示，移位寄存器單元還可以包括第三時鐘信號端CLK3和第一降噪模塊50，第一降噪模塊50與第三時鐘信號端CLK3、移位寄存器單元的輸出端OUTPUT和低電平輸入端VSS分別相連，用于在下拉階段之后的降噪階段(即圖3中所示的t5階段)根據(jù)第三時鐘信號端CLK3的第三時鐘信號拉低移位寄存器單元的輸出端OUTPUT的電壓；其中，第三時鐘信號端CLK3只在降噪階段向所述第一降噪模塊50提供高電平的第三時鐘信號。圖4中所示的tl-t5階段分別為本發(fā)明中所述移位寄存器單元的五個工作階段:預(yù)充電階段、輸出階段、復(fù)位階段、下拉階段、降噪階段。在降噪階段，第三時鐘信號為高電平，第一降噪模塊50導(dǎo)通，對上拉節(jié)點TO和移位寄存器單元的輸出端OUTPUT進行放電，以保證輸出端OUTPUT在輸出階段輸出高電平之后電位被拉低，從而防止出現(xiàn)噪聲；且由于第三時鐘信號在降噪階段以外的其他階段均為低電平，因此，不會對上拉節(jié)點TO和輸出端OUTPUT在其他階段的電位產(chǎn)生影響。
[0060]具體地，如圖3所示，第一降噪模塊50可以包括第九薄膜晶體管T9，第九薄膜晶體管T9的柵極與第三時鐘信號端CLK3相連，第九薄膜晶體管T9的第一極與輸出端OUTPUT相連，第九薄膜晶體管T9的第二極與低電平輸入端VSS相連。在降噪階段，第三時鐘信號端CLK3輸入高電平，使得第九薄膜晶體管T9導(dǎo)通，從而對輸出端OUTPUT放電。
[0061 ] 更進一步地，如圖2所示，所述移位寄存器單元還包括:第二降噪模塊60和第四時鐘信號端CLK4，該第二降噪模塊60與第四時鐘信號端CLK4、上拉節(jié)點PU、移位寄存器單元的輸出端OUTPUT和低電平輸入端VSS分別相連，用于在下拉階段根據(jù)第四時鐘信號端CLK4的第四時鐘信號拉低上拉節(jié)點PU和移位寄存器單元的輸出端OUTPUT的電位；其中，第二時鐘信號端CLK2只在復(fù)位階段向下拉模塊40提供高電平的第二時鐘信號，第四時鐘信號端CLK4只在下拉階段向第二降噪模塊60提供高電平的第四時鐘信號。
[0062]多級移位寄存器單元串聯(lián)構(gòu)成移位寄存器時，第一級移位寄存器單元的輸入端INPUT在預(yù)充電階段輸入高電平，每一級移位寄存器單元的第一時鐘信號端CLK1、第二時鐘信號端CLK2、第三時鐘信號端CLK3和第四時鐘信號端CLK4分別在不同的階段輸入高電平，因此，向整個移位寄存器提供的第一時鐘信號、第二時鐘信號、第三時鐘信號和第四時鐘信號的占空比為25%，而現(xiàn)有技術(shù)中第一時鐘信號和第二時鐘信號的占空比均為50%，相比而言，本發(fā)明中移位寄存器單元中薄膜晶體管的導(dǎo)通時間相應(yīng)縮短，延長薄膜晶體管的使用壽命。
[0063]具體地，如圖3所示，第二降噪模塊60包括第五薄膜晶體管T5和第六薄膜晶體管T6,
[0064]第五薄膜晶體管T5的柵極與第四時鐘信號端CLK4相連，第六薄膜晶體管T6的第一極與上拉節(jié)點PU相連，第六薄膜晶體管T6的第二極與低電平輸入端VSS相連；
[0065]第六薄膜晶體管T6的柵極與第四時鐘信號端CLK4相連，第六薄膜晶體管T6的第一極與移位寄存器單元的輸出端OUTPUT相連，第六薄膜晶體管T6的第二極與低電平輸入端VSS相連。
[0066]在下拉階段，第四時鐘信號端CLK4輸入高電平，第五薄膜晶體管T5導(dǎo)通，從而對上拉節(jié)點PU放電，同時第六薄膜晶體管T6導(dǎo)通，從而對輸出端OUTPUT放電。
[0067]下面結(jié)合圖3和圖4對移位寄存器單元的工作過程進行描述。
[0068]在預(yù)充電階段(即tl階段)，輸入端INPUT輸入高電平，第一時鐘信號端CLK1、第二時鐘信號端CLK2、第三時鐘信號端CLK3和第四時鐘信號端CLK4均輸入低電平，此時，第一薄膜晶體管T1導(dǎo)通，其余薄膜晶體管均關(guān)斷，輸入端INPUT通過第一薄膜晶體管T1為上拉節(jié)點PU充電，輸出端OUTPUT輸出低電平；
[0069]在輸出階段(即t2階段)，第一時鐘信號端CLK1輸入高電平，輸入端INPUT、第二時鐘信號端CLK2、第三時鐘信號端CLK3和第四時鐘信號端CLK4均輸入低電平信號，此時，第一薄膜晶體管T1關(guān)斷，上拉節(jié)點TO的電位在電容C的自舉作用下被拉高；第三薄膜晶體管T3導(dǎo)通，輸出端OUTPUT輸出高電平；
[0070]在復(fù)位階段(即t3階段)，第二時鐘信號端CLK2輸入高電平，輸入端INPUT、第一時鐘信號端CLK1、第三時鐘信號端CLK3和第四時鐘信號端CLK4均輸入低電平，此時，第七薄膜晶體管T7和第八薄膜晶體管T8導(dǎo)通，從而為上拉節(jié)點TO和輸出端OUTPUT放電；同時，該階段復(fù)位端RESET端輸入高電平信號(S卩，下一級移位寄存器單元的輸出端輸出高電平信號)，第二薄膜晶體管T2和第四薄膜晶體管T4導(dǎo)通，從而保證上拉節(jié)點TO和輸出端為低電平；
[0071]在下拉階段(即t4階段)，第四時鐘信號端CLK4輸入高電平信號，輸入端INPUT、第一時鐘信號端CLK1、第二時鐘信號端CLK2和第三時鐘信號端CLK3均輸入低電平信號，此時，第五薄膜晶體管T5、第六薄膜晶體管T6導(dǎo)通，繼續(xù)為上拉節(jié)點TO和輸出端OUTPUT放電，從而使得輸出端OUTPUT輸出穩(wěn)定的低電平。
[0072]在降噪階段(即t5階段)，第三時鐘信號端CLK3輸入高電平信號，輸入端INPUT、第一時鐘信號端CLK1、第二時鐘信號端CLK2和第四時鐘信號端CLK4均輸入低電平信號，此時，第九薄膜晶體管T9導(dǎo)通，為輸出端OUTPUT放電，以使得輸出端OUTPUT輸出穩(wěn)定的低電平，防止噪聲的干擾。
[0073]多個移位寄存器單元級聯(lián)時，如圖6所示，在tl階段，第一級移位寄存器單元的輸入端INPUT1輸入高電平信號，在t2階段，第一級移位寄存器單元的輸出端0UTPUT1輸出高電平信號，同時第二級移位寄存器單元的輸入端INPUT2輸入高電平信號，在t3階段，第二級移位寄存器單元的輸出端0UTPUT2輸出高電平信號，同時，第一級移位寄存器單元的復(fù)位端RESET1和第三級移位寄存器單元的輸入端INPUT3輸入高電平信號；在t4階段，第三級移位寄存器單元的輸出端0UTPUT3輸出高電平信號，同時，第二級移位寄存器單元的復(fù)位端RESET2和第四級移位寄存器單元的輸入端INPUT4輸入高電平信號；在t5階段，第四級移位寄存器單元的輸出端0UTPUT4輸入高電平信號，同時，第三級移位寄存器單元的復(fù)位端RESET3和第五級移位寄存器單元的輸入端輸入高電平信號；以此類推。
[0074]作為本發(fā)明的第二個方面，提供一種移位寄存器，所述移位寄存器包括至少三級移位寄存器單元，該移位寄存器單元上述移位寄存器單元，在相鄰的三級移位寄存器單元中，第二級移位寄存器單元的輸出端分別與第三級移位寄存器單元的輸入端和第一級移位寄存器單元的復(fù)位端相連。
[0075]可以看出，在本發(fā)明中，通過調(diào)節(jié)第一時鐘信號和第二時鐘信號的時序，使得下拉模塊在第二時鐘信號的直接控制下就可以實現(xiàn)對上拉節(jié)點和輸出端的放電，因此可以使得移位寄存器單元具有簡單的結(jié)構(gòu)。由上述描述可以看出，移位寄存器單元可以只包括9個薄膜晶體管和一個電容，和現(xiàn)有技術(shù)相比，本發(fā)明中的移位寄存器單元的結(jié)構(gòu)更加簡單；并且通過四個時鐘信號:第一時鐘信號、第二時鐘信號、第三時鐘信號和第四時鐘信號分別控制上拉節(jié)點和輸出端的電位，因此每個時鐘信號的占空比為25%，從而使得每個薄膜晶體管的導(dǎo)通時間減小，延長了薄膜晶體管的使用壽命，同時減緩了薄膜晶體管閾值電壓的漂移現(xiàn)象。
[0076]作為本發(fā)明的第三個方面，提供一種柵極驅(qū)動電路，包括移位寄存器，該移位寄存器包括本發(fā)明提供的上述移位寄存器單元，如圖5所示，所述柵極驅(qū)動電路還包括第一時鐘信號產(chǎn)生線CLK1’和第二時鐘信號產(chǎn)生線CLK2’，第一時鐘信號產(chǎn)生線與所述移位寄存器單元的第一時鐘信號端相連，所述第二時鐘信號產(chǎn)生線與所述移位寄存器單元的第二時鐘信號端相連，所述第一時鐘信號線只在輸出階段提供高電平的第一時鐘信號，所述第二時鐘信號線只在復(fù)位階段或下拉階段向所述移位寄存器單元提供高電平的第二時鐘信號。
[0077]如圖5所示，移位寄存器可以包括多級移位寄存器單元，每個移位寄存器單元的第一時鐘信號端均與第一時鐘信號產(chǎn)生線CLK1’相連，每個移位寄存器單元的第二時鐘信號端均與第二時鐘信號產(chǎn)生線CLK2’相連。
[0078]應(yīng)當(dāng)理解的是，每級移位寄存器單元的輸出階段的時刻不同，第一時鐘信號產(chǎn)生線CLK1’提供的第一時鐘信號為連續(xù)信號，且在每級移位寄存器單元的輸出階段均為高電平。每級移位寄存器單元的復(fù)位階段的時刻以及下拉階段的時間也不相同，第二時鐘信號產(chǎn)生線CLK2’提供的第二時鐘信號在每一級移位寄存器單元的復(fù)位階段均為高電平；或者第二時鐘信號線CLK2’提供的第二時鐘信號在每一級移位寄存器單元的上拉階段均為高電平。
[0079]如上文中所述，所述移位寄存器單元還包括第三時鐘信號端和第一降噪模塊，該第一降噪模塊與第三時鐘信號端、移位寄存器單元的輸出端和低電平輸入端分別相連，用于在所述下拉階段之后的降噪階段根據(jù)第三時鐘信號端的第三時鐘信號拉低所述移位寄存器單元的輸出端的電位；如圖5所示，所述柵極驅(qū)動電路還包括第三時鐘信號產(chǎn)生線CLK3’，該第三時鐘信號產(chǎn)生線CLK3’與所述第三時鐘信號端相連，
[0080]其中，第三時鐘信號產(chǎn)生線CLK3’只在降噪階段向所述第三時鐘信號端提供高電平的第三時鐘信號。和第一時鐘信號產(chǎn)生線CLK1’相類似地，第三時鐘信號產(chǎn)生線CLK3’提供的第三時鐘信號在每一級移位寄存器單元的降噪階段均為高電平。
[0081]所述移位寄存器單元還包括第二降噪模塊和第四時鐘信號端，該第二降噪模塊與第四時鐘信號端、上拉節(jié)點、移位寄存器單元的輸出端和低電平輸入端分別相連，用于在下拉階段根據(jù)第四時鐘信號端的第四時鐘信號拉低所述上拉節(jié)點和所述移位寄存器單元的輸出端的電位，所述柵極驅(qū)動電路還包括第四時鐘信號產(chǎn)生線CLK4’，該第四時鐘信號產(chǎn)生線CLK4’與所述第四時鐘信號端相連，
[0082]第二時鐘信號產(chǎn)生線CLK2’只在復(fù)位階段向所述第二時鐘信號端提供高電平的第二時鐘信號，第四時鐘信號產(chǎn)生線CLK4’只在下拉階段向所述第四時鐘信號端提供高電平的第四時鐘信號。即，該第四時鐘信號在每一級移位寄存器單元的下拉階段均為高電平。
[0083]可以理解的是，所述柵極驅(qū)動電路還包括提供初始信號的初始信號提供線STV，如圖5所示，初始信號提供線STV與移位寄存器中第一級移位寄存器單元的輸出端相連。雖然本發(fā)明的柵極驅(qū)動電路相對于現(xiàn)有技術(shù)而言，增加了兩個時鐘信號產(chǎn)生線，但是由于每一級移位寄存器單元的結(jié)構(gòu)簡化，因此，柵極驅(qū)動電路結(jié)構(gòu)從整體上得到簡化。柵極驅(qū)動電路的工作時序圖如圖6所示，上文已對多個級聯(lián)的移位寄存器單元的工作時序進行描述，這里不再贅述。
[0084]作為本發(fā)明的第四個方面，提供一種顯示裝置，包括上述柵極驅(qū)動電路。
[0085]可以理解的是，以上實施方式僅僅是為了說明本發(fā)明的原理而采用的示例性實施方式，然而本發(fā)明并不局限于此。對于本領(lǐng)域內(nèi)的普通技術(shù)人員而言，在不脫離本發(fā)明的精神和實質(zhì)的情況下，可以做出各種變型和改進，這些變型和改進也視為本發(fā)明的保護范圍。
【權(quán)利要求】
1.一種移位寄存器單元，包括: 輸入模塊，用于在預(yù)充電階段接收輸入信號并將該輸入信號輸出至上拉節(jié)點； 輸出模塊，用于在輸出階段根據(jù)上拉節(jié)點的電位將第一時鐘信號端的第一時鐘信號輸出至移位寄存器單元的輸出端； 復(fù)位模塊，用于在復(fù)位階段根據(jù)復(fù)位信號將所述上拉結(jié)點和所述移位寄存器單元的輸出端的電位拉低； 下拉模塊，用于在下拉階段根據(jù)第二時鐘信號端的第二時鐘信號將所述上拉節(jié)點和輸出端的電位拉低； 其特征在于，所述第一時鐘信號端只在輸出階段向所述輸出模塊提供高電平的第一時鐘信號，所述第二時鐘信號端只在復(fù)位階段或下拉階段向所述下拉模塊提供高電平的第二時鐘信號。
2.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述下拉模塊包括第七薄膜晶體管和第八薄膜晶體管， 所述第七薄膜晶體管的柵極與所述第二時鐘信號端相連，所述第七薄膜晶體管的第一極與所述上拉節(jié)點相連，所述第七薄膜晶體管的第二極與低電平輸入端相連； 所述第八薄膜晶體管的柵極與所述第二時鐘信號端相連，所述第八薄膜晶體管的第一極與所述移位寄存器單元的輸出端相連，所述第八薄膜晶體管的第二極與所述低電平輸入端相連。
3.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述移位寄存器單元還包括第三時鐘信號端和第一降噪模塊，該第一降噪模塊與第三時鐘信號端、移位寄存器單元的輸出端和低電平輸入端分別相連，用于在所述下拉階段之后的降噪階段根據(jù)第三時鐘信號端的第三時鐘信號拉低所述移位寄存器單元的輸出端的電位； 其中，所述第三時鐘信號端只在降噪階段向所述第一降噪模塊提供高電平的第三時鐘信號。
4.根據(jù)權(quán)利要求3所述的移位寄存器單元，其特征在于，所述第一降噪模塊包括第九薄膜晶體管，該第九薄膜晶體管的柵極與所述第三時鐘信號端相連，所述第九薄膜晶體管的第一極與所述移位寄存器的輸出端相連，所述第九薄膜晶體管的第二極與所述低電平輸入端相連。
5.根據(jù)權(quán)利要求3所述的移位寄存器單元，其特征在于，所述移位寄存器單元還包括第二降噪模塊和第四時鐘信號端，該第二降噪模塊與第四時鐘信號端、上拉節(jié)點、移位寄存器單元的輸出端和低電平輸入端分別相連，用于在下拉階段根據(jù)第四時鐘信號端的第四時鐘信號拉低所述上拉節(jié)點和所述移位寄存器單元的輸出端的電位， 所述第二時鐘信號端只在復(fù)位階段向所述下拉模塊提供高電平的第二時鐘信號，所述第四時鐘信號端只在下拉階段向所述第二降噪模塊提供高電平的第四時鐘信號。
6.根據(jù)權(quán)利要求5所述的移位寄存器單元，其特征在于，所述第二降噪模塊包括第五薄膜晶體管和第六薄膜晶體管， 所述第五薄膜晶體管的柵極與所述第四時鐘信號端相連，所述第五薄膜晶體管的第一極與所述上拉節(jié)點相連，所述第五薄膜晶體管的第二極與所述低電平輸入端相連； 所述第六薄膜晶體管的柵極與所述第四時鐘信號端相連，所述第六薄膜晶體管的第一極與所述移位寄存器單元的輸出端相連，所述第六薄膜晶體管的第二極與所述低電平輸入端相連。
7.根據(jù)權(quán)利要求1至6中任意一項所述的移位寄存器單元，其特征在于，所述輸入模塊包括第一薄膜晶體管，所述第一薄膜晶體管的柵極和第一極均與所述移位寄存器單元的輸入端相連，所述第一薄膜晶體管的第二極與所述上拉節(jié)點相連。
8.根據(jù)權(quán)利要求1至6中任意一項所述的移位寄存器單元，其特征在于，所述輸出模塊包括第三薄膜晶體管和電容， 所述第三薄膜晶體管的柵極與所述上拉節(jié)點相連，所述第三薄膜晶體管的第一極與所述第一時鐘信號端相連，所述第三薄膜晶體管的第二極與所述移位寄存器單元的輸出端相連； 所述電容的第一端與所述上拉節(jié)點相連，所述電容的第二端與所述移位寄存器單元的輸出端相連。
9.根據(jù)權(quán)利要求1至6中任意一項所述的移位寄存器單元，其特征在于，所述復(fù)位模塊包括第二薄膜晶體管和第四薄膜晶體管， 所述第二薄膜晶體管的柵極與移位寄存器單元的復(fù)位端相連，所述第二薄膜晶體管的第一極與所述上拉節(jié)點相連，所述第二薄膜晶體管的第二極與低電平輸入端相連； 所述第四薄膜晶體管的柵極與所述移位寄存器單元的復(fù)位端相連，所述第四薄膜晶體管的第一極與所述移位寄存器單元的輸出端相連，所述第四薄膜晶體管的第二極與所述低電平輸入端相連。
10.一種移位寄存器，其特征在于，所述移位寄存器包括至少三級移位寄存器單元，該移位寄存器單元為權(quán)利要求1至9中任意一項所述的移位寄存器單元，在相鄰的三級移位寄存器單元中，第二級移位寄存器單元的輸出端分別與第三級移位寄存器單元的輸入端和第一級移位寄存器單元的復(fù)位端相連。
11.一種柵極驅(qū)動電路，其特征在于，所述柵極驅(qū)動電路包括移位寄存器，該移位寄存器包括權(quán)利要求1所述的移位寄存器單元，所述柵極驅(qū)動電路還包括第一時鐘信號產(chǎn)生線和第二時鐘信號產(chǎn)生線，所述第一時鐘信號產(chǎn)生線與所述移位寄存器單元的第一時鐘信號端相連，所述第二時鐘信號產(chǎn)生線與所述移位寄存器單元的第二時鐘信號端相連，所述第一時鐘信號線只在輸出階段提供高電平的第一時鐘信號，所述第二時鐘信號線只在復(fù)位階段或下拉階段向所述移位寄存器單元提供高電平的第二時鐘信號。
12.根據(jù)權(quán)利要求11所述的柵極驅(qū)動電路，其特征在于，所述移位寄存器單元還包括第三時鐘信號端和第一降噪模塊，該第一降噪模塊與第三時鐘信號端、移位寄存器單元的輸出端和低電平輸入端分別相連，用于在所述下拉階段之后的降噪階段根據(jù)第三時鐘信號端的第三時鐘信號拉低所述移位寄存器單元的輸出端的電位；所述柵極驅(qū)動電路還包括第三時鐘信號產(chǎn)生線，該第三時鐘信號產(chǎn)生線與所述第三時鐘信號端相連， 其中，所述第三時鐘信號產(chǎn)生線只在降噪階段向所述第三時鐘信號端提供高電平的第三時鐘信號。
13.根據(jù)權(quán)利要求12所述的柵極驅(qū)動電路，其特征在于，所述移位寄存器單元還包括第二降噪模塊和第四時鐘信號端，該第二降噪模塊與第四時鐘信號端、上拉節(jié)點、移位寄存器單元的輸出端和低電平輸入端分別相連，用于在下拉階段根據(jù)第四時鐘信號端的第四時鐘信號拉低所述上拉節(jié)點和所述移位寄存器單元的輸出端的電位，所述柵極驅(qū)動電路還包括第四時鐘信號產(chǎn)生線，該第四時鐘信號產(chǎn)生線與所述第四時鐘信號端相連， 所述第二時鐘信號產(chǎn)生線只在復(fù)位階段向所述第二時鐘信號端提供高電平的第二時鐘信號，所述第四時鐘信號產(chǎn)生線只在下拉階段向所述第四時鐘信號端提供高電平的第四時鐘信號。
14.一種顯示裝置，其特征在于，該顯示裝置包括權(quán)利要求11至13中任意一項所述的柵極驅(qū)動電路。
【文檔編號】G11C19/28GK104332146SQ201410636035
【公開日】2015年2月4日 申請日期:2014年11月12日 優(yōu)先權(quán)日:2014年11月12日
【發(fā)明者】谷曉芳 申請人:合肥鑫晟光電科技有限公司, 京東方科技集團股份有限公司