一種非揮發(fā)性sram存儲單元電路的制作方法
【專利摘要】本發(fā)明提供一種非揮發(fā)性SRAM存儲單元電路，該電路具有數(shù)據(jù)存儲位置Q點(diǎn)，其特征在于：還增加了一個輔助電路，用于數(shù)據(jù)存儲位置Q點(diǎn)的數(shù)據(jù)的斷電休眠記憶與上電恢復(fù)。所述的非揮發(fā)性SRAM存儲單元電路具體包括：PMOS晶體管M1、M2、M10、C1、C2；NMOS晶體管M3、M4、M5、M6、M7、M8、M9、M11。M9、M10源極連接Q點(diǎn)，漏極連接C1、C2柵極及M11漏極，M9柵極連接信號WAK，M10柵極連接信號C1源極、漏極、襯底連接信號SLP；C2源極、漏極、襯底連接地；M11柵極連接點(diǎn)，源極連接地。該電路有效地節(jié)省了待機(jī)狀態(tài)下的能量損失。
【專利說明】一種非揮發(fā)性SRAM存儲單元電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種存儲電路，尤其是一種SRAM存儲單元電路。

【背景技術(shù)】
[0002] 靜態(tài)隨機(jī)存取存儲器（SRAM)多年來被廣泛應(yīng)用于各種場合，尤其在計(jì)算機(jī)系統(tǒng) 中實(shí)現(xiàn)快速存儲功能。由于片上處理器決定了整個系統(tǒng)的綜合性能，凡是需要快速存取數(shù) 據(jù)的應(yīng)用，需要保證海量數(shù)據(jù)能夠進(jìn)行瞬間的交換和傳輸，特別是在要求初始存取等待時 間很短的情況下，都會考慮使用SRAM。歷史上SRAM存儲器市場曾經(jīng)幾度起伏，大多數(shù)時候， 整個市場需求量會因?yàn)橐粋€新的SRAM應(yīng)用而暴漲。例如，1995年個人電腦快速增長的時 候，SRAM作為CPU的緩存需求量大幅增長。1999年網(wǎng)絡(luò)市場，以及2003年手機(jī)市場的暴 發(fā)，也使SRAM存儲器市場出現(xiàn)了同樣的情況。此外，在手機(jī)、數(shù)碼相機(jī)、汽車電子、傳感器和 醫(yī)療設(shè)備等尚【技術(shù)領(lǐng)域】廣品設(shè)備中，都尚不開尚性能的SRAM存儲器。
[0003] 根據(jù)國際半導(dǎo)體技術(shù)路線圖（ITRS)，2014年片上存儲器的面積將會占到專用集 成電路總面積的94%，并且會持續(xù)增加，其功耗問題也更為突出。隨著集成電路工藝特征 尺寸的不斷縮小，晶體管的閾值電壓必須相應(yīng)地縮小，亞閾值漏電流卻呈指數(shù)倍增加。在亞 65nm工藝下，漏電流消耗的功耗占電路總功耗的50%以上，而且是電路處于休眠狀態(tài)時功 耗的主要來源，因此，降低休眠狀態(tài)下的泄漏功耗已成為當(dāng)前低功耗SRAM設(shè)計(jì)的關(guān)鍵。
[0004] 傳統(tǒng)8管SRAM存儲單元如圖1所示，該8管單元中NMOS管M7和M8形成一個 獨(dú)立的讀端口，通過讀字線RWL(Read Word Line)來控制完成單元的讀操作，通過寫字線 WWL(Write Word Line)來控制NMOS管M5和M6的狀態(tài)，進(jìn)而控制單元的寫操作。因此在讀 過程中節(jié)點(diǎn)存儲的數(shù)據(jù)不會受到影響，從而改善了傳統(tǒng)的6管SRAM單元讀噪聲容限低的問 題。但隨著MOS制造工藝的不斷進(jìn)步，晶體管的尺寸變得越來越小，泄漏功耗越來越大。傳 統(tǒng)8管SRAM存儲單元依然存在泄漏功耗大的問題。因此，低泄漏功耗設(shè)計(jì)已成為當(dāng)前低功 耗SRAM設(shè)計(jì)的關(guān)鍵。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于克服現(xiàn)有技術(shù)中存在的不足，提供一種非揮發(fā)性SRAM存儲單 元電路，有效地去除了 SRAM存儲單元較高的泄漏功耗。本發(fā)明采用的技術(shù)方案是：
[0006] 一種非揮發(fā)性SRAM存儲單元電路，該電路具有數(shù)據(jù)存儲位置Q點(diǎn)，其特征在于：還 增加了一個輔助電路，用于數(shù)據(jù)存儲位置Q點(diǎn)的數(shù)據(jù)的斷電休眠記憶與上電恢復(fù)。
[0007] 所述的非揮發(fā)性SRAM存儲單元電路具體包括：PMOS晶體管Ml、M2、M10、CU C2 ; NMOS 晶體管 M3、M4、M5、M6、M7、M8、M9、M11。
[0008] Ml、M2源極連接電源VDD，漏極分別連接M3、M4的漏極，Ml柵極連接M3柵極稱為 G，M2柵極連接M4柵極稱為Q ;M3源極連接M4的源極連接地；Ml漏極和M3漏極接Q點(diǎn)； M2漏極和M4漏極接G點(diǎn)；
[0009] M5源極連接寫位線WBLB，漏極連接$點(diǎn)，柵極連接寫字線WffL ;
[0010] M6源極連接寫位線WBL，漏極連接Q點(diǎn)，柵極連接寫字線WffL ;
[0011] M7漏極連接讀位線RBL，柵極連接讀字線RWL，源極連接M8漏極；M8源極連接地， 柵極連接Q點(diǎn)；
[0012] M9、MlO源極連接Q點(diǎn)，漏極連接CU C2柵極及Mll漏極，M9柵極連接信號WAK， MlO柵極連接信號; Cl源極、漏極、襯底連接信號SLP ;C2源極、漏極、襯底連接地;Mll 柵極連接G點(diǎn)，源極連接地；
[0013] M9、M10、Ml I、Cl和C2構(gòu)成了用于數(shù)據(jù)存儲位置Q點(diǎn)的數(shù)據(jù)的斷電休眠記憶與上 電恢復(fù)的輔助電路。
[0014] 進(jìn)一步地，
[0015] 控制信號WAK = SLP = 0時，該SRAM存儲單元電路處于讀寫工作狀態(tài)；
[0016] 控制信號WAK = 0, SLP連接6?12v的高電壓時，該SRAM存儲單元電路處于斷電 休眠狀態(tài)，Q點(diǎn)數(shù)據(jù)存儲在PMOS晶體管Cl、C2的柵極即FG點(diǎn)中；
[0017] 在該SRAM存儲單元電路上電同時，信號WAK接入一個高電平脈沖，SLP = 0,則處 于上電數(shù)據(jù)恢復(fù)狀態(tài)。
[0018] 本發(fā)明的優(yōu)點(diǎn)在于：本發(fā)明解決了 SRAM存儲單元掉電數(shù)據(jù)丟失問題，引入非揮發(fā) 性存儲電路，通過控制信號WAK和SLP的狀態(tài)切換電路三種不同的工作狀態(tài)，待機(jī)狀態(tài)前將 數(shù)據(jù)存入非揮發(fā)性電路中，隨后斷電，有效地節(jié)省待機(jī)狀態(tài)下的能量損失，實(shí)現(xiàn)低功耗SRM 存儲單元設(shè)計(jì)。

【專利附圖】

【附圖說明】
[0019] 圖1為現(xiàn)有的八管SRAM存儲單元結(jié)構(gòu)示意圖。
[0020] 圖2為本發(fā)明的SRAM存儲單元電路結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0021] 下面結(jié)合具體附圖和實(shí)施例對本發(fā)明作進(jìn)一步說明。
[0022] 本發(fā)明所提出的非揮發(fā)性SRAM存儲單元電路具有讀寫工作狀態(tài)、斷電休眠狀態(tài)、 上電數(shù)據(jù)恢復(fù)狀態(tài)；非揮發(fā)性SRAM存儲單元電路如圖2所示，2個PMOS晶體管Ml、M2, 2個 NMOS晶體管M3、M4構(gòu)成雙穩(wěn)態(tài)電路；2個控制電路單元寫操作的NMOS晶體管M5和M6 ;2個 讀出數(shù)據(jù)的NMOS晶體管M7和M8 ;1個CMOS傳輸門，由NMOS晶體管M9和PMOS晶體管MlO 構(gòu)成；1個放電NMOS晶體管Mll ;2個PMOS晶體管源極、漏極及襯底相連構(gòu)成電容Cl和C2。 其中，NMOS晶體管M9和PMOS晶體管MlO源極連接PMOS晶體管Ml、M2柵極Q點(diǎn)，漏極連接 PMOS晶體管Cl、C2的柵極FG點(diǎn)，M9柵極連接控制信號WAK，MlO柵極連接控制信號WAK ； Cl源極、漏極、襯底連接控制信號SLP，當(dāng)SLP連接高電壓時，晶體管Cl和C2作為電容器件， 根據(jù)CU C2電容大小進(jìn)行分壓，晶體管Cl柵極和漏極壓差足夠大時，發(fā)生隧穿效應(yīng)，F(xiàn)G點(diǎn) 積累正電荷。
[0023] 各元件的具體連接關(guān)系如下：非揮發(fā)性SRAM存儲單元電路包括PMOS晶體管M1、 皿2、]?10、(：1、〇2 ;匪05晶體管1〇、]\14、]\15、]\16、]\17、]\18、]\19、]\111;
[0024] 具體而言，Ml、M2源極連接電源VDD(與MOS管相適應(yīng)的正電壓），漏極分別連接 M3、M4的漏極，Ml柵極連接M3柵極稱為G，M2柵極連接M4柵極稱為Q ;Q點(diǎn)和G點(diǎn)都可作 為數(shù)據(jù)存儲位置。M3源極連接M4的源極連接地；Ml漏極和M3漏極接Q點(diǎn)；M2漏極和M4 漏極接G點(diǎn)；
[0025] M5源極連接寫位線WBLB (Write Bit Line B，后一個B表示和另一個寫位線WBL 上的信號相反），漏極連接G點(diǎn)，柵極連接寫字線WffUWrite Word Line);
[0026] M6源極連接寫位線WBL (Write Bit Line)，漏極連接Q點(diǎn)，柵極連接寫字線WffL ;
[0027] M7漏極連接讀位線RBL(Read Bit Line)，柵極連接讀字線RWL(Read Word Line)， 源極連接M8漏極;M8源極連接地，柵極連接Q點(diǎn)；
[0028] M9、M10源極連接Q點(diǎn)，漏極連接Cl、C2柵極及Ml 1漏極，M9柵極連接信號WAK，MlO 柵極連接信號; Cl源極、漏極、襯底連接信號SLP ;C2源極、漏極、襯底連接地;Mll柵 極連接G點(diǎn)，源極連接地。信號WAK和^^相反。
[0029] 上述電路中^9110111、(：1和02構(gòu)成了用于數(shù)據(jù)存儲位置〇點(diǎn)的數(shù)據(jù)的斷電休 眠記憶與上電恢復(fù)的輔助電路。
[0030] 上述三態(tài)10管SRAM存儲單元電路包括三種工作狀態(tài)即讀寫工作狀態(tài)、斷電休眠 狀態(tài)、上電數(shù)據(jù)恢復(fù)狀態(tài)。
[0031] 1、讀寫工作狀態(tài)（信號WAK = SLP = 0):當(dāng)SRAM電路正常進(jìn)行讀寫操作時，控制 信號WAK = SLP = 0,晶體管M9、MlO截止，晶體管Cl、C2不發(fā)生隧穿效應(yīng)，非揮發(fā)性SRAM 存儲單元與傳統(tǒng)8管SRAM存儲單元功能相同。
[0032] 2、斷電休眠狀態(tài)（信號WAK = 0, SLP連接高電壓）：SRAM電路進(jìn)入休眠狀態(tài)前， 控制信號WAK = 0, SLP連接高電壓，晶體管M9、M10截止，晶體管C1、C2源極、漏極、襯底相 連，柵極作為電容的一個極板，源極、漏極、襯底作為電容的另一個極板，根據(jù)CU C2電容大 小進(jìn)行分壓，晶體管Cl柵極和襯底、源極、漏極壓差足夠大時，Cl發(fā)生隧穿效應(yīng)，F(xiàn)G點(diǎn)積累 正電荷；當(dāng)Q點(diǎn)=1時，3=0,晶體管Mll截止，F(xiàn)G點(diǎn)為高電位，Q點(diǎn)數(shù)據(jù)存儲在FG點(diǎn)中；當(dāng) Q點(diǎn)=〇時，G = I，晶體管Mll導(dǎo)通，F(xiàn)G點(diǎn)放電為低電位，Q點(diǎn)數(shù)據(jù)存儲在FG點(diǎn)中；斷電后 不具有功耗損失，從而降低SRAM存儲單元整體功耗，SRAM上電恢復(fù)讀寫操作后可將FG點(diǎn)存 儲的數(shù)據(jù)傳輸回Q點(diǎn)。SLP連接的高電壓，范圍在6?12v，比如該電路采用65nm工藝時， 接7v電壓，采用350nm電壓時，接IOv電壓。
[0033] 3、上電數(shù)據(jù)恢復(fù)狀態(tài)（信號WAK接入一個高電平短脈沖，SLP = 0) :SRAM電路上 電同時，控制信號WAK接入一個高電平短脈沖，晶體管M9、M10導(dǎo)通，F(xiàn)G點(diǎn)電荷傳輸?shù)絈點(diǎn)， 實(shí)現(xiàn)上電后數(shù)據(jù)恢復(fù)。
[0034] 本發(fā)明引入非揮發(fā)性存儲電路，通過控制信號WAK和SLP的狀態(tài)切換電路三種不 同的工作狀態(tài)，待機(jī)狀態(tài)前將數(shù)據(jù)存入非揮發(fā)性電路中，隨后斷電，有效地節(jié)省待機(jī)狀態(tài)下 的能量損失，實(shí)現(xiàn)低功耗SRMA存儲單元設(shè)計(jì)。
[0035] 本發(fā)明使SRAM具有掉電后數(shù)據(jù)可恢復(fù)功能，有效地去除了 SRAM存儲單元較高的 待機(jī)功耗。
【權(quán)利要求】
1. 一種非揮發(fā)性SRAM存儲單元電路，該電路具有數(shù)據(jù)存儲位置Q點(diǎn)，其特征在于：還 增加了一個輔助電路，用于數(shù)據(jù)存儲位置Q點(diǎn)的數(shù)據(jù)的斷電休眠記憶與上電恢復(fù)。
2. 如權(quán)利要求1所述的非揮發(fā)性SRAM存儲單元電路，其特征在于，該電路具體包括： 卩]?05晶體管機(jī)、]\12、]\110、(：1、〇2;匪05晶體管10、]\14、]\15、]\16、]\17、]\18、]\19、]\111 ; M1、M2源極連接電源VDD，漏極分別連接M3、M4的漏極，Ml柵極連接M3柵極稱為G，M2 柵極連接M4柵極稱為Q;M3源極連接M4的源極連接地；Ml漏極和M3漏極接Q點(diǎn)；M2漏極 和M4漏極接$點(diǎn)； M5源極連接寫位線WBLB，漏極連接$點(diǎn)，柵極連接寫字線WffL; M6源極連接寫位線WBL，漏極連接Q點(diǎn)，柵極連接寫字線WffL; M7漏極連接讀位線RBL，柵極連接讀字線RWL，源極連接M8漏極；M8源極連接地，柵極 連接Q點(diǎn)； M9、MlO源極連接Q點(diǎn)，漏極連接Cl、C2柵極及Ml1漏極，M9柵極連接信號WAK，MlO柵 極連接信號;Cl源極、漏極、襯底連接信號SLP;C2源極、漏極、襯底連接地;Ml1柵極 連接G點(diǎn)，源極連接地； M9、M10、Mil、Cl和C2構(gòu)成了用于數(shù)據(jù)存儲位置Q點(diǎn)的數(shù)據(jù)的斷電休眠記憶與上電恢 復(fù)的輔助電路。
3. 如權(quán)利要求2所述的非揮發(fā)性SRAM存儲單元電路，其特征在于： 控制信號WAK=SLP= 0時，該SRAM存儲單元電路處于讀寫工作狀態(tài)； 控制信號WAK= 0,SLP連接6?12v的高電壓時，該SRAM存儲單元電路處于斷電休眠 狀態(tài)，Q點(diǎn)數(shù)據(jù)存儲在PMOS晶體管Cl、C2的柵極即FG點(diǎn)中； 在該SRAM存儲單元電路上電同時，信號WAK接入一個高電平脈沖，SLP= 0,則處于上 電數(shù)據(jù)恢復(fù)狀態(tài)。
【文檔編號】G11C11/413GK104464794SQ201410639661
【公開日】2015年3月25日 申請日期:2014年11月13日 優(yōu)先權(quán)日:2014年11月13日
【發(fā)明者】汪金輝, 王麗娜, 呂貴濤, 侯立剛, 宮娜 申請人:無錫星融恒通科技有限公司, 北京工業(yè)大學(xué)