一種延遲單元電路的制作方法
【專利摘要】本發(fā)明涉及一種延遲單元電路，該電路包括：信號輸入輸出端口、第一、二反相器、反饋控制模塊、節(jié)點node1、電源、電容和電阻；第一反相器輸入級與信號輸入端口連接，輸出級與節(jié)點連接，中間級兩端與電源、地連接；第二反相器輸入級與節(jié)點連接，輸出級與信號輸出端口連接，中間級兩端與電源、地連接；反饋控制模塊輸入級與信號輸入端口連接，輸出級與信號輸出端連接，中間級兩端與節(jié)點、地連接；電容連接于節(jié)點和地之間或者節(jié)點和電源之間；當輸入端信號從低變高后，信號經過第一反相器拉低，電容通過電阻向地放電，使節(jié)點電平逐漸由高變低，延遲了輸出端信號輸出，直到節(jié)點電壓低于翻轉電平時，信號輸出端電平立刻翻轉從低變高，反饋模塊導通，反饋模塊迅速拉低節(jié)點電平。
【專利說明】一種延遲單元電路
【技術領域】
[0001 ] 本發(fā)明屬于集成電路設計領域，具體涉及一種延遲單元電路。
【背景技術】
[0002]延遲單元電路，廣泛應用于各種集成電路中。延遲單元可以有效地控制電路中的瞬態(tài)過電壓和電壓突變，對電路起緩沖作用，并保護器件安全運行。有些時間較短的延遲單元不使用數字時鐘計時，而使用電阻電容形成延遲，由于電阻電容容易受到噪聲干擾導致輸出異常。
[0003]例如圖1為現有技術的延遲單元電路。第一反相器包括第一 PMOS管(MPl)和第一NMOS (麗I)管，以下簡稱MP1、麗1，第二反相器包括第二 PMOS管(MP2)和第二 NMOS (麗2)管，以下簡稱MP2、MN2。IN為數字信號輸入端口，OUT為延遲數字信號輸出端口，當數字信號輸入端口輸入信號從低電平變高電平時，MPl截止，麗I開啟，Cl通過限流電阻Rl向GND放電，圖2是現有技術的延遲單元電路波形圖。當節(jié)點nodel電平下降到低于由麗2，MP2組成的反相器翻轉電平時，數字信號輸出端口電平翻轉從低變高。此時數字信號輸入端口信號上升沿到數字信號輸出端口信號上升沿之間有延遲，即延遲了數字信號輸出端口信號的輸出。當電源出現較大噪聲時，則節(jié)點nodel電平在反相器翻轉電平附近受到干擾，導致數字信號輸出端口信號出現多次翻轉，進一步影響到輸出信號高低電平不穩(wěn)定。圖3即為受到噪聲干擾的延遲單元電路波形圖。
[0004]導致上述問題的根本原因在于節(jié)點nodel電平在反相器翻轉電平附近不穩(wěn)定。增加反饋控制模塊，實現電容電壓盡快遠離后級信號放大電路的翻轉電平，是解決上述問題的有效途徑。

【發(fā)明內容】

[0005]本發(fā)明的目的是針對現有技術的不足，在延遲單元電路的基礎上，增加一個反饋控制模塊，從而提高延遲單元電路抗干擾能力。
[0006]為實現上述目的，本發(fā)明設計了一種延遲單元電路驅動反饋控制的方法，所述延遲單元電路包括:數字信號輸入端口、數字信號輸出端口、第一反相器、第二反相器、反饋控制模塊、節(jié)點nodel、電源和電容；
[0007]所述第一反相器的輸入級與數字信號輸入端口相連接，輸出級與節(jié)點nodel相連接；
[0008]所述第二反相器的輸入級與節(jié)點nodel相連接，輸出級與數字信號輸出端口相連接；
[0009]所述第一反相器的輸出級和所述第二反相器的輸入級通過所述節(jié)點nodel相連接;
[0010]所述的反饋控制模塊，兩端輸入級分別與信號輸入端口、信號輸出端口連接，兩個連接端分別與所述節(jié)點nodel、地相連接，當所述數字信號輸入端口和所述數字信號輸出端口同時為第一電平時，將所述節(jié)點nodel和地相連，當所述數字信號輸入端口和所述數字信號輸出端口不同時為第一電平時，將所述節(jié)點nodel和地斷開；
[0011]所述的電容,連接于節(jié)點nodel和地之間；
[0012]優(yōu)選地，所述第一反相器包括電阻、第一 PMOS管(MPl)和第一 NMOS (麗I)管；
[0013]所述麗I的第一 NMOS襯底和源極相接并接地(接最低電平);所述MPl的襯底和源極相接并接電源(接最高電平)，所述麗I柵極和所述MPl柵極互連并做為所述第一反相器的輸入級，所述MNl的漏極經由所述電阻與所述MPl的漏極相連，所述MPl的漏極作為所述第一反相器的輸出級連接于所述節(jié)點nodel ；
[0014]所述第二反相器包括第二 PMOS管(MP2)和第二 NMOS (麗2)管；所述MP2的管的襯底和源極相接并接電源(接最高電平)，所述第二 NMOS襯底和源極相接并接地(接最低電平)，所述麗2柵極和所述MP2柵極互連并作為所述第一反相器的輸入級連接于所述節(jié)點nodel，所述MN2的漏極和所述MP2的漏極連接做為所述數字信號輸出端；
[0015]當所述數字信號輸入端口的輸入信號從低電平變高電平后，所述MPl截止，所述麗1、MN4導通，當所述節(jié)點nodel電平低于所述第二反相器翻轉電平時,所述MP2導通,所述麗2截止，所述數字信號輸出端口被拉升至所述電源電壓高電平，所述麗3導通，所述反饋模塊啟動控制所述延遲電容放電進程。
[0016]優(yōu)選地，所述反饋控制模塊包括第三NMOS管(麗3)、第四NMOS管(MN4)，以下簡稱MN3、MN4，所述數字信號輸入端驅動所述第四NMOS管的柵極，所述數字信號輸出端驅動所述第三NMOS管的柵極，所述第三NMOS管的漏極連接于所述節(jié)點nodel，所述第三NMOS管的源極與所述第四NMOS管的漏極相連，所述第四NMOS管的源極接地；
[0017]當所述數字信號輸入端口、所述數字信號輸出端口都為高電平時，所述麗3、MN4都導通，所述的反饋控制模塊開啟，拉低所述節(jié)點nodel電平。
[0018]優(yōu)選地,所述電容連接于所述節(jié)點nodel與地之間，當所述節(jié)點nodel電平趨向變低時，所述電容立即放電，使所述信號輸出延遲。
[0019]當所述數字信號輸入端口輸入信號從低電平變高電平后，所述信號經過所述第一反相器拉至低電平，但所述電容通過限流電阻向地放電，使所述節(jié)點nodel電平逐漸由高變低，延遲了所述數字信號輸出端口的所述信號輸出，直到所述節(jié)點nodel電平低于所述第二反相器翻轉電平時，所述節(jié)點nodel處信號經過所述第二反相器立即從低變高，所述數字信號輸出端口電平立刻翻轉從低變高，此時所述數字信號輸入端口和所述數字信號輸出端口同時為第一電平時，所述反饋控制模塊將所述節(jié)點nodel和地相連，所述反饋控制模塊形成的強下拉通路使所述節(jié)點nodel電平迅速拉低。
[0020]本發(fā)明的優(yōu)點在于從數字信號輸出端口取反饋信號，驅動額外通路，在數字信號輸出端口延遲信號翻轉后，立刻加速節(jié)點nodel信號的下降，使節(jié)點nodel信號盡快遠離反相器翻轉電平，從而提高延遲單元抗干擾能力。
【專利附圖】

【附圖說明】
[0021]圖1為現有技術的延遲單元電路；
[0022]圖2為現有技術的延遲單元電路的模擬波形；
[0023]圖3為現有技術的延遲單元電路受噪聲干擾的波形；[0024]圖4為本發(fā)明公開的增加反饋控制模塊的延遲單元電路；
[0025]圖5為本發(fā)明公開的增加反饋控制模塊的延遲單元電路波形。
【具體實施方式】
[0026]為使本發(fā)明實施例的技術方案以及優(yōu)點表達的更清楚，下面通過附圖和實施例，對本發(fā)明的技術方案做進一步的詳細描述。
[0027]圖4為本發(fā)明延遲單元電路的示意圖，如圖所示,該延遲單元電路具體包括:數字信號輸入端口(IN)、數字信號輸出端口(OUT)、第一反相器(101)、第二反相器(102)、反饋控制模塊(103)、節(jié)點nodel、電源(VDD)、電容(Cl)和電阻(R1)。
[0028]本發(fā)明實施例中，第一反相器(101)的輸入級與數字信號輸入端口 IN相連接,輸出級與節(jié)點nodel相連接，中間級兩端與電源VDD、地相連接；第二反相器(102)的輸入級與節(jié)點node I相連接，輸出級與數字信號輸出端口 OUT相連接，中間級兩端與電源VDD、地相連接；第一反相器(101)的輸出級和所述第二反相器(102)的輸入級通過所述節(jié)點nodel相連接；所述的反饋控制模塊(103)，兩端輸入級分別與信號輸入端口 IN、信號輸出端口 OUT連接，中間級兩端與節(jié)點nodel、地相連接；所述的電容,連接于節(jié)點nodel和地之間。
[0029]進一步地，工作原理如下:
[0030]第一反相器(101)由第一 PMOS管(MPl)和第一 NMOS (MNl)管組成，其作用是為了將數字輸入端口的輸入信號實現非門邏輯功能，當輸入信號為高電平時，第一反相器將其拉至低電平，當輸入信號為低電平時，第一反相器將其上拉至高電平。
[0031]第二反相器(102)由第二 PMOS管(MP2)和第二 NMOS (麗2)管組成，其作用是為了將節(jié)點nodel處的信號實現非門邏輯功能，當節(jié)點nodel處的信號為高電平時，第二反相器將其拉至低電平，當節(jié)點nodel處的信號為低電平時，第二反相器將其上拉至高電平。
[0032]反饋控制模塊(103)由麗3，MN4兩個NMOS管組成，其作用是為了避免節(jié)點nodel信號在反相器翻轉電平附近受到干擾。當節(jié)點nodel電平一旦低于反相器翻轉電平，反饋控制模塊啟動，加速電容的放電進程，使節(jié)點nodel處的電平被反饋控制模塊形成的強下拉通路迅速拉低，在很短的時間內遠離了反相器翻轉電平。當數字信號輸入端口和數字信號輸出端口同時為高電平時，將節(jié)點nodel和地相連，當數字信號輸入端口和數字信號輸出端口不同時為高電平時，將節(jié)點nodel和地斷開。
[0033]當數字信號輸入端口輸入信號從低電平變高電平后，第一反相器實現非門邏輯功能拉至低電平，此時數字信號輸出端口仍為低電平，電容通過限流電阻Rl向GND放電，使節(jié)點nodel電平逐漸由高變低，一旦當節(jié)點nodel電平低于第二反相器翻轉電平時，數字信號輸出端口電平立刻翻轉拉升至電源電壓高電平，反饋控制模塊啟動，MN3、MN4形成的強下拉通路加速延遲電容的放電進程，使節(jié)點nodel電平迅速拉低，使節(jié)點nodel信號在很短時間內遠離了反相器翻轉電平，從而提高延遲單元抗干擾能力。
[0034]如圖4所示，具體的，第一反相器(101)包括第一 PMOS管(MPl)和第一 NMOS (麗I)管。
[0035]在第一反相器101中:第一 PMOS管(MPl)和第一 NMOS (麗I)管按照互補對稱形式串連起來構成第一反相器，第一 NMOS的襯底和源極相接并接地(接最低電平);第一 PMOS管的襯底和源極相接并接電源(接最高電平)，麗I柵極和MPl柵極互連并做為第一反相器的輸入級，MNl的漏極經由電阻與MPl的漏極相連，MPl的漏極作為第一反相器的輸出級連接于所述節(jié)點nodel。
[0036]在第二反相器102中，MP2和MN2按照互補對稱形式連接起來構成第二反相器，第二 PMOS管的襯底和源極相接并接電源(接最高電平)，第二 NMOS襯底和源極相接并接地(接最低電平)，MN2柵極和MP2柵極互連并作為第一反相器的輸入級連接于節(jié)點nodel，MN2的漏極和MP2的漏極連接做為數字信號輸出端。
[0037]在反饋控制模塊103中，MN3, MN4兩個NMOS管組成反饋控制模塊，數字信號輸入端口驅動第四NMOS管的柵極，數字信號輸出端口驅動第三NMOS管的柵極，第三NMOS管的漏極連接于節(jié)點nodel，第三NMOS管的源極與所述第四NMOS管的漏極相連，所述第四NMOS管的源極接地；用于加速電容的放電進程，實現延遲單元電路抗干擾能力。
[0038]當數字信號輸入端口輸入信號從低電平變高電平后，MPl截止，麗1、MN4導通，第一反相器實現非門邏輯功能拉至低電平，此時數字信號輸出端口仍為低電平，麗3保持截止，節(jié)點nodel的上拉通路只有R1，電容通過限流電阻Rl向GND放電，使節(jié)點nodel電平逐漸由高變低，一旦當節(jié)點nodel電平低于第二反相器翻轉電平時，MP2導通，麗2截止，數字信號輸出端口電平立刻翻轉拉升至電源電壓高電平，麗3導通，反饋控制模塊啟動，麗3、MN4形成的強下拉通路加速延遲電容的放電進程，使節(jié)點nodel電平迅速拉低，使節(jié)點nodel信號在很短時間內遠離了反相器翻轉電平，從而提高延遲單元抗干擾能力。
[0039]圖5是本發(fā)明的延遲單元電路IN、OUT及nodel三者的電壓與時間關系(v-t)波形圖。如圖5所示，當IN為低電平時，信號經過第一反相器變?yōu)楦唠娖?，接著經過第二反相器又變?yōu)榈碗娖?，即OUT為低電平；當IN從低電平變高電平后，信號經過第一反相器變?yōu)榈碗娖?，由于電容放電，使nodel電平逐漸由高變低，直到nodel電平低于反相器翻轉電平時，OUT電平立刻翻轉從低變高，此時nodel電平被迅速拉低。
[0040]本發(fā)明實施例提供的反饋控制的延遲單元電路解決了現有技術中反相器翻轉不穩(wěn)定的問題，實現了當信號延遲輸出時，防止節(jié)點nodel在反相器翻轉電平附近受到干擾，避免數字信號輸出端口信號出現多次翻轉，導致造成后續(xù)電路工作異常，并且本發(fā)明提供的反饋控制的延遲單元電路結構簡單、降低成本，相比現有方案，提高了抗干擾能力。
[0041]以上所述的【具體實施方式】，對本發(fā)明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發(fā)明的【具體實施方式】而已，并不用于限定本發(fā)明的保護范圍，凡在本發(fā)明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內。
【權利要求】
1.一種延遲單元電路，其特征在于，所述延遲單元電路包括:數字信號輸入端口、數字信號輸出端口、第一反相器、第二反相器、反饋控制模塊、節(jié)點nodel、電源和電容； 所述第一反相器的輸入級與數字信號輸入端口相連接，輸出級與節(jié)點nodel相連接； 所述第二反相器的輸入級與節(jié)點nodel相連接，輸出級與數字信號輸出端口相連接； 所述第一反相器的輸出級和所述第二反相器的輸入級通過所述節(jié)點nodel相連接； 所述的反饋控制模塊，兩端輸入級分別與所述數字信號輸入端口、所述數字信號輸出端口連接，兩個連接端分別與所述節(jié)點nodel、地相連接，當所述數字信號輸入端口和所述數字信號輸出端口同時為第一電平時，將所述節(jié)點nodel和地相連，當所述數字信號輸入端口和所述數字信號輸出端口不同時為第一電平時，將所述節(jié)點nodel和地斷開； 所述的電容，連接于所述節(jié)點nodel和地之間。
2.根據權利要求1所述的延遲單元電路，其特征在于，所述第一反相器包括電阻、第一PMOS管和第一 NMOS管； 所述第一 NMOS管的襯底和源極相接并接地；所述第一 PMOS管的襯底和源極相接并接電源，所述第一 NMOS管柵極和所述第一 PMOS管的柵極互連并做為所述第一反相器的輸入級，所述第一 NMOS管的漏極經由所述電阻與所述第一 PMOS管的漏極相連，所述第一 PMOS管的漏極作為所述第一反相器的輸出級連接于所述節(jié)點nodel ； 所述第二反相器包括第二 PMOS管和第二 NMOS管；所述第二 PMOS管的襯底和源極相接并接電源，所述第二 NMOS襯底和源極相接并接地，所述第二 NMOS管柵極和所述第二 PMOS管的柵極互連并作為所述第一反相器的輸入級連接于所述節(jié)點nodel，所述第二 NMOS管的漏極和所述第二 PMOS管的漏極連接做為所述數字信號輸出端； 所述第一電平為高電平； 當所述數字信號輸入端口的輸入信號從低電平變高電平后，所述第一 PMOS管截止，所述第一 NMOS管導通，當所述節(jié)點nodel電平低于所述第二反相器翻轉電平時，所述第二PMOS管導通，所述第二 NMOS管截止，所述數字信號輸出端口被拉升至所述電源電壓高電平。
3.根據權利要求1所述的延遲單元電路，其特征在于，所述反饋控制模塊包括第三NMOS管、第四NMOS管，所述數字信號輸入端驅動所述第四NMOS管的柵極，所述數字信號輸出端驅動所述第三NMOS管的柵極，所述第三NMOS管的漏極連接于所述節(jié)點nodel，所述第三NMOS管的源極與所述第四NMOS管的漏極相連，所述第四NMOS管的源極接地； 當所述數字信號輸入端口、所述數字信號輸出端口都為高電平時，所述第三NMOS管、第四NMOS管都導通,所述的反饋控制模塊將節(jié)點nodel和地相連,拉低所述節(jié)點nodel電平。
4.根據權利要求1所述的延遲單元電路，其特征在于，所述電容連接于所述節(jié)點nodel與地之間，當所述節(jié)點nodel電平趨向變低時，所述電容立即放電，使所述信號輸出延遲。
5.根據權利要求1所述的延遲單元電路，其特征在于，當所述數字信號輸入端口輸入信號從低電平變高電平后，所述信號經過所述第一反相器拉至低電平，但所述電容通過限流電阻向地放電，使所述節(jié)點nodel電平逐漸由高變低，延遲了所述數字信號輸出端口的所述信號輸出，直到所述節(jié)點nodel電平剛低于所述第二反相器翻轉電平時，所述節(jié)點nodel處信號經過所述第二反相器很快從低變高，所述數字信號輸出端口電平很快翻轉從低變高，此時所述數字信號輸入端口和所述數字信號輸出端口同時為第一電平時，所述反饋控制模塊將所述節(jié)點nodel和地相連,拉低所述節(jié)點nodel電平,所述第一電平為高電平。
【文檔編號】H03K19/0175GK103647545SQ201310633168
【公開日】2014年3月19日 申請日期:2013年11月29日 優(yōu)先權日:2013年11月29日
【發(fā)明者】張漢儒, 尹航, 王釗 申請人:無錫中星微電子有限公司